JP3186682B2 - プログラマブル障害情報トレース回路 - Google Patents
プログラマブル障害情報トレース回路Info
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Description
【０００１】
【発明の属する技術分野】本発明は情報処理装置に関
し、特に障害情報を収集するプログラマブル障害情報ト
レース回路に関する。
し、特に障害情報を収集するプログラマブル障害情報ト
レース回路に関する。
【０００２】
【従来の技術】従来、情報処理装置において、障害情報
収集装置は、ソフトウェアの障害解析を目的として用い
られている。
収集装置は、ソフトウェアの障害解析を目的として用い
られている。
【０００３】例えば特開平１−２８１５３８号公報に
は、各プログラムの動作を命令毎にトレースするトレー
ス機構と、該トレース処理の結果より得た各命令アドレ
ス、命令、レジスタ、命令実行前アクセス領域、命令実
行後アクセス領域等のトレース情報をスタックする情報
スタック機構と、障害発生時にスタックした情報を出力
できる情報出力機構を有することを特徴とするプログラ
ム障害情報収集方式が提案されている。図４は、従来の
プログラム障害情報収集方式の構成を示すブロック図で
ある。
は、各プログラムの動作を命令毎にトレースするトレー
ス機構と、該トレース処理の結果より得た各命令アドレ
ス、命令、レジスタ、命令実行前アクセス領域、命令実
行後アクセス領域等のトレース情報をスタックする情報
スタック機構と、障害発生時にスタックした情報を出力
できる情報出力機構を有することを特徴とするプログラ
ム障害情報収集方式が提案されている。図４は、従来の
プログラム障害情報収集方式の構成を示すブロック図で
ある。
【０００４】トレース機構１０２は、プログラム１０１
の動作を命令毎にトレース処理し、その結果によって得
られた各命令アドレス、命令、レジスタ、命令実行前ア
クセス領域、命令実行後アクセス領域等のトレース情報
を情報スタック機構１０３によりスタックする。障害発
生時に、障害解析機構１０４により、障害解析を行なう
が、そのとき、情報スタック機構１０３がスタックして
いたトレース情報を適宜に情報出力機構１０５により出
力して活用する。
の動作を命令毎にトレース処理し、その結果によって得
られた各命令アドレス、命令、レジスタ、命令実行前ア
クセス領域、命令実行後アクセス領域等のトレース情報
を情報スタック機構１０３によりスタックする。障害発
生時に、障害解析機構１０４により、障害解析を行なう
が、そのとき、情報スタック機構１０３がスタックして
いたトレース情報を適宜に情報出力機構１０５により出
力して活用する。
【０００５】
【発明が解決しようとする課題】しかし、上記した従来
の障害情報収集方式は、次のような問題点があった。
の障害情報収集方式は、次のような問題点があった。
【０００６】第１の問題点は、装置的に大規模になって
しまう、ということである。その理由は、全ての詳細情
報をスタックするためには大容量なスタック装置を設け
なければならないためであり、これは、トレース情報を
全てスタックしてしまう構成に起因する。
しまう、ということである。その理由は、全ての詳細情
報をスタックするためには大容量なスタック装置を設け
なければならないためであり、これは、トレース情報を
全てスタックしてしまう構成に起因する。
【０００７】第２の問題点は、障害発生しないと障害解
析機構が動作せず、情報スタック機構からトレース情報
を出力できない、ということである。すなわち、疑似的
に障害発生させないと情報出力機構からスタック機構の
情報を出力できなくなってしまう。
析機構が動作せず、情報スタック機構からトレース情報
を出力できない、ということである。すなわち、疑似的
に障害発生させないと情報出力機構からスタック機構の
情報を出力できなくなってしまう。
【０００８】したがって、本発明は、上記問題点を解消
すべくなされたものであって、その目的は、トレースデ
ータ用の記憶装置の小容量化／小スペース化を図るとと
もに、任意にトレースを停止可能とし、且つ、所望する
トレース情報を取得可能とする障害情報トレース回路を
提供することにある。
すべくなされたものであって、その目的は、トレースデ
ータ用の記憶装置の小容量化／小スペース化を図るとと
もに、任意にトレースを停止可能とし、且つ、所望する
トレース情報を取得可能とする障害情報トレース回路を
提供することにある。
【０００９】
【課題を解決するための手段】前記目的を達成するた
め、本発明のプログラマブル障害情報トレース回路は、
情報処理装置における障害情報等をトレースするための
回路であって、トレース対象となるアクセス情報を該情
報処理装置から予め可変に設定する手段と、トレース動
作の停止条件として、外部からの障害検知又はアクセス
情報を該情報処理装置から予め可変に設定する手段と、
を備え、前記情報処理装置における各種情報がトレース
対象の情報に属する場合にのみ前記情報処理装置の情報
を有効なトレース情報として記憶手段に格納し、且つ、
トレース動作停止条件が成立した際にトレース動作を停
止する、ものである。
め、本発明のプログラマブル障害情報トレース回路は、
情報処理装置における障害情報等をトレースするための
回路であって、トレース対象となるアクセス情報を該情
報処理装置から予め可変に設定する手段と、トレース動
作の停止条件として、外部からの障害検知又はアクセス
情報を該情報処理装置から予め可変に設定する手段と、
を備え、前記情報処理装置における各種情報がトレース
対象の情報に属する場合にのみ前記情報処理装置の情報
を有効なトレース情報として記憶手段に格納し、且つ、
トレース動作停止条件が成立した際にトレース動作を停
止する、ものである。
【００１０】［発明の概要］本発明の障害情報トレース
回路は、トレースしたい情報をプログラマブルに設定す
ることが可能であり、またトレース動作の停止に関して
もプログラマブルに設定することが可能であるため、小
容量なトレースデータ用バッファの構成にて適宜に有効
情報をＣＰＵのソフトウェアに提供できる。
回路は、トレースしたい情報をプログラマブルに設定す
ることが可能であり、またトレース動作の停止に関して
もプログラマブルに設定することが可能であるため、小
容量なトレースデータ用バッファの構成にて適宜に有効
情報をＣＰＵのソフトウェアに提供できる。
【００１１】
【発明の実施の形態】本発明の実施の形態について以下
に説明する。本発明のプログラマブル障害情報トレース
回路は、その好ましい実施の形態において、トレースし
たい情報をプログラマブルに設定するトレース情報設定
手段（図１の１１）と、トレース動作の停止についてプ
ログラマブルに設定するトラップ情報設定手段（図１の
１３）と、ＣＰＵから出力される情報（例えばアドレス
／データ／アクセスタイプ情報）について、トレース情
報設定手段に設定された情報と突き合わせ、トレース情
報として有効な情報であるか否かを判定し、有効と判定
した場合に、ＣＰＵの出力情報をトレース用記憶手段
（図１の１５）に格納するように制御する手段（図１の
１２、１６、１７）と、トラップ情報設定手段に設定さ
れたトレース動作の停止情報を参照してＣＰＵからの出
力情報もしくは外部の障害検出回路（図１の３）から供
給された障害検出信号に基づき、トレース停止条件成立
時に、前記トレース用記憶手段へのトレース情報の格納
動作を停止するように制御する手段（図１の１４、１
６）と、を備える。
に説明する。本発明のプログラマブル障害情報トレース
回路は、その好ましい実施の形態において、トレースし
たい情報をプログラマブルに設定するトレース情報設定
手段（図１の１１）と、トレース動作の停止についてプ
ログラマブルに設定するトラップ情報設定手段（図１の
１３）と、ＣＰＵから出力される情報（例えばアドレス
／データ／アクセスタイプ情報）について、トレース情
報設定手段に設定された情報と突き合わせ、トレース情
報として有効な情報であるか否かを判定し、有効と判定
した場合に、ＣＰＵの出力情報をトレース用記憶手段
（図１の１５）に格納するように制御する手段（図１の
１２、１６、１７）と、トラップ情報設定手段に設定さ
れたトレース動作の停止情報を参照してＣＰＵからの出
力情報もしくは外部の障害検出回路（図１の３）から供
給された障害検出信号に基づき、トレース停止条件成立
時に、前記トレース用記憶手段へのトレース情報の格納
動作を停止するように制御する手段（図１の１４、１
６）と、を備える。
【００１２】
【実施例】上記した本発明の実施の形態についてさらに
詳細に説明すべく、本発明の実施例について図面を参照
して以下に説明する。
詳細に説明すべく、本発明の実施例について図面を参照
して以下に説明する。
【００１３】図１は、本発明の一実施例の構成を示すブ
ロック図である。図１を参照すると、本発明の一実施例
において、トレース回路１は、ＣＰＵ２から出力される
アドレス／データ／アクセスタイプ情報を検出して検出
した情報をラッチするアドレス／データ／アクセスタイ
プラッチ回路部１０を有している。
ロック図である。図１を参照すると、本発明の一実施例
において、トレース回路１は、ＣＰＵ２から出力される
アドレス／データ／アクセスタイプ情報を検出して検出
した情報をラッチするアドレス／データ／アクセスタイ
プラッチ回路部１０を有している。
【００１４】アドレス／データ／アクセスタイプラッチ
回路部１０は、トレース設定情報検出回路部１２、トレ
ース情報設定レジスタ１１、及びトラップ情報設定レジ
スタ１３に接続され、ＣＰＵ２からのアクセスがトレー
ス情報設定レジスタ１１向けのアクセス時にはトレース
情報設定レジスタ１１に対するアクセスが許可され、ま
たＣＰＵ２からのアクセスがトラップ情報設定レジスタ
１３向けのアクセス時にはトラップ情報設定レジスタ１
３に対するアクセスが許可される。
回路部１０は、トレース設定情報検出回路部１２、トレ
ース情報設定レジスタ１１、及びトラップ情報設定レジ
スタ１３に接続され、ＣＰＵ２からのアクセスがトレー
ス情報設定レジスタ１１向けのアクセス時にはトレース
情報設定レジスタ１１に対するアクセスが許可され、ま
たＣＰＵ２からのアクセスがトラップ情報設定レジスタ
１３向けのアクセス時にはトラップ情報設定レジスタ１
３に対するアクセスが許可される。
【００１５】トレース情報検出回路部１２は、トレース
情報設定レジスタ１１に設定されたトレース有効情報を
受信し、アドレス／データ／アクセスタイプラッチ回路
部１０から出力されるＣＰＵアクセス情報がトレース有
効情報であるか否かをチェックし、有効情報であること
を検出すると、トレースデータ用バッファ１５にアドレ
ス／データ／アクセスタイプ情報を送信し、トレースデ
ータ用バッファ制御回路（「トレースバッファ制御回
路」ともいう）１６に検出信号を送信する。
情報設定レジスタ１１に設定されたトレース有効情報を
受信し、アドレス／データ／アクセスタイプラッチ回路
部１０から出力されるＣＰＵアクセス情報がトレース有
効情報であるか否かをチェックし、有効情報であること
を検出すると、トレースデータ用バッファ１５にアドレ
ス／データ／アクセスタイプ情報を送信し、トレースデ
ータ用バッファ制御回路（「トレースバッファ制御回
路」ともいう）１６に検出信号を送信する。
【００１６】トレースデータ用バッファ制御回路１６
は、トレース情報検出回路部１２からのトレ−ス検出信
号を受信すると、アドレス生成カウンタ回路１６にカウ
ントアップ信号を送信し、トレース情報保持用アドレス
を出力させ、トレースデータ用バッファ１５に書込み許
可信号を送信することで、トレースデータ用バッファ１
５に、アドレス／データ／アクセスタイプ情報を保持す
る。
は、トレース情報検出回路部１２からのトレ−ス検出信
号を受信すると、アドレス生成カウンタ回路１６にカウ
ントアップ信号を送信し、トレース情報保持用アドレス
を出力させ、トレースデータ用バッファ１５に書込み許
可信号を送信することで、トレースデータ用バッファ１
５に、アドレス／データ／アクセスタイプ情報を保持す
る。
【００１７】トラップ設定情報検出回路部１４は、トラ
ップ情報設定レジスタ１３に設定されたトラップ設定情
報を検出すると、トレースデータ用バッファ制御回路１
６及び外部周辺回路に、トラップ検出信号を送信する。
ップ情報設定レジスタ１３に設定されたトラップ設定情
報を検出すると、トレースデータ用バッファ制御回路１
６及び外部周辺回路に、トラップ検出信号を送信する。
【００１８】このトラップ検出信号を受信したトレース
データ用バッファ制御回路１６は、トレースデータ用バ
ッファ１５への有効トレース情報のバッファリングを中
止する。
データ用バッファ制御回路１６は、トレースデータ用バ
ッファ１５への有効トレース情報のバッファリングを中
止する。
【００１９】外部の障害検出回路９からの障害検出信号
を受信した時も、同様にして、トレースデータ用バッフ
ァ１５への有効トレース情報のバッファリングを中止す
る。
を受信した時も、同様にして、トレースデータ用バッフ
ァ１５への有効トレース情報のバッファリングを中止す
る。
【００２０】また、トレースデータ用バッファ１５にバ
ッファリングしたトレース情報、トレース情報設定レジ
スタ１１、及びトラップ情報設定レジスタ１３を読み出
し可能とするための出力バッファ１８を設ける。
ッファリングしたトレース情報、トレース情報設定レジ
スタ１１、及びトラップ情報設定レジスタ１３を読み出
し可能とするための出力バッファ１８を設ける。
【００２１】次に、図１を参照して、本発明の一実施例
の動作について説明する。
の動作について説明する。
【００２２】本発明の一実施例のトレース回路１は、ト
レースしたい情報や、何をもってしてトレース動作を停
止するかの情報をプログラマブルに設定できる機能を有
している。これらの情報の設定は、トレース情報設定レ
ジスタ１１、トラップ情報設定レジスタ１３に任意値を
設定することで成立する。なお、これら２つのレジスタ
の設定方法は、ハードウェア／ソフトウェアを問わな
い。以下では、ソフトウェアによる設定による実施例の
動作について示す。
レースしたい情報や、何をもってしてトレース動作を停
止するかの情報をプログラマブルに設定できる機能を有
している。これらの情報の設定は、トレース情報設定レ
ジスタ１１、トラップ情報設定レジスタ１３に任意値を
設定することで成立する。なお、これら２つのレジスタ
の設定方法は、ハードウェア／ソフトウェアを問わな
い。以下では、ソフトウェアによる設定による実施例の
動作について示す。
【００２３】ＣＰＵ２が、ＣＰＵバスを介してトレース
情報設定レジスタ１１にトレースしたい情報（例えば全
てのアドレス領域へのリード・ライトアクセスに関する
情報とする）を設定する場合、ＣＰＵ２が出力したトレ
ース情報設定レジスタ１１向けアクセスを、トレース回
路１内のアドレス／データ／アクセスタイプラッチ回路
１０にラッチする。
情報設定レジスタ１１にトレースしたい情報（例えば全
てのアドレス領域へのリード・ライトアクセスに関する
情報とする）を設定する場合、ＣＰＵ２が出力したトレ
ース情報設定レジスタ１１向けアクセスを、トレース回
路１内のアドレス／データ／アクセスタイプラッチ回路
１０にラッチする。
【００２４】アドレス／データ／アクセスタイプラッチ
回路１０は、ラッチ情報をトレース情報設定レジスタ１
１と接続されるバスに送信する。トレース情報設定レジ
スタ１１は、自アクセスを検出し、その設定情報（この
場合、全てのアドレス領域のリード・ライトアクセス）
を自レジスタに設定する。
回路１０は、ラッチ情報をトレース情報設定レジスタ１
１と接続されるバスに送信する。トレース情報設定レジ
スタ１１は、自アクセスを検出し、その設定情報（この
場合、全てのアドレス領域のリード・ライトアクセス）
を自レジスタに設定する。
【００２５】ＣＰＵ２がＣＰＵバスを介してトラップ情
報設定レジスタ１３にトラップを仕掛けたい情報（例え
ばＡ番地へのリードアクセスとする）を設定する場合、
ＣＰＵ２が出力したトラップ情報設定レジスタ１３向け
アクセスを、トレース回路１内のアドレス／データ／ア
クセスタイプラッチ回路１０にラッチする。
報設定レジスタ１３にトラップを仕掛けたい情報（例え
ばＡ番地へのリードアクセスとする）を設定する場合、
ＣＰＵ２が出力したトラップ情報設定レジスタ１３向け
アクセスを、トレース回路１内のアドレス／データ／ア
クセスタイプラッチ回路１０にラッチする。
【００２６】アドレス／データ／アクセスタイプラッチ
回路１０は、ラッチ情報をトラップ情報設定レジスタ１
３と接続されるバスに送信する。トラップ情報設定レジ
スタ１３は自アクセスを検出し、その設定情報（この場
合、Ａ番地へのリードアクセス）を自レジスタに設定す
る。
回路１０は、ラッチ情報をトラップ情報設定レジスタ１
３と接続されるバスに送信する。トラップ情報設定レジ
スタ１３は自アクセスを検出し、その設定情報（この場
合、Ａ番地へのリードアクセス）を自レジスタに設定す
る。
【００２７】次に、本発明の一実施例における、トレー
ス情報設定レジスタ１１とトラップ情報設定レジスタ１
３設定完了後のトレース回路１内のトレースデータのバ
ッファリング動作について説明する。
ス情報設定レジスタ１１とトラップ情報設定レジスタ１
３設定完了後のトレース回路１内のトレースデータのバ
ッファリング動作について説明する。
【００２８】ＣＰＵ２がプログラムを実行することで、
ＣＰＵバスに出力するアクセス情報をアドレス／データ
／アクセスタイプラッチ回路１０にて各アクセス毎にラ
ッチしてトレース設定情報検出回路部１２、及びトラッ
プ設定情報検出回路部１４に送信する。
ＣＰＵバスに出力するアクセス情報をアドレス／データ
／アクセスタイプラッチ回路１０にて各アクセス毎にラ
ッチしてトレース設定情報検出回路部１２、及びトラッ
プ設定情報検出回路部１４に送信する。
【００２９】アクセス情報を受信したトレース設定情報
検出回路部１２は、トレース情報設定レジスタ１１に設
定されたアクセス（この場合、全てのアドレス領域のリ
ード・ライトアクセス）であるか否かをチェックし、ト
レース情報設定レジスタ１１に設定された範囲内のアク
セス（この場合、全てのアドレス領域のリード・ライト
アクセス）を検出した場合、トレースバッファ制御回路
１６にトレース有効アクセス検出信号（トレース検出信
号）を送信する。
検出回路部１２は、トレース情報設定レジスタ１１に設
定されたアクセス（この場合、全てのアドレス領域のリ
ード・ライトアクセス）であるか否かをチェックし、ト
レース情報設定レジスタ１１に設定された範囲内のアク
セス（この場合、全てのアドレス領域のリード・ライト
アクセス）を検出した場合、トレースバッファ制御回路
１６にトレース有効アクセス検出信号（トレース検出信
号）を送信する。
【００３０】トレースバッファ制御回路１６は、上記ト
レース検出信号を受信すると、アドレス生成回路１７
に、アドレス送信要求信号を送信するとともに、トレー
スバッファ制御回路１６に書込み要求信号を送信する。
アドレス生成回路１７は、アドレス送信要求信号を受信
するとトレースデータ用バッファ１５にアクセス情報を
書込み用アドレスを生成し出力する。
レース検出信号を受信すると、アドレス生成回路１７
に、アドレス送信要求信号を送信するとともに、トレー
スバッファ制御回路１６に書込み要求信号を送信する。
アドレス生成回路１７は、アドレス送信要求信号を受信
するとトレースデータ用バッファ１５にアクセス情報を
書込み用アドレスを生成し出力する。
【００３１】トレースデータ用バッファ１５は、トレー
ス設定情報検出回路部１２からのトレース情報を、アド
レス生成回路１７より書込み用アドレスを受け取り、ト
レースバッファ制御回路１６より書込み要求信号を受信
してバッファリングする。
ス設定情報検出回路部１２からのトレース情報を、アド
レス生成回路１７より書込み用アドレスを受け取り、ト
レースバッファ制御回路１６より書込み要求信号を受信
してバッファリングする。
【００３２】上記動作の繰り返しにより、トレースした
いＣＰＵアクセスの情報をトレースデータ用バッファ１
５にバッファリングしていく。
いＣＰＵアクセスの情報をトレースデータ用バッファ１
５にバッファリングしていく。
【００３３】次に、本発明の一実施例における、トレー
ス情報のバッファリングの停止動作について説明する。
ス情報のバッファリングの停止動作について説明する。
【００３４】トレース動作の停止制御はトラップ情報設
定レジスタ１３とトラップ設定情報検出回路部１４が司
る。本発明の一実施例におけるトラップ情報設定レジス
タ１３のレジスタ構成の例を図２に示す。
定レジスタ１３とトラップ設定情報検出回路部１４が司
る。本発明の一実施例におけるトラップ情報設定レジス
タ１３のレジスタ構成の例を図２に示す。
【００３５】図２を参照すると、トラップ情報設定レジ
スタ１３の”ＥＲＲ／ＴＲＡＰ”ビットは、トレース動
作停止のトリガを障害検出信号もしくはトラップ情報設
定レジスタ１３の”アドレス情報／データ情報／アクセ
スタイプ情報”ビットにするか指示するビットである。
この場合、”ＥＲＲ／ＴＲＡＰ”ビットの設定が“１”
で障害検出信号を選択し、“０”でトラップ情報設定レ
ジスタ１３の”アドレス情報／データ情報／アクセスタ
イプ情報”ビットを選択することとする。
スタ１３の”ＥＲＲ／ＴＲＡＰ”ビットは、トレース動
作停止のトリガを障害検出信号もしくはトラップ情報設
定レジスタ１３の”アドレス情報／データ情報／アクセ
スタイプ情報”ビットにするか指示するビットである。
この場合、”ＥＲＲ／ＴＲＡＰ”ビットの設定が“１”
で障害検出信号を選択し、“０”でトラップ情報設定レ
ジスタ１３の”アドレス情報／データ情報／アクセスタ
イプ情報”ビットを選択することとする。
【００３６】まず、”ＥＲＲ／ＴＲＡＰ”ビットを
“１”に設定した時の動作について説明する。”ＥＲＲ
／ＴＲＡＰ”ビットが“１”設定の場合、トラップ設定
情報検出回路部１４は外部回路である障害検出回路９か
ら障害検出通知信号を受信すると、トレースバッファ制
御回路１６にトラップ情報検出信号を送信する。
“１”に設定した時の動作について説明する。”ＥＲＲ
／ＴＲＡＰ”ビットが“１”設定の場合、トラップ設定
情報検出回路部１４は外部回路である障害検出回路９か
ら障害検出通知信号を受信すると、トレースバッファ制
御回路１６にトラップ情報検出信号を送信する。
【００３７】トレースバッファ制御回路１６は、トラッ
プ情報検出信号を受信すると、トレース設定情報検出回
路部１２からトレース情報検出信号を受信しても、アド
レス生成回路１７へのアドレス送信要求信号の送信、ト
レースバッファ制御回路１６に書込み要求信号の送信を
停止させ、トレースデータ用バッファ１５へのバッファ
リング動作を実行しない。
プ情報検出信号を受信すると、トレース設定情報検出回
路部１２からトレース情報検出信号を受信しても、アド
レス生成回路１７へのアドレス送信要求信号の送信、ト
レースバッファ制御回路１６に書込み要求信号の送信を
停止させ、トレースデータ用バッファ１５へのバッファ
リング動作を実行しない。
【００３８】次に”ＥＲＲ／ＴＲＡＰ”ビットを“０”
に設定した時の動作について説明する。”ＥＲＲ／ＴＲ
ＡＰ”ビットが“０”設定の場合、トラップ設定情報検
出回路部１４は、トラップ情報設定レジスタ１３の”ア
ドレス情報／データ情報／アクセスタイプ情報”ビット
にて指示されたトラップ情報を受信すると、トレースバ
ッファ制御回路１６にトラップ情報検出信号を送信す
る。トレースバッファ制御回路１６は、トラップ情報検
出信号を受信すると、トレース設定情報検出回路部１２
からトレース情報検出信号を受信しても、アドレス生成
回路１７へのアドレス送信要求信号の送信、トレースバ
ッファ制御回路１６に書込み要求信号の送信を停止さ
せ、トレースデータ用バッファ１５へのバッファリング
動作を実行しない。また、外部回路に対してトラップ検
出信号を送信し、トラップアクセスが実行されたことを
外部回路に通知できる手段を持たせておく。
に設定した時の動作について説明する。”ＥＲＲ／ＴＲ
ＡＰ”ビットが“０”設定の場合、トラップ設定情報検
出回路部１４は、トラップ情報設定レジスタ１３の”ア
ドレス情報／データ情報／アクセスタイプ情報”ビット
にて指示されたトラップ情報を受信すると、トレースバ
ッファ制御回路１６にトラップ情報検出信号を送信す
る。トレースバッファ制御回路１６は、トラップ情報検
出信号を受信すると、トレース設定情報検出回路部１２
からトレース情報検出信号を受信しても、アドレス生成
回路１７へのアドレス送信要求信号の送信、トレースバ
ッファ制御回路１６に書込み要求信号の送信を停止さ
せ、トレースデータ用バッファ１５へのバッファリング
動作を実行しない。また、外部回路に対してトラップ検
出信号を送信し、トラップアクセスが実行されたことを
外部回路に通知できる手段を持たせておく。
【００３９】最後に、本発明の一実施例における、トレ
ースデータ用バッファ１５にバッファリングされた情報
の読み出し動作について説明する。
ースデータ用バッファ１５にバッファリングされた情報
の読み出し動作について説明する。
【００４０】ＣＰＵ２がＣＰＵバスを介してトレース回
路１にトレースデータ用バッファ１５にバッファリング
されたトレース情報を読み出しにくると、まずアドレス
／データ／アクセスタイプラッチ回路１０がＣＰＵ２か
らのアクセスをラッチする。
路１にトレースデータ用バッファ１５にバッファリング
されたトレース情報を読み出しにくると、まずアドレス
／データ／アクセスタイプラッチ回路１０がＣＰＵ２か
らのアクセスをラッチする。
【００４１】アドレス／データ／アクセスタイプラッチ
回路１０は、ラッチした情報をトレースバッファ制御回
路１６と接続されるバスに送信する。
回路１０は、ラッチした情報をトレースバッファ制御回
路１６と接続されるバスに送信する。
【００４２】トレースバッファ制御回路１６は、そのア
クセスをトレースデータ用バッファ１５領域のアクセス
であることを検出すると、アドレス生成回路１７にアド
レス送信要求信号を送信し、トレースバッファ制御回路
１６に読出し要求信号を送信する。
クセスをトレースデータ用バッファ１５領域のアクセス
であることを検出すると、アドレス生成回路１７にアド
レス送信要求信号を送信し、トレースバッファ制御回路
１６に読出し要求信号を送信する。
【００４３】アドレス生成回路１７は、アドレス送信要
求信号を受信すると、アドレス／データ／アクセスタイ
プ１０が送信している読出しアドレス情報をトレースデ
ータ用バッファ１５に出力する。
求信号を受信すると、アドレス／データ／アクセスタイ
プ１０が送信している読出しアドレス情報をトレースデ
ータ用バッファ１５に出力する。
【００４４】トレースデータ用バッファ１５は、アドレ
ス生成回路１７より受信した読出しアドレスから、トレ
ースバッファ制御回路１６より読出し要求信号を受信し
て読出し要求のあったデータを出力バッファ１８を介し
てＣＰＵ２に返送する。
ス生成回路１７より受信した読出しアドレスから、トレ
ースバッファ制御回路１６より読出し要求信号を受信し
て読出し要求のあったデータを出力バッファ１８を介し
てＣＰＵ２に返送する。
【００４５】図３は、本発明の別の実施例として、トラ
ップ情報設定レジスタ１３のレジスタ構成を示す図であ
る。図３を参照すると、新たに“ＣＯＵＮＴ”という項
目（ビットフィールド）を設けてある。この“ＣＯＵＮ
Ｔ”という項目を設けることで、トラップ情報設定レジ
スタ１３に設定したアクセスが“ＣＯＵＮＴ”の項目で
設定した回数だけ発生した場合、トラップ設定情報検出
回路１４から検出信号が送信され、トレース動作の停止
を及び、トレース動作の停止通知を実行することができ
る。
ップ情報設定レジスタ１３のレジスタ構成を示す図であ
る。図３を参照すると、新たに“ＣＯＵＮＴ”という項
目（ビットフィールド）を設けてある。この“ＣＯＵＮ
Ｔ”という項目を設けることで、トラップ情報設定レジ
スタ１３に設定したアクセスが“ＣＯＵＮＴ”の項目で
設定した回数だけ発生した場合、トラップ設定情報検出
回路１４から検出信号が送信され、トレース動作の停止
を及び、トレース動作の停止通知を実行することができ
る。
【００４６】この実施例は、トレースしたい最低限の情
報収集機能の拡大を図ることができる。
報収集機能の拡大を図ることができる。
【００４７】
【発明の効果】以上説明したように、本発明によれば下
記記載の効果を奏する。
記記載の効果を奏する。
【００４８】本発明の第１の効果は、トレースしたい情
報を絞ってトレースデータ用バッファにバッファリング
することができる、ということである。このため、トレ
ースデータ用バッファの小容量化／小スペース化を図る
ことができる。
報を絞ってトレースデータ用バッファにバッファリング
することができる、ということである。このため、トレ
ースデータ用バッファの小容量化／小スペース化を図る
ことができる。
【００４９】その理由は、本発明においては、トレース
したい情報をプログラマブルに設定できるレジスタと、
有効情報の検出回路と、を設けているからである。
したい情報をプログラマブルに設定できるレジスタと、
有効情報の検出回路と、を設けているからである。
【００５０】本発明の第２の効果は、トレース情報のバ
ッファリング動作を適宜に停止できる、ということであ
る。このため、トレースデータ用のバッファにバッファ
リングされるデータの中から有効な最低限必要な情報の
みを適宜に抽出することが可能になる。また、必要以上
にトレース動作を実行することがないので、トレースデ
ータ用のバッファの小容量化／小スペース化を図ること
ができる。
ッファリング動作を適宜に停止できる、ということであ
る。このため、トレースデータ用のバッファにバッファ
リングされるデータの中から有効な最低限必要な情報の
みを適宜に抽出することが可能になる。また、必要以上
にトレース動作を実行することがないので、トレースデ
ータ用のバッファの小容量化／小スペース化を図ること
ができる。
【００５１】その理由は、本発明においては、トレース
動作の停止自由にを設定できるレジスタと有効情報の検
出回路を設けているからである。
動作の停止自由にを設定できるレジスタと有効情報の検
出回路を設けているからである。
【図１】本発明の一実施例の構成を示す図である。
【図２】本発明の一実施例におけるトラップ情報設定レ
ジスタの構成を示す図である。
ジスタの構成を示す図である。
【図３】本発明の別の実施例におけるトラップ情報設定
レジスタの構成を示す図である。
レジスタの構成を示す図である。
【図４】従来のトレース情報収集方式を説明するための
図である。
図である。
１ トレース回路 ２ ＣＰＵ ３ 障害検出回路 １０ アドレス／データ／アクセスタイプ・ラッチ回路 １１ トレース情報設定レジスタ １２ トレース設定情報検出回路部 １３ トラップ情報設定レジスタ １４ トラップ設定情報検出回路部 １５ トレースデータ用バッファ １６ トレースバッファ制御回路 １７ アドレス生成回路 １８ 出力バッファ １０１ プログラム １０２ トレース機構 １０３ 情報スタック機構 １０４ 障害解析機構 １０５ 情報出力機構
Claims (4)
- 【請求項１】情報処理装置における障害情報をトレース
するための回路であって、前記情報処理装置によりアクセスされ、前記情報処理装
置より出力される情報に基づき、前記情報処理装置のア
クセス情報のうち トレースしたいアクセス情報をプログ
ラマブルに設定するトレース情報設定手段と、前記情報処理装置よりアクセスされ、前記情報処理装置
より出力される情報に基づき、 トレース動作の停止情報
として、外部からの障害検出又は前記情報処理装置のア
クセス情報をプログラマブルに設定するトラップ情報設
定手段と、 前記情報処理装置から出力されるアクセス情報につい
て、前記トレース情報設定手段に設定された情報と照合
し、トレース情報として有効な情報であるか否かを判定
し有効と判定した場合に、前記情報処理装置から出力さ
れる前記情報をトレース用記憶手段に格納する手段と、 前記トラップ設定手段に設定されたトレース動作の停止
情報を参照して前記情報処理装置から出力される情報も
しくは外部から供給された障害検出信号に基づき前記ト
レース用記憶手段へのトレース情報の格納動作を停止す
る手段と、前記トレース用記憶手段の情報を前記情報処理装置に出
力する手段と、 を備えたことを特徴とする、プログラマ
ブル障害情報トレース回路。 - 【請求項２】ＣＰＵからＣＰＵバスに出力されるアクセ
ス情報であるアドレス、データ、アクセスタイプのうち
トレースしたいアクセス情報をプログラマブルに設定す
るトレース情報設定手段と、 トレース動作の停止について、外部からの障害検出又は
前記ＣＰＵのアクセス情報をプログラマブルに設定する
トラップ情報設定手段と、を備え、前記トレース情報設定手段と、トラップ情報設
定手段とは、前記ＣＰＵからの選択でアクセスされてそ
の情報が設定され、 前記ＣＰＵから出力されるアドレス・データ・アクセス
タイプ情報について、前記トレース情報設定手段に設定
された情報を参照して、トレース情報として有効な情報
であるか否かを判定し、有効と判定した場合に、トレー
ス検出信号を出力する手段と、 前記ＣＰＵから出力されるアドレス・データ・アクセス
タイプ情報、及び外部からの障害検出信号に基づき、前
記トラップ情報設定手段に設定されたトレース停止情報
を参照して、該トレース停止条件が成立している時、ト
ラップ検出信号を出力する手段と、 前記トレース検出信号を受けてトレースデータ用記憶手
段に前記ＣＰＵからの情報をトレース情報として格納す
るとともに、前記トラップ検出信号を受けた時に前記ト
レースデータ用記憶手段への前記トレース情報の格納動
作を停止するように制御する手段と、前記トレースデータ用記憶手段のトレースデータと、前
記トレース情報設定手段の設定情報と前記トラップ情報
設定手段の設定情報を前記ＣＰＵに出力する手段と、 を
備えたことを特徴とする、プログラマブル障害情報トレ
ース回路。 - 【請求項３】ＣＰＵのＣＰＵバス上に出力するアクセス
情報をトレース用バッファに蓄積するトレース回路にお
いて、 ＣＰＵがＣＰＵバス上に出力するアクセス情報を検出し
てラッチするアドレス／データ／アクセスタイプラッチ
回路部と、 トレース対象のアクセス情報をプログラマブルに格納す
るトレース情報設定レジスタと 、障害検出をトレース停止条件とするか、又は、設定され
たアクセス情報（「トラップ設定情報」という）をトレ
ース停止条件として格納する トレース情報設定レジスタ
と、トレース設定情報検出回路部、及びトラップ設定情報検
出回路部を備え、 前記ＣＰＵからのアクセスが前記トレース情報設定レジ
スタ向けのアクセス時には、前記アドレス／データ／ア
クセスタイプラッチ回路部でラッチされた情報が、前記
トレース情報設定レジスタに設定され、 前記ＣＰＵからのアクセスがトラップ情報設定レジスタ
向けのアクセス時には前記アドレス／データ／アクセス
タイプラッチ回路部でラッチされた情報が、前記トラッ
プ情報設定レジスタに設定され、 前記ＣＰＵがプログラムを実行することで、前記ＣＰＵ
バスに出力するアクセス情報を前記アドレス／データ／
アクセスタイプラッチ回路が各アクセス毎にラッチし
て、前記トレース設定情報検出回路部、及び前記トラッ
プ設定情報検出回路部に送信され、 アクセス情報を受信した前記トレース設定情報検出回路
部は、前記アクセス情報がトレース情報設定レジスタに
設定されたアクセスであるか否かをチェックし、前記ト
レース情報設定レジスタに設定された範囲内のアクセス
を検出した場合、トレース検出信号を出力し、 前記トレース検出信号を受けて、前記トレースデータ用
バッファに、前記アクセス情報を書き込むように制御す
るトレースバッファ制御回路を備え 、前記トラップ設定情報検出回路部は、前記トラップ情報
設定レジスタでトレース停止条件として障害検出が選択
されている場合、障害検出回路からの障害検出信号を受
信した時に前記トレースバッファ制御回路にトラップ検
出信号を送信し、障害検出が非選択の場合、前記アクセ
ス情報と、前記トラップ情報設定レジスタに設定された
トラップ設定情報との一致を検出すると、前記トレース
バッファ制御回路にトラップ検出信号を送信し、 前記トラップ検出信号を受信したトレースバッファ制御
回路は、前記トレースデータ用バッファへの有効トレー
ス情報のバッファリングを停止し、 前記トレースデータ用バッファにバッファリングしたト
レース情報、前記トレース情報設定レジスタ、及びトラ
ップ情報設定レジスタを前記ＣＰＵで読み出し可能とす
るための出力バッファを備えている 、ことを特徴とす
る、プログラマブル障害情報トレース回路。 - 【請求項４】前記トラップ情報設定レジスタがカウント
情報欄を有し、前記トラップ情報設定レジスタに設定さ
れている障害又は設定されたアクセス情報が前記カウン
ト情報欄の設定回数発生したときに、前記トラップ設定
情報検出回路部が前記トレースバッファ制御回路にトラ
ップ検出信号を送信し前記トレースデータ用バッファへ
トレースを停止させることを特徴とする、請求項３記載
のプログラマブル障害情報トレース回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP36286197A JP3186682B2 (ja) | 1997-12-12 | 1997-12-12 | プログラマブル障害情報トレース回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP36286197A JP3186682B2 (ja) | 1997-12-12 | 1997-12-12 | プログラマブル障害情報トレース回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11175374A JPH11175374A (ja) | 1999-07-02 |
| JP3186682B2 true JP3186682B2 (ja) | 2001-07-11 |
Family
ID=18477921
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP36286197A Expired - Fee Related JP3186682B2 (ja) | 1997-12-12 | 1997-12-12 | プログラマブル障害情報トレース回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3186682B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003006003A (ja) * | 2001-06-18 | 2003-01-10 | Mitsubishi Electric Corp | Ｄｍａコントローラおよび半導体集積回路 |
-
1997
- 1997-12-12 JP JP36286197A patent/JP3186682B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11175374A (ja) | 1999-07-02 |
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