JPH05298133A - データ転送装置 - Google Patents
データ転送装置Info
- Publication number
- JPH05298133A JPH05298133A JP4106295A JP10629592A JPH05298133A JP H05298133 A JPH05298133 A JP H05298133A JP 4106295 A JP4106295 A JP 4106295A JP 10629592 A JP10629592 A JP 10629592A JP H05298133 A JPH05298133 A JP H05298133A
- Authority
- JP
- Japan
- Prior art keywords
- data
- address
- parity
- signal
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Detection And Correction Of Errors (AREA)
- Retry When Errors Occur (AREA)
Abstract
(57)【要約】
【目的】 ＣＰＵを備えた第１のユニット１からシステ
ムバス10〜14を介して第２のユニット２に備えたメモリ
３にデータを格納する装置において、システムバス10〜
14の距離を数十メートルに延長しても高信頼性で高速に
データ転送することを可能にする。 【構成】 第１のユニット１からデータと書き込み指令
を出力すると共にパリティ信号を出力し、第２のユニッ
ト２内に、前記書き込み指令のタイミングで前記データ
を保持するラッチ手段６と、前記タイミングでパリティ
チェックを行い、パリティチェックが正常のとき前記ラ
ッチ手段６に保持したデータを前記メモリ３に格納する
第２の書き込み指令を出力し、パリティチェックが異常
のときパリティエラー信号を出力してデータの再送を要
求する判定手段５を設けたもの。
ムバス10〜14を介して第２のユニット２に備えたメモリ
３にデータを格納する装置において、システムバス10〜
14の距離を数十メートルに延長しても高信頼性で高速に
データ転送することを可能にする。 【構成】 第１のユニット１からデータと書き込み指令
を出力すると共にパリティ信号を出力し、第２のユニッ
ト２内に、前記書き込み指令のタイミングで前記データ
を保持するラッチ手段６と、前記タイミングでパリティ
チェックを行い、パリティチェックが正常のとき前記ラ
ッチ手段６に保持したデータを前記メモリ３に格納する
第２の書き込み指令を出力し、パリティチェックが異常
のときパリティエラー信号を出力してデータの再送を要
求する判定手段５を設けたもの。
Description
【０００１】
【産業上の利用分野】本発明は、プログラマブルコント
ローラ等において、ＣＰＵを搭載したモジュールが入出
力モジュールをアクセスする際に使用されるデータ転送
装置に関する。
ローラ等において、ＣＰＵを搭載したモジュールが入出
力モジュールをアクセスする際に使用されるデータ転送
装置に関する。
【０００２】
【従来の技術】プログラマブルコントローラ等におい
て、ＣＰＵを搭載したモジュールが複数の入出力モジュ
ールとシステムバスを介してデータの授受を行うデータ
転送装置が用いられる。この種の装置の従来の要部構成
を図４に示す。
て、ＣＰＵを搭載したモジュールが複数の入出力モジュ
ールとシステムバスを介してデータの授受を行うデータ
転送装置が用いられる。この種の装置の従来の要部構成
を図４に示す。
【０００３】１はＣＰＵを搭載したモジュールで以下単
にＣＰＵモジュールと記す。２は入出力モジュールで以
下単にＩ／Ｏと記す。Ｉ／Ｏ２の内部にはデータを格納
するメモリ３とアドレスを保持するアドレスラッチ４が
備えられ、ＣＰＵモジュール１とＩ／Ｏ２の間はアドレ
スとデータを共用するアドレス／データバス10、アドレ
スラッチ信号11、ライト信号14を含むシステムバスで結
合されている。
にＣＰＵモジュールと記す。２は入出力モジュールで以
下単にＩ／Ｏと記す。Ｉ／Ｏ２の内部にはデータを格納
するメモリ３とアドレスを保持するアドレスラッチ４が
備えられ、ＣＰＵモジュール１とＩ／Ｏ２の間はアドレ
スとデータを共用するアドレス／データバス10、アドレ
スラッチ信号11、ライト信号14を含むシステムバスで結
合されている。
【０００４】ＣＰＵモジュール１からＩ／Ｏ２へデータ
を転送するとき、ＣＰＵモジュール１はアドレスサイク
ルにおいてアドレス／データバス10にアドレスを出力す
ると共にアドレスラッチ信号11を所定のタイミングでア
クテブにする。アドレスラッチ４はこのタイミングでア
ドレス／データバス上のアドレスを保持しアドレスバス
20を介してメモリ３の任意のアドレスを選択指定する。
ＣＰＵモジュール１は次のライトサイクルにおいてアド
レス／データバス10にデータを出力すると共に所定のタ
イミングでライト信号14をアクテブにする。メモリ３は
ライト信号14がアクテブになるタイミングでアドレス／
データバス上のデータをアドレスラッチ４で指定された
アドレスのメモリ３に格納する。ＣＰＵモジュール１が
メモリ３のデータを読み出すときはライト信号14の代り
にリード信号が与えられ、メモリ３から読み出されたデ
ータがアドレス／データバス上に出力されＣＰＵモジュ
ール１に読み込まれる。
を転送するとき、ＣＰＵモジュール１はアドレスサイク
ルにおいてアドレス／データバス10にアドレスを出力す
ると共にアドレスラッチ信号11を所定のタイミングでア
クテブにする。アドレスラッチ４はこのタイミングでア
ドレス／データバス上のアドレスを保持しアドレスバス
20を介してメモリ３の任意のアドレスを選択指定する。
ＣＰＵモジュール１は次のライトサイクルにおいてアド
レス／データバス10にデータを出力すると共に所定のタ
イミングでライト信号14をアクテブにする。メモリ３は
ライト信号14がアクテブになるタイミングでアドレス／
データバス上のデータをアドレスラッチ４で指定された
アドレスのメモリ３に格納する。ＣＰＵモジュール１が
メモリ３のデータを読み出すときはライト信号14の代り
にリード信号が与えられ、メモリ３から読み出されたデ
ータがアドレス／データバス上に出力されＣＰＵモジュ
ール１に読み込まれる。
【０００５】このようにして、ＣＰＵモジュール１とＩ
／Ｏ２との間で高速にデータの授受が行われる。ところ
で、最近のＩ／Ｏ２にはインテリジェント機能を備え、
それ自身で１つの完成された機能（例えば位置決め機
能）を持つものがある。また、ＣＰＵモジュール１の機
能も高度化して多数のＩ／Ｏ２と結合されるようになっ
てきている。
／Ｏ２との間で高速にデータの授受が行われる。ところ
で、最近のＩ／Ｏ２にはインテリジェント機能を備え、
それ自身で１つの完成された機能（例えば位置決め機
能）を持つものがある。また、ＣＰＵモジュール１の機
能も高度化して多数のＩ／Ｏ２と結合されるようになっ
てきている。
【０００６】このようなインテリジェント機能を持つＩ
／Ｏ２は制御対象の近くに配設され、複数の制御対象が
分散している場合、ＣＰＵモジュール１とＩ／Ｏ２間が
数十メートル程度の距離となる場合がある。しかし、従
来の装置ではシステムバスは数ｍ程度しかとれず、この
ような場合はデータ伝送装置を用いてデータの転送を行
っていた。
／Ｏ２は制御対象の近くに配設され、複数の制御対象が
分散している場合、ＣＰＵモジュール１とＩ／Ｏ２間が
数十メートル程度の距離となる場合がある。しかし、従
来の装置ではシステムバスは数ｍ程度しかとれず、この
ような場合はデータ伝送装置を用いてデータの転送を行
っていた。
【０００７】
【発明が解決しようとする課題】しかしながら、最近の
インテリジェント機能を持つＩ／Ｏ２は、リアルタイム
の制御（例えば位置制御）を行うようになってきてお
り、シーケンス制御に用いるデータ伝送装置では伝送に
よる遅れ時間を考慮した制御プログラムに制約され、イ
ンテリジェント機能を充分に発揮させることができない
という問題がある。
インテリジェント機能を持つＩ／Ｏ２は、リアルタイム
の制御（例えば位置制御）を行うようになってきてお
り、シーケンス制御に用いるデータ伝送装置では伝送に
よる遅れ時間を考慮した制御プログラムに制約され、イ
ンテリジェント機能を充分に発揮させることができない
という問題がある。
【０００８】本発明は、上記問題を解決しようとしてな
されたもので、その目的とするところは、ＣＰＵモジュ
ール１とＩ／Ｏ２間を結合するシステムバスの距離を数
十メートルに延長しても高信頼性で高速にデータ転送す
ることを可能にし、インテリジェントＩ／Ｏの機能を充
分に発揮させることを可能にすることにある。
されたもので、その目的とするところは、ＣＰＵモジュ
ール１とＩ／Ｏ２間を結合するシステムバスの距離を数
十メートルに延長しても高信頼性で高速にデータ転送す
ることを可能にし、インテリジェントＩ／Ｏの機能を充
分に発揮させることを可能にすることにある。
【０００９】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、図１に示すように、ＣＰＵを備えた第１
のユニット１からシステムバスを介して第２のユニット
２に備えたメモリ３にデータを格納する装置において、
第１のユニット１からデータと書き込み指令を出力する
と共にパリティ信号を出力し、第２のユニット２内に、
前記書き込み指令のタイミングで前記データを保持する
ラッチ手段６と、前記タイミングでパリティチェックを
行い、パリティチェックが正常のとき前記ラッチ手段６
に保持したデータを前記メモリに３格納する第２の書き
込み指令を出力し、パリティチェックが異常のときパリ
ティエラー信号を出力してデータの再送を要求する判定
手段５を設ける。
め、本発明は、図１に示すように、ＣＰＵを備えた第１
のユニット１からシステムバスを介して第２のユニット
２に備えたメモリ３にデータを格納する装置において、
第１のユニット１からデータと書き込み指令を出力する
と共にパリティ信号を出力し、第２のユニット２内に、
前記書き込み指令のタイミングで前記データを保持する
ラッチ手段６と、前記タイミングでパリティチェックを
行い、パリティチェックが正常のとき前記ラッチ手段６
に保持したデータを前記メモリに３格納する第２の書き
込み指令を出力し、パリティチェックが異常のときパリ
ティエラー信号を出力してデータの再送を要求する判定
手段５を設ける。
【００１０】
【作用】上記構成により第１のユニット１から第２のユ
ニット２に転送するデータは一旦ラッチ手段６に保持さ
れ、データと同時に送出されるパリティ信号と共に判定
手段５でパリティチェックを行ってからメモリ３に格納
される。ノイズの影響で送出データと異る値がラッチさ
れると判定手段５からパリティエラー信号が出力されデ
ータの再送を要求するので信頼性の高いデータ転送を行
うことができる。
ニット２に転送するデータは一旦ラッチ手段６に保持さ
れ、データと同時に送出されるパリティ信号と共に判定
手段５でパリティチェックを行ってからメモリ３に格納
される。ノイズの影響で送出データと異る値がラッチさ
れると判定手段５からパリティエラー信号が出力されデ
ータの再送を要求するので信頼性の高いデータ転送を行
うことができる。
【００１１】
【実施例】本発明によるデータ転送装置の一実施例を図
２に示す。
２に示す。
【００１２】図２のＣＰＵを搭載したＣＰＵモジュール
（第１のユニット）１は、アドレス／データバス10に図
３に示すようにアドレスとデータを交互に出力すると共
に、アドレスを出力するアドレスサイクル中の所定のタ
イミングでアドレスラッチ信号11を出力し、データを出
力するライトサイクル中の所定のタイミングでライト信
号14を出力する。また、アドレス及びデータに対するパ
リティ信号12を生成しそれぞれのサイクル中に同時に出
力する。入出力モジュール（第２のユニット）２は、デ
ータを格納するメモリ３と、アドレス／データバス10上
のアドレスをアドレスラッチ信号11のタイミングで保持
するアドレスラッチ４と、アドレス／データバス10上の
データをライト信号14のタイミングで保持するライトデ
ータラッチ６と、アドレスラッチ信号11のタイミングで
アドレスのパリティチェックを行うと共に、ライト信号
14のタイミングでデータのパリティチェックを行い、両
チェック結果共正常のときメモリライト信号21を出力
し、そうでないときパリティエラー信号13を出力する判
定回路５で構成する。
（第１のユニット）１は、アドレス／データバス10に図
３に示すようにアドレスとデータを交互に出力すると共
に、アドレスを出力するアドレスサイクル中の所定のタ
イミングでアドレスラッチ信号11を出力し、データを出
力するライトサイクル中の所定のタイミングでライト信
号14を出力する。また、アドレス及びデータに対するパ
リティ信号12を生成しそれぞれのサイクル中に同時に出
力する。入出力モジュール（第２のユニット）２は、デ
ータを格納するメモリ３と、アドレス／データバス10上
のアドレスをアドレスラッチ信号11のタイミングで保持
するアドレスラッチ４と、アドレス／データバス10上の
データをライト信号14のタイミングで保持するライトデ
ータラッチ６と、アドレスラッチ信号11のタイミングで
アドレスのパリティチェックを行うと共に、ライト信号
14のタイミングでデータのパリティチェックを行い、両
チェック結果共正常のときメモリライト信号21を出力
し、そうでないときパリティエラー信号13を出力する判
定回路５で構成する。
【００１３】図３に示すようにアドレスサイクルでは、
アドレスラッチ信号11の立ち下がりｔ1 にてアドレス／
データバス10の内容（図は2000Ｈ）をアドレスラッチ４
にラッチし、アドレス20をメモリ３と判定回路５へ出力
する。この時、判定回路５は、パリティ信号（ＡＰＴ
Ｙ）12の状態を内部でラッチする。
アドレスラッチ信号11の立ち下がりｔ1 にてアドレス／
データバス10の内容（図は2000Ｈ）をアドレスラッチ４
にラッチし、アドレス20をメモリ３と判定回路５へ出力
する。この時、判定回路５は、パリティ信号（ＡＰＴ
Ｙ）12の状態を内部でラッチする。
【００１４】次に、アドレスラッチ信号11の立ち上がり
ｔ2 にて、判定回路５は、内部にラッチしたパリティ信
号12の状態と、アドレス20の内容のパリティチェックを
行ない、パリティエラーの場合は、次のライトサイクル
にて、メモリライト信号21の出力を中止し、パリティエ
ラー信号13を“１”にしてＣＰＵモジュール１にエラー
を知らせ、データの再送を要求する。
ｔ2 にて、判定回路５は、内部にラッチしたパリティ信
号12の状態と、アドレス20の内容のパリティチェックを
行ない、パリティエラーの場合は、次のライトサイクル
にて、メモリライト信号21の出力を中止し、パリティエ
ラー信号13を“１”にしてＣＰＵモジュール１にエラー
を知らせ、データの再送を要求する。
【００１５】また、ライトサイクルでは、ライト信号14
の立ち下りｔ3 でアドレス／データバス10上のデータ
（図は0000Ｈ）とパリティ信号（ＤＰＴＹ）12の状態を
パリティチェックし、同時にデータ（0000Ｈ）をライト
データラッチ６に保持する。そして、アドレスのパリテ
ィチェック及びデータのパリティチェックが共に正常の
ときメモリライト信号21を“０”にし、次のライト信号
14の立上りｔ4 でメモリライト信号21を“１”に戻しラ
イトデータラッチ６に保持したデータ（0000Ｈ）をアド
レスラッチ４で指定するアドレス（2000Ｈ）のメモリ３
に格納する。パリティチェックの結果、異常と判定した
ときはライト信号14の立下り時点ｔ3 でメモリライト信
号21を“０”にせず何も出力しないでパリティエラー信
号13を“１”にしてパリティエラーが発生したことをＣ
ＰＵモジュール１に知らせる。ＣＰＵモジュール１はパ
リティエラー信号が“１”になると再度書き込み動作を
行う。
の立ち下りｔ3 でアドレス／データバス10上のデータ
（図は0000Ｈ）とパリティ信号（ＤＰＴＹ）12の状態を
パリティチェックし、同時にデータ（0000Ｈ）をライト
データラッチ６に保持する。そして、アドレスのパリテ
ィチェック及びデータのパリティチェックが共に正常の
ときメモリライト信号21を“０”にし、次のライト信号
14の立上りｔ4 でメモリライト信号21を“１”に戻しラ
イトデータラッチ６に保持したデータ（0000Ｈ）をアド
レスラッチ４で指定するアドレス（2000Ｈ）のメモリ３
に格納する。パリティチェックの結果、異常と判定した
ときはライト信号14の立下り時点ｔ3 でメモリライト信
号21を“０”にせず何も出力しないでパリティエラー信
号13を“１”にしてパリティエラーが発生したことをＣ
ＰＵモジュール１に知らせる。ＣＰＵモジュール１はパ
リティエラー信号が“１”になると再度書き込み動作を
行う。
【００１６】本実施例によれば、アドレスラッチ信号14
とライト信号14の立下り時点ｔ1 ，ｔ3 の瞬間において
アドレス／データバス10の内容とパリティ信号12の内容
が正しく受信できればデータの転送を行うことが可能と
なり、それ以外の時点におけるノイズの影響を除去する
ことができる。また、ｔ1 ，ｔ3 の瞬間においてノイズ
の影響を受けたとき、パリティエラー信号13によりデー
タの再送が行われ信頼性の高いデータ転送を行うことが
できる。
とライト信号14の立下り時点ｔ1 ，ｔ3 の瞬間において
アドレス／データバス10の内容とパリティ信号12の内容
が正しく受信できればデータの転送を行うことが可能と
なり、それ以外の時点におけるノイズの影響を除去する
ことができる。また、ｔ1 ，ｔ3 の瞬間においてノイズ
の影響を受けたとき、パリティエラー信号13によりデー
タの再送が行われ信頼性の高いデータ転送を行うことが
できる。
【００１７】以上の説明ではＣＰＵモジュールから入出
力モジュールのメモリにデータを書き込む場合について
説明したか、ＣＰＵモジュールが入出力モジュールのメ
モリからデータを読み出す場合も同様にして行うことが
できる。
力モジュールのメモリにデータを書き込む場合について
説明したか、ＣＰＵモジュールが入出力モジュールのメ
モリからデータを読み出す場合も同様にして行うことが
できる。
【００１８】この場合、ライトサイクルはリードサイク
ルとして機能し、入出力モジュールのメモリから読み出
されたデータに応じてパリティ信号を入出力モジュール
側で生成し、ライト信号と同様に発生するリード信号の
立下り時点でＣＰＵモジュール側でパリティチェックを
行ってデータを読み取り、パリティエラーが生じたとき
は再度データの読み出しを行う。
ルとして機能し、入出力モジュールのメモリから読み出
されたデータに応じてパリティ信号を入出力モジュール
側で生成し、ライト信号と同様に発生するリード信号の
立下り時点でＣＰＵモジュール側でパリティチェックを
行ってデータを読み取り、パリティエラーが生じたとき
は再度データの読み出しを行う。
【００１９】
【発明の効果】本発明のデータ転送装置によれば、シス
テムバスを介してデータを転送する装置において、シス
テムバスの距離を数十メートルに延長しても高信頼性で
充分高速データ転送することが可能となり、インテリジ
ェントＩ／Ｏの機能を充分に発揮させることの可能なデ
ータ転送装置を提供することができる。
テムバスを介してデータを転送する装置において、シス
テムバスの距離を数十メートルに延長しても高信頼性で
充分高速データ転送することが可能となり、インテリジ
ェントＩ／Ｏの機能を充分に発揮させることの可能なデ
ータ転送装置を提供することができる。
【図１】本発明の概念を示す基本構成図。
【図２】本発明のデータ転送装置の一実施例を示す構成
図。
図。
【図３】図２の実施例の作用を説明するためのタイムチ
ャート。
ャート。
【図４】従来のデータ転送装置の構成図。
１…ＣＰＵモジュール ２…入出力モジュール ３…メモリ ４…アドレスラッチ ５…判定回路 ６…ライトデータラッチ
Claims (1)
- 【請求項１】 ＣＰＵを備えた第１のユニットからシス
テムバスを介して第２のユニットに備えたメモリにデー
タを格納する装置において、前記第１のユニットからデ
ータと書き込み指令を出力すると共にパリティ信号を出
力し、前記第２のユニット内に、前記書き込み指令のタ
イミングで前記データを保持するラッチ手段と、前記タ
イミングでパリティチェックを行い、パリティチェック
が正常のとき前記ラッチ手段に保持したデータを前記メ
モリに格納する第２の書き込み指令を出力し、パリティ
チェックが異常のときパリティエラー信号を出力してデ
ータの再送を要求する判定手段を設けたことを特徴とす
るデータ転送装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4106295A JPH05298133A (ja) | 1992-04-24 | 1992-04-24 | データ転送装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4106295A JPH05298133A (ja) | 1992-04-24 | 1992-04-24 | データ転送装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05298133A true JPH05298133A (ja) | 1993-11-12 |
Family
ID=14430055
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4106295A Pending JPH05298133A (ja) | 1992-04-24 | 1992-04-24 | データ転送装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05298133A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5923856A (en) * | 1995-11-28 | 1999-07-13 | Fujitsu Limited | Control system for coping with bus extension in controlling a communication apparatus |
-
1992
- 1992-04-24 JP JP4106295A patent/JPH05298133A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5923856A (en) * | 1995-11-28 | 1999-07-13 | Fujitsu Limited | Control system for coping with bus extension in controlling a communication apparatus |
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