JPH03156657A - データ転送装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技術分野 本発明はデータ転送装置に関し、特にデータ処理装置内
のデータ転送装置におけるデータ転送の終了後に転送先
の装置からリトライ要求がきた場合のリトライ処理に関
する。

従来技術 従来のデータ転送装置のリトライ方式としては、アウト
プットメモリのデータを転送先の情報処理装置に転送後
、その情報処理装置からリトライ要求が発生した場合に
インプットメモリからアウトプットメモリにデータを再
転送後、転送先の情報処理装置に再転送するというもの
があった。また、かかる場合にインプットメモリからア
ウトプットメモリにデータを再転送することなく、アウ
トプットメモリから転送先の情報処理装置に対してデー
タを再転送するというものもあった。

さらにまた、リトライ処理へ移行する原因としてはアウ
トプットメモリの間欠障害によるものが多かった。

上述した従来のリトライ方式では、再転送の可能性があ
るため、アウトプットメモリから転送先の情報処理装置
にデータを転送した後、リトライ要求が情報処理装置か
ら発生しないことを確認するまでインプットメモリの内
容を古換えることはできない。つまり、データ転送元の
情報処理装置を待たせなければならないのである。

しかし、一般に、転送先の情報処理装置からリトライ要
求の有無が確認できるのは、アウトプットメモリから転
送先の情報処理装置へのデータ転送を完了してからかな
り遅れてしまう。したがって、この間、転送元の情報処
理装置を待たせることは、かなり性能ダウンになるとい
う欠点がある。

また、リトライ要求発生時にインプットメモリからアウ
トプットメモリにデータを再転送しない方式においては
、時間的な性能ダウンは少ない。

しかしながら、アウトプットメモリのデータを転送先の
情報処理装置に再度転送したとしても、復Ｉｌｌする確
立は低いという欠点がある。なぜならば、アウトプット
メモリに格納されたデータには、リトライ要求を発生さ
せる要因があり、これを取除くにはアウトプットメモリ
にデータを再度ロードする必要があるからである。一般
に、間欠障害発生時においてはこの再ロードによって復
旧する場合が多い。

発明の目的 本発明の目的は、リトライ処理時においても性能ダウン
とならないデータ転送装置をｌＪ７！　倶することであ
る。

発明の構成 本発明によるデータ転送装置は、外部から人力されたデ
ータを格納するインプットメモリと、外部へ出力すべき
データを格納するアラＩ・プツトメモリと、前記インプ
ットメモリ内のデータを前記アウトプットメモリに書込
む第１の書込み制御手段とを含み、前記アウトプットメ
モリ内のデータを外部装置に転送するデータ転送装置で
あって、リトライ用メモリと、前記第１の書込み制御手
段が前記インプットメモリ内のデータを前記アウトプッ
トメモリに書込むとき、該データを前記リトライ用メモ
リに書込む第２の書込み制御手段と、前記アウトプット
メモリから出力されたデータについてのリトライ要求が
前記外部装置から人力されたとき前記リトライ用メモリ
内のデータを前記アウトプットメモリに書込む第３の書
込み制御手段とを有し、前記第３の書込み制御手段によ
って前記アウトプットメモリに書込まれたデータを前記
外部装置に再転送するようにしたことを特徴とする。

実施例 、以下、図面を用いて本発明の詳細な説明する。

第１図は本発明によるデータ転送装置の構成を示すブロ
ック図である。

図において、転送元の情報処理装置から本装置に転送さ
れてくるデータを蓄えるインプットメモリ２と本装置か
ら転送先の情報処理装置に転送するデータを蓄えるアウ
トプットメモリ３とはデータバス６を介して接続されて
おり、記憶容量は各々ＩＫワワーであるものとする。

図中４はＤＭＡ　（Ｄｉｒｏｃｔ　Ｍｅｍｏｒｙ　Ａｃ
ｃｅｓｓ）コントローラでありその中には、ＤＭＡ転送
動作開始指示用のフリップフロップ（以下、ＦＦと略す
）４０、後述する記憶素子１とインプットメモリ２との
選択用のＦＦ４１、転送先用のアドレスレジスタ４２、
転送先用のアドレスレジスタ４３及び転送データ量を示
すレンジレジスタ４４が含まれている。

図中８は、メモリコントローラであり、ＦＦ４０．４１
の両川力並びに図示せぬリードパルス及びライトパルス
を人力とし、記憶素子１、インプットメモリ２、アウト
プットメモリ３に対して出３）を出力するものである。

なお、各出力イネーブル信号、ライトイネーブル信号の
論理値に応じて記憶素子１、インプットメモリ２、アウ
トプットメモリ３は第５図のように動作する。すなわち
、各メモリは出力イネーブル信号のみが“１”のとき、
ライト動作、ライトイネーブル信号のみが“１”のとき
、リード動作、両信号がともに“１”のとき、高インピ
ーダンス状態となる。

図中５はＤＭＡコントローラ４を制御する制御プロセッ
サであり、ＤＭＡコントローラ４のリソース、ＦＦ４０
，４１のセット、レジスタ４２゜４３．４４のリード／
ライトが可能である。

図中１は本発明において新規に設置された記憶素子であ
る。その記憶容量はアウトプットメモリと同じ＜ＩＫワ
ワーであり、そのアドレス線は転送先アドレスバス７に
、データ線はデータバス６に夫々接続されている。

以下、動作説明を簡単にするため、転送元の情報処理装
置とインプットメモリ２とのインタフェース及びアウト
プットメモリ３と転送先の情報処理装置とのインタフェ
ースの構成や動作は省略する。さらに、インプットメモ
リ２にはすでに転送元の情報処理装置から転送されたデ
ータが蓄えられているものとし、制御プロセッサ５はす
でにインプットメモリ２に蓄えられているデータ量を情
報処理装置から受取っているものとする。また、データ
バス６でのアービトレーションは一切考えないものとす
る。

まず、制御プロセッサ５はインプットメモリ２に蓄えら
れたデータをアウトプットメモリ３にＤＭＡ転送しよう
とするとき、転送元アドレスレジスタ４２及び転送先ア
ドレスレジスタ４３にアドレス値をセットし、さらにレ
ンジレジスタ４４に転送データ量をセットする。続いて
、選択用ＦＦ４１を“０”にして、最後にＤＭＡ転送動
作開始指示用ＦＦ４０を“１°にする。ＦＦ４０が“１
゛になるとＤＭＡ転送が起動される。

次に、第２図を用いてメモリコントローラ８の内部構成
を説明する。第２図は、第１図中のメモリコントローラ
８の内部構成を示す回路図である。

図において、メモリコントローラ８はナンド回路１００
〜１０２及び１０５と、インバータ１０３及び１口４と
を含んで構成されており、ＦＦ４０，４１の出力、リー
ドパルス、ライトパルスを入力としている。

かかる構成からなるメモリコントローラ８を含む本実施
例のデータ転送装置の動作について第３図及び第４図の
タイムチャートを用いて説明する。

まず最初に、通常時の動作について第３図を用いて説明
する。

ＤＭＡ転送が起動されるとＦＦ４０が“１”ＦＦ４１が
“０°であるため（ＴＩ）、第２図のナンド回路１０２
によってインプットメモリ２の出力イネーブル信号ＯＥ
２にはリードパルスが供給される。また、ライトイネー
ブル信号ＷＥ２にはインバータ１０３によって常にａｌ
”が０（給される。

これによって、インプットメモリ２内に格納されていた
データはデータバス６に出力される（■）。

一方、アウトプットメモリ３の出力イネーブル信号ＯＥ
３にはインバータ１０４によって常に“１゛が供給され
、ライトイネーブル信号ＷＥ３にはナンド回路１０５に
よってライトパルスが供給される。

これによって、アウトプットメモリ３にはデータバス６
上のデータがアドレスバス７で指示されたアドレスに書
込まれる（■）。

同様に、記憶素子１の出カイネーブル信号ＯＥ丁にはナ
ンド回路１０Ｇによって“１“が供給され、ライトイネ
ーブル信号ＷＥＩにはナンド回路１０１によってライト
パルスが供給される。これによって、記憶素子１に対し
てはアウトプットメモリと全く同じアドレスに同じデー
タが書込まれる（■）。つまり、データが記憶素子１内
にバックアップされたことになるのである。この１回の
データ転送が終了すると、転送元アドレスレジスタ４２
、転送先アドレスレジスタ４３は夫々Ａｓ、ＡＩ、にプ
ラス１され、レンジレジスタ４４はｎからマイナス１さ
れ、次のデータ転送が行われる（Ｔ２）。

以上の動作はレンジレジスタ４４の内容が１になるまで
行われる。そして、レンジレジスタ４４の内容が１から
０になるタイミングでＤＭＡ転送動作開始指示用のＦＦ
４０はリセットされ（Ｔ３）ＤＭＡ転送は完了となる。

次に、アウトプットメモリ３に蓄えられたデータは、そ
の後、転送先の情報処理装置に転送される。ところが、
ここで転送先の情報処理装置からデータ転送終了後にリ
トライ要求が発生し、信号線９を介してそれが制御プロ
セッサ５に通知されたものとする。すると、制御プロセ
ッサ５は、リトライ動作、つまり記憶素子１に蓄えられ
たデータをアウトプットメモリ３に転送する動作を開始
する。その動作が第４図に示されている。まず、制御プ
ロセッサ５は、ＤＭＡコントローラ４内の転送先アドレ
スレジスタ４３及びレンジレジスタ４４に対し、インプ
ットメモリ２に蓄えられたデータをアウトプットメモリ
３に転送するときに設定したものと同じアドレス値、同
じ転送データ量を各々セットする。続いて制御プロセッ
サ５は選択用のＦＦ４１を今度は“１”にセットし、最
後にＤＭＡ転送動作開始指示用のＦＦ４０を“１”にし
てＤＭＡ転送を起動する。

ＤＭＡ転送が起動されるとＦＦ４０が“１”ＦＦ４１が
°１”であるため（Ｔｌ）、第２図のナンド回路１０２
によりインプットメモリ２の出力イネーブル信号ＯＥ２
には常に“１”が供給され、インプットメモリ２に蓄え
られているデータはデータバス６には出力されない 一方、記憶素子１の出力イネーブル信号ＯＥＩにはナン
ド回路１００によってリードパルスが供給される。また
、アウトプットメモリ３のライトイネーブル信号ＷＥ３
にはＤＭＡ転送中は−ライトパルスがＯ（給される。こ
れにより、記憶素子１に蓄えられたデータがアウトプッ
トメモリ３に転送される（■、■）。この１回のデータ
転送が終了すると、転送先アドレスレジスタ４３はＡＩ
、にプラス１され、レンジレジスタ４４はｎからマイナ
ス１され、次のデータ転送が行われる（Ｔｌ）。

以上の動作はレンジレジスタ４４の内容が１になるまで
行われる。そしてレンジレジスタ４４の内容が１から０
になるタイミングでＤＭＡ転送動作開始指示用のＦＦ４
０はリセットされ（Ｔ３）、ＤＭＡ転送は完了となる。

以上の動作により転送先の情報処理装置においてリトラ
イ要求を発生させる原因となったデータを記憶素子１か
らアウトプットメモリ３に再ロードすることができるの
である。そして、アウトプットメモリ３に再ロードされ
たデータを再び情報処理装置に転送すればリトライ動作
は全て完了となる。

つまり、本発明では、リトライ用の記憶素子をアウトプ
ットメモリとは別に設け、アウトプットメモリのアドレ
スと同じアドレスを割り当てることにより、インプット
メモリからアウトプットメモリにデータを転送する時、
アウトプットメモリにデータが書込まれるのと同じタイ
ミングで記憶素子の同じアドレスに同じデータを記憶さ
せておき、リトライ動作時において記憶素子からアウト
プットメモリにデータを転送するようにしたのである。

しかもその場合、制御プロセッサが設定するアドレス値
は転送先アドレスレジスタひとつだけである。

これにより、装置全体のハードウェア量が少なく、かつ
制御が簡単であるとともに、アウトプットメモリにデー
タ転送後直ちに転送先情報処理装置から転送されている
次のデータをインプットメモリに蓄えることができ、装
置性能が向上するのである。また、リトライ発生時にお
いて、記憶素子からアウトプットメモリにデータを再転
送することにより、間欠障害の復旧率が高くなるのであ
る。さらにまた、記憶素子とアウトプットメモリとに同
じアドレスを供給すれば良いので制御プロセッサにおけ
る処理の容易化や高速化が実現できるのである。

なお、インプットメモリに対して外部からのデータを書
込む際にリトライ用の記憶素子にも同一のデータを書込
んでおくという方式も考えられる。

しかし、この方式では、通常時においてインプットメモ
リと記憶素子とを同時に制御し、リトライ時においてそ
れらを別々に制御しなければ次のデータを蓄えることが
できず、制御が複雑化し、得策にはならない。

発明の詳細 な説明したように本発明は、リトライ用のメモリを設け
、インプットメモリからアウトプットメモリにデータを
移す際にこのリトライ用のメモリにもデータを書込んで
おき、リトライ処理時においてはリトライ用のメモリか
らアウトプットメモリにデータを移すことにより、イン
プットメモリの稼動率が上がり、装置の性能が向上する
という効果がある。

【図面の簡単な説明】 第１図は本発明の実施例によるデータ転送装置の構成を
示すブロック図、第２図は第１図中のメモリコントロー
ラ８の内部構成図、第３図はインプットメモリからアウ
トプットメモリへのデータ転送を示すタイムチャート、
第４図はリトライ用の記憶素子からアウトプットメモリ
へのデータ転送を示すタイムチャート、第５図は各メモ
リの動作を示す真理値表である。 主要部分の符号の説明 １・・・・・・記憶素子　２・・・・・・インプットメ
モリ３・・・・・・アウトプットメモリ ８・・・・・・メモリコントローラ

Claims (1)

【特許請求の範囲】
1. （１）外部から入力されたデータを格納するインプット
   メモリと、外部へ出力すべきデータを格納するアウトプ
   ットメモリと、前記インプットメモリ内のデータを前記
   アウトプットメモリに書込む第１の書込み制御手段とを
   含み、前記アウトプットメモリ内のデータを外部装置に
   転送するデータ転送装置であって、リトライ用メモリと
   、前記第１の書込み制御手段が前記インプットメモリ内
   のデータを前記アウトプットメモリに書込むとき、該デ
   ータを前記リトライ用メモリに書込む第２の書込み制御
   手段と、前記アウトプットメモリから出力されたデータ
   についてのリトライ要求が前記外部装置から入力された
   とき前記リトライ用メモリ内のデータを前記アウトプッ
   トメモリに書込む第３の書込み制御手段とを有し、前記
   第３の書込み制御手段によって前記アウトプットメモリ
   に書込まれたデータを前記外部装置に再転送するように
   したことを特徴とするデータ転送装置。