JP2000122921A

JP2000122921A - メモリサイズ自動判定方法及び判定装置

Info

Publication number: JP2000122921A
Application number: JP10291741A
Authority: JP
Inventors: Osamu Isaki; 修伊崎
Original assignee: Oki Data Corp
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1998-10-14
Filing date: 1998-10-14
Publication date: 2000-04-28

Abstract

(57)【要約】【解決手段】シリアルアクセス型のＥＥＰＲＯＭにア
ドレスを供給すると、アドレスの最後のビットがＥＥＰ
ＲＯＭに入力された後、ＥＥＰＲＯＭのデータ出力がハ
イからローに落ちる。アドレス供給開始時からデータ出
力がハイからローに落ちるまでの時間の違いにより、Ｅ
ＥＰＲＯＭのメモリサイズを自動的に判定する。【効果】ＥＥＰＲＯＭのメモリサイズを、その使用前
に自動的に正確に判定するので、メモリサイズに影響さ
れない汎用性のあるＥＥＰＲＯＭ制御装置ができる。メ
モリサイズの異なるＥＥＰＲＯＭに交換することも自由
になる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、シリアル型ＥＥＰ
ＲＯＭメモリのメモリサイズ自動判定方法及び判定装置
に関する。

【０００２】

【従来の技術】電子機器において、不揮発性であるこ
と、電気的に消去可能なこと、及び、入出力信号数が少
ないことから、シリアルアクセス型のＥＥＰＲＯＭ（電
気的消去可能プログラマブルリードオンリメモリ）に各
種設定情報を格納するケースが増えてきている。シリア
ルアクセス型のＥＥＰＲＯＭには、データ読み出しのた
めのアドレスを制御クロックにあわせてシリアルに供給
する。ＥＥＰＲＯＭのメモリサイズによってアドレスの
ビット長が異なるから、アドレスを供給するのに必要な
クロック数はメモリサイズに応じて異なる。従って、予
めＥＥＰＲＯＭのメモリサイズを知った上で、ＥＥＰＲ
ＯＭを制御しなければならない。こうしたシリアルアク
セス型のＥＥＰＲＯＭの制御には、従来、専用のハード
ウェアやソフトウェアを使用していた。

【０００３】

【発明が解決しようとする課題】ところで、上記のよう
な従来の技術には次のような解決すべき課題があった。
従来、シリアルアクセス型のＥＥＰＲＯＭを制御するた
めのハードウェアやソフトウェアは、上記にようにその
メモリサイズに応じた設計が必要になるから、例えば、
制御対象のＥＥＰＲＯＭのメモリサイズを固定化した
り、ディップスイッチやショートプラグ等で、メモリサ
イズに応じた設定をするようになっていた。しかしなが
ら、メモリサイズを固定化しては、汎用性がなく、メモ
リサイズ毎にハードウェアやソフトウェアを設計しなけ
ればならず、コストアップになるという問題があった。
また、ディップスイッチやショートプラグ等を用いてそ
のつど設定をすると、設定ミスにより正常なアクセスが
できなくなるような問題も発生することがある。

【０００４】

【課題を解決するための手段】本発明は以上の点を解決
するため次の構成を採用する。〈構成１〉任意のメモリサイズのＥＥＰＲＯＭをアクセ
スするための所定ビットのアドレスを、未知のメモリサ
イズのシリアルアクセス型ＥＥＰＲＯＭに供給して、必
要なアドレスの全てのビットを供給し終えたタイミング
で出力されるアドレス終了応答ビットを監視し、上記ア
ドレス供給開始時を基準にして、上記アドレス終了応答
ビットが上記ＥＥＰＲＯＭから出力されるタイミングを
検出して、そのタイミングと対応するメモリサイズを、
上記シリアルアクセス型ＥＥＰＲＯＭのメモリサイズと
判定することを特徴とするメモリサイズ自動判定方法。

【０００５】〈構成２〉構成１に記載のメモリサイズ判
定方法において、ＥＥＰＲＯＭからシリアルに読み出さ
れるデータの先頭に付加されたアドレス終了応答ビット
を、一定の受け入れ条件で上記読み出しデータとともに
一時メモリに受け入れて、この一時メモリ中の上記アド
レス終了応答ビットの格納位置に応じたメモリサイズ
を、上記シリアルアクセス型ＥＥＰＲＯＭのメモリサイ
ズと判定することを特徴とするメモリサイズ自動判定方
法。

【０００６】〈構成３〉任意のメモリサイズのＥＥＰＲ
ＯＭをアクセスするための所定ビットのアドレスを、未
知のメモリサイズのシリアルアクセス型ＥＥＰＲＯＭに
供給して、上記ＥＥＰＲＯＭのリードアクセスが始まっ
てから、ＥＥＰＲＯＭからアドレス終了応答ビットが出
力されるまでの、制御用クロックの個数を数えるカウン
タと、そのカウンタ値に対応するメモリサイズを上記Ｅ
ＥＰＲＯＭのメモリサイズと判定する判定回路とを備え
たことを特徴とするメモリサイズ自動判定装置。

【０００７】

【発明の実施の形態】以下、本発明の実施の形態を具体
例を用いて説明する。《具体例１》本発明では、メモリサイズ判定用の制御プ
ログラムやハードウェアを設ける。図１には、メモリサ
イズ判定処理動作フローチャートを示す。なお、このフ
ローチャートの説明をするために、予めシリアルタイプ
ＥＥＰＲＯＭの具体的なリードライト処理を順に説明す
る。

【０００８】〈ＥＥＰＲＯＭのアクセス〉図２（ａ）
は、シリアルタイプのＥＥＰＲＯＭのシンボル図であ
る。このＥＥＰＲＯＭは、データ入力端子ＤＩ、データ
出力端子ＤＯ、チップセレクト端子ＣＳ、クロック入力
端子ＳＫを備える。図２（ｂ）は、このＥＥＰＲＯＭの
リードシーケンスチャートである。また、図３は、この
ＥＥＰＲＯＭのライトシーケンスチャートである。シー
ケンスは、ＣＳ信号を“１”にすることから始まる。な
お、図において、各信号がハイレベルのときは１、ロウ
レベルのときは０とする。図のように、ＳＫクロックに
同期して、リードかライトかどうかを区別するためのコ
マンド及びアドレスが、この順番にＤＩ信号線に入力さ
れる。

【０００９】図２と図３の例では、リードシーケンスの
場合もライトシーケンスの場合も、４種類の異なるメモ
リサイズの場合について、それぞれＤＩ信号の内容を例
示した。最初の２ビットがコマンドで、１ビットのスペ
ースビット（内容が０）を挟んで残りがアドレスであ
る。アドレスの各ビットはＡ０〜Ａ１１というように表
示した。それぞれ実際の長さは異なるが、最後のビット
Ａ０の位置が揃うように図示した。

【００１０】図２に示すリードシーケンスの場合は、そ
の後ＳＫクロックに同期してＤＯ信号線からデータが出
力される。図３に示すライトシーケンスの場合は引き続
きＳＫクロックに同期してＤＩ信号線にデータが入力さ
れる。データの各ビットはＤ０〜Ｄ１５というように表
示した。各シーケンスはＣＳ信号を“０”にすることで
終了する。図３に示すライトシーケンスの場合、書き込
みが終了したかどうかは、再度ＣＳ信号を“１”にし、
ＤＯ信号が“０”から“１”に変化するのを確認するこ
とで判定される。

【００１１】図２、図３のシーケンス図から分かるよう
に、ＥＥＰＲＯＭのメモリサイズによってアドレスのビ
ット長が異なり、それを送出するのに必要なクロック数
はメモリサイズ毎に異なる。

【００１２】〈ＥＥＰＲＯＭアクセス専用ハードウェ
ア〉図４は、ＥＥＰＲＯＭアクセス専用ハードウェアの
ブロック図である。図において、ＣＰＵ（中央処理装
置）１は、バス２を介してＲＯＭ（Read Only Memory）
３、ＥＥＰＲＯＭアクセスハードウェア４、ＲＡＭ（Ra
ndom AccessMemory）５と接続され、装置各部を制御す
るように構成されている。ＥＥＰＲＯＭアクセスハード
ウェア４には、制御対象となるＥＥＰＲＯＭ６が接続さ
れている。ＶＣＣ７とプルアップ抵抗８とは、ＤＯ信号
線のレベルを制御する。制御用プログラムはＲＯＭ３に
格納されており、ＲＡＭ５は、制御中の情報を格納する
作業エリアとして使われる。ＥＥＰＲＯＭアクセスハー
ドウェア４には、制御用の各種レジスタ４１〜４３とフ
ラグ４４〜４７が用意されていて、そこに値を書き込ん
だり、読み出したりすることでＥＥＰＲＯＭを制御でき
るようになっている。

【００１３】ＡＤＲレジスタ４１は、リード処理かライ
ト処理かを示すコマンド及びアクセスするＥＥＰＲＯＭ
のアドレスを格納するためのものである。ハードによっ
てはコマンドが別レジスタになっている場合もある。Ｃ
ＬＫレジスタ４２は、コマンドとアドレスを送出するの
に必要なクロック数を格納するためのものである。クロ
ック数の代わりにＥＥＰＲＯＭのメモリサイズを指定す
るようになっている場合もある。この場合、その値を基
に必要クロック数を内部的に生成する。

【００１４】ＤＴレジスタ４３はデータ用で、リードの
ときにはこのレジスタにＥＥＰＲＯＭのデータが読み込
まれ、ライトのときはこのレジスタの値がＥＥＰＲＯＭ
に書き込まれる。書き込みフラグ４４は、シーケンスが
リードかライトかを区別するためのフラグである。この
フラグがセットされると、書き込み確認シーケンスが発
生するようになっている。ハードによってはＡＤＲレジ
スタのコマンドを見て、自動的にリードかライトかを決
定する機構を持つものがあり、その場合この書き込みフ
ラグは不要である。

【００１５】開始フラグ４５はアクセスシーケンス開始
を表示する。開始フラグ４５を“１”にセットするとＥ
ＥＰＲＯＭのアクセスシーケンスが開始される。終了フ
ラグ４６は、アクセスの終了を表示する。ハードによっ
ては、終了フラグを例えば割り込み信号として出力する
ようになっているケースや、開始フラグ４５を終了フラ
グと兼用しているケースがある。書き込みエラーフラグ
４７は、書き込みに失敗したことを示すフラグである。
通常は、書き込み確認シーケンスで一定時間内に書き込
み終了が確認できなかった場合にセットするようになっ
ている。

【００１６】図５は、ハードウェア制御によるリード処
理フローチャートである。まず、図５のステップＳ１
で、リードコマンドとアクセスしようとしているアドレ
スをＡＤＲレジスタ４１にセットする。次にステップＳ
２で、コマンドとアドレスを送出するのに必要なクロッ
ク数をＣＬＫレジスタ４２にセットする。リード処理で
あることを示すため、ステップＳ３で、書き込みフラグ
４４をクリアする。ステップＳ４で開始フラグ４５をセ
ットすると、リード処理が始まる。終了すると終了フラ
グ４６がセットされるので、ステップＳ５でそれを待
つ。リードの結果はＤＴレジスタ４３に格納されてい
る。

【００１７】図６は、ハードウェア制御によるライト処
理フローチャートである。まず、図６のステップＳ１
で、ライトコマンドとアクセスしようとしているアドレ
スをＡＤＲレジスタ４１にセットする。次に、ステップ
Ｓ２で、コマンドとアドレスを送出するのに必要なクロ
ック数をＣＬＫレジスタ４２にセットする。ステップＳ
３で、書き込むデータをＤＴレジスタ４３にセットす
る。ライト処理であることを示すため、ステップＳ４
で、書き込みフラグ４４をセットする。

【００１８】ステップＳ５で、開始フラグ４５をセット
するとライト処理が始まる。終了すると終了フラグ４６
がセットされるので、ステップＳ６でそれを待つ。書き
込みに失敗した場合、書き込みエラーフラグ４７がセッ
トされるので、ステップＳ７でそれをチェックし、失敗
していたらエラー処理に移る。

【００１９】図７は、ＥＥＰＲＯＭのメモリサイズ毎の
ＡＤＲレジスタの値とＣＬＫレジスタの値、及びＤＴレ
ジスタの値の例である。図に示すように、ＥＥＰＲＯＭ
のアドレスビット長はメモリサイズによって異なる。左
側にはリードコマンドかライトコマンドかの種別を示
す。中央上側には、ＡＤＲレジスタ４１の値を示す。右
側には、ＣＬＫレジスタ４２の値を示す。この値が９な
らば、ＡＤＲレジスタ４１の右から９ビット分が有効な
アドレスであり、下位３ビット（ｂ２，ｂ１，ｂ０）に
は図２で示されているコマンド３ビットが入っている。
中央下側には、ＤＴレジスタ４３の値を示す。

【００２０】ＥＥＰＲＯＭが２５６バイト〜１Ｋバイト
のメモリサイズならば、アドレスは９ビット、２Ｋバイ
ト〜４Ｋバイトのメモリサイズならば、アドレスは１１
ビット、８Ｋバイト〜１６Ｋバイトのメモリサイズなら
ば、アドレスは１３ビット、３２Ｋバイト〜６４Ｋバイ
トのメモリサイズならば、アドレスは１５ビットとな
る。また、リード時のアドレスは下位ビットｂ２、ｂ
１、ｂ０が「０１１」で、ライト時のアドレスは下位ビ
ットｂ２、ｂ１、ｂ０が「１０１」になる。入出力デー
タはメモリサイズにかかわらず全て１６ビット幅で処理
する。

【００２１】〈ＥＥＰＲＯＭ制御専用ソフトウェア〉図
８は、プログラムでＥＥＰＲＯＭを制御する場合のハー
ドウェアブロック図である。図において、ＣＰＵ（中央
処理装置）１は、バス２を介してＲＯＭ（Read Only Me
mory）３、とＲＡＭ（Random Access Memory）５に接続
され、装置各部を制御するように構成されている。ＣＰ
Ｕ１には、制御対象となるＥＥＰＲＯＭ６が接続されて
いる。ＶＣＣ７とプルアップ抵抗８とは、ＤＯ信号線の
レベルを制御する。制御用プログラムはＲＯＭ３に格納
されており、ＲＡＭ５は、制御中の情報を格納する作業
エリアとして使われる。

【００２２】以下の動作は、ＥＥＰＲＯＭのメモリサイ
ズが既知の場合で説明をする。また、ＣＰＵ内部には、
ＡＤＲレジスタ４１、ＣＬＫレジスタ４２及びＤＴレジ
スタ４３が設けられている。その機能は図４に示したも
のと同様である。

【００２３】図９は、プログラム制御によるリード処理
フローチャートである。まずステップＳ１で、リードコ
マンドとアクセスしようとしているアドレスをＡＤＲレ
ジスタ４１にセットする。ステップＳ２で、必要なクロ
ック数をＣＬＫレジスタ４２にセットする。そして、ス
テップＳ３のアドレス送出処理を実行する。その後、ス
テップＳ４のデータリード処理を実行する。結果はＤＴ
レジスタ４３に格納される。

【００２４】図１０は、プログラム制御によるアドレス
出力処理フローチャートである。まず、ステップＳ１
で、Ａ２ポート＝ＥＥＰＲＯＭのＣＳに“１”を出力し
て、ＥＥＰＲＯＭアクセスシーケンスを開始する。次
に、ステップＳ２で、ｔＣＳＳ時間ウエイトしてタイミ
ング調整した後ステップＳ３で、ＡＤＲレジスタ４１の
最初のビットをＡ１ポート＝ＥＥＰＲＯＭのＤＩに出力
する。ステップＳ２のウエイト時間は、ＥＥＰＲＯＭの
仕様で規定された時間である。ステップＳ４からステッ
プＳ７にかけて、Ａ３ポート＝ＥＥＰＲＯＭのＳＫへク
ロックを１クロック送出する。ステップＳ４、ステップ
Ｓ６のウエイト時間ｔＳＫも、ＥＥＰＲＯＭの仕様で規
定された時間である。ステップＳ８で、ＡＤＲレジスタ
４１を１ビット右シフトして、ＤＩへ出力する次のビッ
トを準備する。

【００２５】次のステップＳ９でＣＬＫレジスタ４２か
ら１を引き、ステップＳ１０で、ＣＬＫレジスタ４２が
ゼロになっていないか確認する。ゼロでなければステッ
プＳ３へ飛び、次のビットをＤＩへ出力する。ステップ
Ｓ１０で、ＣＬＫレジスタ４２がゼロであれば、必要な
コマンドとアドレスの送出が完了したので、処理を終了
させる。

【００２６】図１１は、プログラム制御によるデータリ
ード処理フローチャートである。データの長さは１６ビ
ットなので、ステップＳ１でＣＬＫレジスタ４２に“１
６”をセットする。ステップＳ２で、Ａ１ポート＝ＥＥ
ＰＲＯＭのＤＩに“０”を出力する。ステップＳ３でｔ
ＳＫＬ時間ウエイトした後、ステップＳ４で、Ａ３ポー
ト＝ＥＥＰＲＯＭのＳＫに“１”をセットする。更に、
ステップＳ５で、ｔＳＫＨ時間ウエイトした後、Ａ０ポ
ート＝ＥＥＰＲＯＭのＤＯの値を読み、ＤＴレジスタ４
３のビット０にセットする。そして、ステップＳ７で、
Ａ３ポート＝ＥＥＰＲＯＭのＳＫに“０”をセットす
る。これで、ＳＫクロックを１パルス出力し、データを
１ビット読み込んだことになる。

【００２７】次に、ステップＳ９で、ＣＬＫレジスタ４
２から１を引き、全ビット読み込んだかどうかをステッ
プＳ９でチェックする。ＣＬＫレジスタ４２がゼロでな
い、即ち全ビット読み込んでいない場合は、ステップＳ
１０でＤＴレジスタ４３を１ビット左へシフトして次の
ビットの読み込みの準備をした後、ステップＳ３へ飛ん
で、次のビットを読む。

【００２８】ステップＳ９で、ＤＴレジスタ４３がゼロ
の場合、全ビットの読み込みが完了しているので、ステ
ップＳ１１でｔＣＳＨ時間ウエイト後、ステップＳ１２
でＡ２ポート＝ＥＥＰＲＯＭのＣＳに“０”を出力して
ＥＥＰＲＯＭアクセスシーケンスを終了させる。ステッ
プＳ３、ステップＳ５、ステップＳ１１のウエイトはＥ
ＥＰＲＯＭの仕様で規定された時間である。

【００２９】図１２は、プログラム制御によるライト処
理フローチャートである。まず、ステップＳ１で、ライ
トコマンドとアクセスしようとしているアドレスをＡＤ
Ｒレジスタ４１にセットする。ステップＳ２で、必要な
クロック数をＣＬＫレジスタ４２にセットする。そし
て、ステップＳ３のアドレス送出処理を実行する。その
後、ステップＳ４で書き込むデータをＤＴレジスタ４３
にセットした後、ステップＳ５のデータライト処理を実
行する。

【００３０】図１３は、プログラム制御によるデータラ
イト処理フローチャートである。データの長さは１６ビ
ットなので、ステップＳ１で、ＣＬＫレジスタ４２に
“１６”をセットする。ステップＳ２で、ＤＴレジスタ
４３の最初のビットをＡ１ポート＝ＥＥＰＲＯＭのＤＩ
に出力する。ステップＳ３からステップＳ６にかけて、
Ａ３ポート＝ＥＥＰＲＯＭのＳＫへクロックを１クロッ
ク送出する。ステップＳ７で、ＤＴレジスタ４３を１ビ
ット右シフトして、ＤＩへ出力する次のビットを準備す
る。

【００３１】ステップＳ８で、ＣＬＫレジスタ４２から
１を引き、ステップＳ９でＣＬＫレジスタ４２がゼロに
なっていないか確認し、ゼロでなければステップＳ２へ
飛び、次のビットをＤＩへ出力する。ステップＳ９で、
ＣＬＫレジスタ４２がゼロであれば、書き込み用データ
の送出が完了したので、書き込み確認処理へ移行する。

【００３２】ステップＳ１０からステップＳ１３にかけ
て、Ａ２ポート＝ＥＥＰＲＯＭのＣＳを一旦“０”にセ
ットした後、再び“１”にセットし直して、書き込み確
認シーケンスに入る。書き込み完了はＡ０ポート＝ＥＥ
ＰＲＯＭのＤＯが“０”から“１”へ切り替わることで
確認できるので、ステップＳ１４でそれを待つ。書き込
みが完了したら、ステップＳ１５でＡ２ポート＝ＥＥＰ
ＲＯＭのＣＳを“０”にセットしてＥＥＰＲＯＭのアク
セスシーケンスを終了させる。

【００３３】〈具体例１のメモリサイズ判定処理〉図２
に示したリードシーケンスから分かるように、ＥＥＰＲ
ＯＭをアクセスする動作中に、アドレスの最後のビット
がＥＥＰＲＯＭに入力された後、データ出力がハイから
ローに落ちる。この具体例では、この性質を利用して、
メモリサイズ判定用の制御プログラムを追加し、ＥＥＰ
ＲＯＭのメモリサイズを自動的に判定する。

【００３４】具体的には、想定している最大アドレスま
で、アドレスビットをＥＥＰＲＯＭに順に入力し、この
ＥＥＰＲＯＭのデータ出力を監視する。ＥＥＰＲＯＭの
データ出力がローに変化した時点で、入力済みのアドレ
スビット数によりＥＥＰＲＯＭのメモリサイズを判定す
る。同一のアドレスビット数を持つ２出力以上のメモリ
サイズがある場合は、更に実際にデータを書き込み、そ
れを読み出すことで最終的なメモリサイズを判定する。

【００３５】〈動作〉ここで、図１に戻って、プログラ
ム制御によりメモリサイズを判定する動作を説明する。
なお、この具体例では、図７に示したような８種類のメ
モリサイズのＥＥＰＲＯＭを想定して、対象となったＥ
ＥＰＲＯＭがどのメモリサイズのものかを判定する。ま
た、ハードウェアは、図８に示したものと同一とする。
これらの図を参照しながら、図１のフローチャートを説
明する。

【００３６】まず、ステップＳ１で、想定している最小
メモリサイズの任意のアドレスをリードする。即ち、本
具体例では、２５６ビットのＥＥＰＲＯＭが最小メモリ
サイズなので、ＡＤＲレジスタ４１に、リードコマンド
と共に図７に示したようなＡ５〜Ａ０のアドレスをセッ
トする。ステップＳ２ではＣＬＫレジスタ４２に最小メ
モリの場合のアドレス供給のためのクロック数をセット
する。本具体例の場合は図７に示したように９をセット
する。ステップＳ３で通常のデータリードを行う。ＤＴ
レジスタ４３に読み込まれたデータは、接続されている
ＥＥＰＲＯＭのメモリサイズによって異なる。ステップ
Ｓ４でＤＴレジスタ４３の各ビットの値を調べる。

【００３７】図１４には、具体例１によるリード結果の
説明図を示す。この例では、ＥＥＰＲＯＭの出力するデ
ータはメモリサイズにかかわらず１６ビットとする。図
に示すように、ＥＥＰＲＯＭに何も書き込まれていない
状態で、９ビットのアドレスを供給し終えると、続いて
ＥＥＰＲＯＭからシリアルに１６ビットのデータが順に
読み出される。読み出されるデータの内容は、全て１で
ある。メモリサイズが２５６／１Ｋバイトの場合、９ビ
ットのアドレスの供給が終了したタイミングで内容が０
のデータが１ビット読み出される。直前までの出力は全
て１である。ここで出力が０に変化する。これがアドレ
ス供給の終了に応答するビットである。その後１６ビッ
トのデータが順にシリアルに読み出される。この内容を
図１４の（ａ）に示す。

【００３８】一方、メモリサイズが２Ｋ／４Ｋバイトの
場合、アドレスが９ビットしか供給されないと、その後
２ビット分の無効なアドレスが入力したタイミングで、
内容が０の応答ビットが１ビット読み出される。その後
１６ビットのデータが順にシリアルに読み出される。９
ビットのアドレスを供給し、続いて１６ビットのデータ
を読み出すシーケンスを実行すると、２ビット分のデー
タの読み出しが不足する。従って、図１４（ｂ）に示す
ように、最初に読み出された内容が０の応答ビットを先
頭にして、１４ビット分のデータＤ１５〜Ｄ１２がＤＴ
レジスタに記憶されてた状態になる。

【００３９】その結果、メモリサイズが２Ｋ／４Ｋバイ
トのＥＥＰＲＯＭを９ビットのアドレスでアクセスする
と、ビット１４が必ずゼロになる。同様にして、メモリ
サイズが８Ｋ／１６Ｋバイトの場合、ビット１２がゼロ
になる。メモリサイズが３２Ｋ／６４Ｋバイトの場合、
ビット１０がゼロになる。この規則性に基づいて、メモ
リサイズを判定する。なお、この原理で、例えばこのＥ
ＥＰＲＯＭはメモリサイズが８Ｋ／１６Ｋバイトという
ように、２種のサイズのいずれかという判定ができる。
その後は、２種のサイズのうちのどちらかという判定を
後処理で行う。

【００４０】図１のステップＳ４でビット１０が０であ
ったときは、メモリサイズは３２Ｋか６４Ｋである。こ
のときは、ステップＳ５へ行き、メモリサイズは６４Ｋ
または３２Ｋと判定する。ステップＳ４でビット１２が
０であったときは、ステップＳ６へ行き、メモリサイズ
は１６Ｋまたは３２Ｋと判定する。ステップＳ４でビッ
ト１４が０であったときは、ステップＳ７へ行き、メモ
リサイズは４Ｋまたは２Ｋと判定する。ステップＳ４で
全てのビットが１であったときは、ステップＳ８へ行
き、メモリサイズは１Ｋまたは２５６と判定する。ステ
ップＳ４で上記いずれにも該当しない場合、ＥＥＰＲＯ
Ｍが正常にアクセスできなかったということで、エラー
処理が実行される。

【００４１】図１５に、後処理の動作フローチャートを
示す。まず、後処理Ａは、メモリサイズが６４Ｋまた
は、３２Ｋと判定をした場合である。ステップＳ１で、
メモリサイズが３２Ｋとした場合の最後のアドレス７Ｆ
ＦｈにＦＦＦＦｈを書き込む。それから、ステップＳ２
でメモリサイズが６４Ｋとした場合の最後のアドレスＦ
ＦＦｈに００００ｈを書き込む。３２Ｋの場合、ＦＦＦ
ｈアドレスは７ＦＦｈと同じ扱いになるので、７ＦＦｈ
にも００００ｈが書き込まれる。

【００４２】その後、ステップＳ３で７ＦＦｈアドレス
からデータを読み、値が００００ｈかどうかステップＳ
４でチェックする。００００ｈであれば、メモリサイズ
は３２Ｋなので、ステップＳ５で３２Ｋと判定する。そ
うでない場合はステップＳ６で６４Ｋと判定する。

【００４３】後処理Ｂは、メモリサイズが８Ｋか１６Ｋ
と判定した場合である。ステップＳ７でメモリサイズが
８Ｋとした場合の最後のアドレス１ＦＦｈにＦＦＦＦｈ
を書き込む。それから、ステップＳ８でメモリサイズが
１６Ｋとした場合の最後のアドレス３ＦＦｈに００００
ｈを書き込む。８Ｋの場合、３ＦＦｈアドレスは１ＦＦ
ｈと同じ扱いになるので、１ＦＦｈにも００００ｈが書
き込まれる。

【００４４】その後、ステップＳ９で１ＦＦｈアドレス
からデータを読み、値が００００ｈかどうかステップＳ
１０でチェックする。００００ｈであれば、メモリサイ
ズは８Ｋなので、ステップＳ１１で８Ｋと判定する。そ
うでない場合はステップＳ１２で１６Ｋと判定する。

【００４５】後処理Ｃは、メモリサイズが２Ｋか４Ｋと
判定した場合である。ステップＳ１３で、メモリサイズ
が２Ｋとした場合の最後のアドレス７ＦｈにＦＦＦＦｈ
を書き込む。それから、ステップＳ１４でメモリサイズ
が４Ｋとした場合の最後のアドレスＦＦｈに００００ｈ
を書き込む。２Ｋの場合、ＦＦｈアドレスは７Ｆｈと同
じ扱いになるので、７Ｆｈにも００００ｈが書き込まれ
る。

【００４６】その後、ステップＳ１５で７Ｆｈアドレス
からデータを読み、値が００００ｈかどうかステップＳ
１６でチェックする。００００ｈであれば、メモリサイ
ズは２Ｋなので、ステップＳ１７で２Ｋと判定する。そ
うでない場合はステップＳ１８で４Ｋと判定する。

【００４７】後処理Ｄは、メモリサイズが２５６か１Ｋ
と判定した場合である。ステップＳ１９で２５６の最後
のアドレス０ＦｈにＦＦＦＦｈを書き込む。それから、
ステップＳ２０で１Ｋの最後のアドレス３Ｆｈに０００
０ｈを書き込む。２５６の場合、３Ｆｈアドレスは０Ｆ
ｈと同じ扱いになるので、０Ｆｈにも００００ｈが書き
込まれる。

【００４８】その後、ステップＳ２１で０Ｆｈアドレス
からデータを読み、値が００００ｈかどうかステップＳ
２２でチェックする。００００ｈであれば、メモリサイ
ズは２５６なので、ステップＳ２３で２５６と判定す
る。そうでない場合はステップＳ２４で１Ｋと判定す
る。なお、２５６ビットと１ｋビットの２種類のＥＥＰ
ＲＯＭだけを区別する場合には、ステップＳ１９で、ア
ドレス１ＦｈにＦＦＦＦｈを書き込んでもよい。その後
アドレス１Ｆｈを読み、アドレス１ＦｈからＦＦＦＦｈ
が読み出されれば１ｋビットと判定できる。しかし、２
５６ビットと１ｋビットの他に、５１２ビットのＥＥＰ
ＲＯＭが存在する場合には、図のように、ステップＳ１
９で、アドレス０ＦｈにＦＦＦＦｈを書き込むとよい。
２５６ビットの場合アドレス０Ｆｈから００００ｈが読
み出されるから、これで、２５６ビットと５１２ビット
の区別ができる。

【００４９】上記の例では、未知のメモリサイズのＥＥ
ＰＲＯＭに対して、最少メモリサイズのＥＥＰＲＯＭを
アクセスするためのアドレスを供給して、その出力デー
タの内容を調べた。シリアルアクセス型ＥＥＰＲＯＭに
所定ビットのアドレスをシリアルに供給すると、必要な
アドレスの全てのビットを供給し終えたタイミングで内
容が０のデータが出力される。このデータをアドレス終
了応答ビットと呼べば、ＥＥＰＲＯＭからシリアルに読
み出されるデータの先頭にこのアドレス終了応答ビット
が付加されることになる。また、上記所定ビットのアド
レス供給開始時を基準にすると、アドレス終了応答ビッ
トがＥＥＰＲＯＭから出力されるタイミングは、ＥＥＰ
ＲＯＭのメモリサイズによって異なる。このタイミング
を検出する。一定の受け入れ条件でこのアドレス終了応
答ビットを上記読み出しデータとともにレジスタ等の一
時メモリに受け入れると、上記アドレス終了応答ビット
の格納位置が、ＥＥＰＲＯＭのメモリサイズによって異
なってくる。このアドレス終了応答ビットの位置を比較
することによってメモリサイズを判定することができ
る。

【００５０】なお、必ずしも最少メモリサイズのＥＥＰ
ＲＯＭをアクセスするためのアドレスを供給する必要は
ない。任意のメモリサイズのＥＥＰＲＯＭをアクセスす
るための所定ビットのアドレスを未知のメモリサイズの
ＥＥＰＲＯＭに供給しても、同様の結果を得る。いずれ
の場合にも、所定のタイミングでアドレス終了応答ビッ
トが必ず出力されるからである。また、判定すべきＥＥ
ＰＲＯＭのメモリサイズは８種類に限定されない。例え
ば、２５６、４Ｋ、１６Ｋ、６４Ｋの４種類しかないと
すれば、図１の後処理無しにメモリサイズの判定が終了
する。１２８Ｋや２５６Ｋといったさらに大サイズのＥ
ＥＰＲＯＭの判定も可能である。また、上記の例では、
例えば始めにアドレス終了応答ビットの位置により６４
Ｋまたは３２Ｋと判定して、後処理によりそのいずれか
という最終判定をした。しかし、始めに６４Ｋと仮判定
し、後処理によりその結果が否定されたら３２Ｋと判定
し、否定されなければ仮判定の結果を採用するといった
手順にしてもよい。

【００５１】〈具体例１の効果〉以上述べたように、従
来装置にこの具体例のメモリサイズ判定用制御プログラ
ムを追加すると、ＥＥＰＲＯＭの容量が自動的に判定で
きるようになる。このような判定を行って、その判定結
果に基づいてアクセス条件を設定すれば、アクセス条件
を出荷時に固定しておく必要がないから、ＥＥＰＲＯＭ
制御回路やＥＥＰＲＯＭ制御プログラムを汎用性のある
仕様にできる。従ってそのコストダウンを図ることがで
きる。しかも、設定ミス等による不具合の発生するおそ
れがない。また、将来的にＥＥＰＲＯＭのメモリサイズ
を増やしたりしても、自動的に設定が変更されるので、
その取り扱いが容易になる。

【００５２】《具体例２》具体例１では、ＥＥＰＲＯＭ
のメモリサイズ判定時には、ＥＥＰＲＯＭに何も書き込
まれていないことを前提とした。一旦データの書き込み
を行ってしまうと、読み出されるデータには１以外のデ
ータが含まれる。アクセス終了応答ビットの内容は０で
あるから、具体例１の場合には、他のデータと区別でき
た。しかし、メモリサイズ判定に使ういくつかの位置の
ビットに０が書き込まれていたとすると、アクセス終了
応答ビットと区別がつかなくなる。図１４（ａ）のｂ１
０のビットに内容が０のデータが書き込まれていると、
２５６のサイズのＥＥＰＲＯＭが実装されていても、３
２Ｋもしくは６４Ｋと判定されてしまう。これを避ける
には、メモリサイズ判定用のアドレスを、データ書き込
み禁止にする方法がある。しかし、それではＥＥＰＲＯ
Ｍ中に使えない領域ができてしまうため非効率的な場合
もある。本具体例では、データを読む代わりに、リード
アクセスが始まってから、ＥＥＰＲＯＭのＤＯ信号がゼ
ロになるまでのＳＫクロックの個数を数えることで、メ
モリサイズを判定する。

【００５３】〈構成〉図１６と図１７は、メモリサイズ
判定制御ハードウェアのブロック図である。これらの回
路は、例えば図８のＣＰＵ１の出力するＡ２＝ＣＳ信号
を受け入れて動作する。また、図１７の回路は、図８の
ＣＰＵ１の出力するＡ３＝ＳＫ信号を受け入れ、ＥＥＰ
ＲＯＭ６の出力するＤ０＝Ａ０信号を受け入れて動作す
る。図１７の回路の出力するＳＣＬＫ−Ｎ信号とＲＳＴ
−Ｎ信号は図１６の回路に供給される。図１６の回路の
データバスとアドレスバスとは図８の回路のバス２に接
続されている。

【００５４】図１６の４ビットのバイナリカウンタ１
１，１２は、カスケード接続することにより、８ビット
のカウンタを構成している。このバイナリカウンタ１
１，１２によって、ＳＫクロックの個数を数えて、メモ
リサイズ判定に利用する。カウントするのはＳＣＬＫ−
Ｎ信号である。これは図１７のノアゲート１７により、
ＥＥＰＲＯＭのクロックＳＫを反転した信号である。ア
ドレスバスに接続されたアドレスデコーダ１４は、バイ
ナリカウンタ１１，１２をＣＰＵ１の特定のアドレスに
マップするためのものである。

【００５５】即ち、ＣＰＵ１が、特定のアドレスをアク
セスすると、このバイナリカウンタ１１，１２から、カ
ウント値が読み出されるように構成されている。アドレ
スデコーダ１４の出力は、ＣＰＵ１のＲＤ−Ｎ信号とと
もにＮＯＲゲート１５に入力し、３ＳＴＡＴＥバッファ
１３のゲート信号Ｇとなる。ＲＤ−Ｎ信号はＣＰＵ１の
リード信号である。これらの回路により、８ビットのバ
イナリカウンタ１１，１２の出力Ｃ０〜Ｃ７は、アドレ
スデコーダ１４でデコードされたアドレスをＣＰＵ１が
リードしたときのみ、３ＳＴＡＴＥバッファ１３を通じ
てデータバスに出力される。８ビットバイナリカウンタ
１１，１２は、ＲＳＴ−Ｎ信号がローになるとリセット
される。即ち出力Ｃ０〜Ｃ７が全てゼロとなる。その後
ＣＳ信号がハイになると、ＳＣＬＫ−Ｎ信号の立ち上が
りをカウントし始める。

【００５６】図１７に示すノアゲート１７は、ＳＫクロ
ック信号をＧＡＴＥ−Ｎ信号がローのときのみ反転して
ＳＣＬＫ−Ｎ信号を出力する回路である。ＧＡＴＥ−Ｎ
信号がハイの間は、ＳＣＬＫ−Ｎ信号はローとなる。図
１７に示すオアゲート１８、フリップフロップ２１、ナ
ンドゲート１９は、ＣＳ信号がハイになってからＤＯ信
号がローになるまでの間ＧＡＴＥ−Ｎ信号をローに保つ
ための回路である。このＧＡＴＥ−Ｎ信号がローになっ
ている間、ＳＣＬＫ−Ｎ信号が出力され、８ビットバイ
ナリカウンタ１１，１２によりＳＣＬＫ−Ｎ信号がカウ
ントされる。フリップフロップ２２、オアゲート２０、
インバータ２３、２４は、８ビットバイナリカウンタ１
１，１２のリセット信号ＲＳＴ−Ｎを作る回路で、ＣＳ
信号がハイになってから、最初にＳＫクロック信号がハ
イに立ち上がるまでの間ＲＳＴ−Ｎをローに保つ。

【００５７】〈動作〉図１８は図１６と図１７に示した
ハードウェアの動作シーケンスを示す。図の（ａ）〜
（ｏ）には、それぞれＣＳ，ＳＫ，ＤＩ，ＤＯ，ＲＳＴ
−Ｎ，ＧＡＴＥ−Ｎ，ＳＣＬＫ−Ｎ，Ｃ０〜Ｃ７の信号
の内容を示す。（ｂ）、（ｃ）、（ｄ）は、図２（ｂ）
に示した動作と同様である。まず、ＣＳ信号がハイにな
ると、即ちＥＥＰＲＯＭへのアクセスが始まると、８ビ
ットバイナリカウンタ１１，１２がリセットされ、Ｃ０
〜Ｃ７出力が全てゼロとなる（時刻ｔ１）。そして、Ｃ
Ｓクロック信号が最初にハイに立ち上がったところでリ
セットが解除され、８ビットバイナリカウンタ１１，１
２はＳＣＬＫ−Ｎの立ち上がり、即ちＳＫ信号の立ち下
がりをカウントし始める。このカウント動作は、ＤＯ信
号がローになったところ（時刻ｔ２）でストップする。

【００５８】ＣＳ信号がローになった後（時刻ｔ３以
後）、アドレスデコーダ１４でデコードされるアドレス
をリードすると、８ビットバイナリカウンタ１１，１２
でカウントされたＳＫクロックの個数（図１８の（ｇ）
のクロック数）を読み込むことができる。

【００５９】図１９は、具体例２によるメモリサイズ判
定処理動作フローチャートである。まず、ステップＳ１
〜ステップＳ３で、適当なアドレスをリードする。そう
すると、図１６と図１７に示したメモリサイズ判定制御
ハードウェアが動作する。この回路が、リードアクセス
が始まってから（ＣＳ信号がハイになってから）、ＥＥ
ＰＲＯＭのＤＯ信号がゼロになるまでのＳＫクロックの
個数を数える。ステップＳ４でカウントしたＳＫクロッ
クの個数をこの具体例で新たにＣＰＵ１内部に設けた図
示しないＡＣＮＴレジスタに読み込む。ステップＳ５
で、ＡＣＮＴレジスタの値をチェックして、値に応じて
それぞれの処理にジャンプする。

【００６０】まず、値が８であった場合、メモリサイズ
は２５６か１Ｋなので、ステップＳ６へ進む。値が１０
であった場合、メモリサイズは２５６か１Ｋなので、ス
テップＳ７へ進む。値が１２であった場合、メモリサイ
ズは２５６か１Ｋなので、ステップＳ８へ進む。値が１
４であった場合、メモリサイズは２５６か１Ｋなので、
ステップＳ９へ進む。ステップＳ６、７、８、９の内容
と、その後の後処理Ａ，Ｂ，Ｃ，Ｄの内容は、図１５を
用いて説明したとおりである。これらの処理により、最
終的なメモリサイズを判定する。

【００６１】〈具体例２の効果〉以上述べたように、こ
の具体例では、ＥＥＰＲＯＭに既になんらかのデータが
書き込み済みであっても、リードアクセスが始まってか
ら、ＥＥＰＲＯＭのＤＯ信号がゼロになるまでのＳＫク
ロック（制御用クロック）の個数をカウンタで数えるこ
とによって、メモリサイズが正確に判定できる。この具
体例ではＣＰＵがメモリサイズの判定回路になる。従っ
て、これまで搭載されていたＥＥＰＲＯＭを交換するよ
うな場合に、そのＥＥＰＲＯＭが未書き込み品でなく、
使用済み品であっても、自動的にメモリサイズを判定し
て使用することができる。

【００６２】《具体例３》具体例２においては、図１６
や図１７に示すようなメモリサイズ判定制御ハードウェ
アが必要とされた。本具体例では、特別なハードウェア
を用いること無く、制御プログラムを追加するだけで同
等の機能を実現する。

【００６３】〈構成〉図２０に、具体例３によるメモリ
サイズ判定処理動作フローチャートを示す。この動作を
実現するためのハードウェアは、図８に示したとおりの
ものでよい。なお、図４に示したハードウェアを使用す
る場合には、ＥＥＰＲＯＭの各信号線をＣＰＵ１の汎用
入出力ポートに接続すればよい。

【００６４】〈動作〉以下、図２０の制御プログラムの
動作を説明する。まず、ステップＳ１〜ステップＳ２
で、最大メモリサイズのアドレスをリードするためリー
ドコマンドとアドレスをＡＤＲレジスタにセットし、ク
ロック数をＣＬＫレジスタにセットする。次に、後で説
明するステップＳ３のアドレス長処理を実行する。この
処理は、リードアクセスが始まってから（ＣＳ信号がハ
イになってから）、ＥＥＰＲＯＭのＤＯ信号がゼロにな
るまでのＳＫクロックの個数を調べる処理である。その
結果がＡＣＮＴレジスタに読み込まれる。

【００６５】また、ステップＳ３の処理が正常終了しな
かった場合、正常終了フラグがゼロになるので、ステッ
プＳ４で正常終了フラグチェックし、ゼロであったなら
ば、のエラー処理で飛ぶ。正常終了の場合、ステップＳ
５でＡＣＮＴレジスタの値をチェックして、値に応じて
それぞれの処理にジャンプする。

【００６６】以下は具体例１や具体例２と同様の処理で
ある。即ち、まず、値が８であった場合、メモリサイズ
は２５６か１Ｋなので、ステップＳ６へ進む。値が１０
であった場合、メモリサイズは２５６か１Ｋなので、ス
テップＳ７へ進む。値が１２であった場合、メモリサイ
ズは２５６か１Ｋなので、ステップＳ８へ進む。値が１
４であった場合、メモリサイズは２５６か１Ｋなので、
ステップＳ９へ進む。ステップＳ６、７、８、９の内容
と、その後の後処理Ａ，Ｂ，Ｃ，Ｄの内容は、図１５を
用いて説明したとおりである。これらの処理により、最
終的なメモリサイズを判定する。

【００６７】図２１はアドレス長処理のフローチャート
である。まず、ステップＳ１で、ＡＣＮＴレジスタをゼ
ロクリアする。次に、ステップＳ２で、Ａ２ポート＝Ｅ
ＥＰＲＯＭのＣＳをハイにし、リードシーケンスを開始
する。ステップＳ３でｔＣＳＳ時間ウエイトした後、ス
テップＳ４でＡＤＲレジスタのビット０をＡ１ポート＝
ＥＥＰＲＯＭのＤＩに出力する。ステップＳ５からステ
ップＳ８でＡ３ポート＝ＥＥＰＲＯＭのＳＫにクロック
を１クロック出力する。

【００６８】ステップＳ９でＡ０ポート＝ＥＥＰＲＯＭ
のＤＯがゼロになっていないかチェック後、ゼロでなけ
ればステップＳ１０でＡＣＮＴレジスタに１を足し、ス
テップＳ１１でＡＤＲレジスタを１ビット右へシフト
し、ステップＳ１２でＣＬＫレジスタから１引いて、次
のクロックの処理を行う。ステップＳ１３でＣＬＫレジ
スタがゼロでない、即ち送出するアドレスがまだＡＤＲ
レジスタ内に残っている場合は、ステップＳ４へ戻り、
次のアドレスまたはコマンドを出力する。

【００６９】ステップＳ９でＡ０ポート＝ＥＥＰＲＯＭ
のＤＯがゼロになっていないかチェックし、ゼロであれ
ば接続されているＥＥＰＲＯＭの最終アドレスが出力さ
れたことを意味するので、ＳＫクロックのカウントを止
めるためステップＳ１４へ飛ぶ。ここで、正常終了した
ことを示す正常終了フラグをセットし、ステップＳ１６
でｔＣＳＨ時間ウエイトした後、ステップＳ１７でＡ２
ポート＝ＥＥＰＲＯＭのＣＳをローにして、シーケンス
を終了する。

【００７０】ステップＳ１３で、ＣＬＫレジスタがゼロ
になった場合、想定しているＥＥＰＲＯＭが接続されて
いないことを意味するので、ステップＳ１４で異常終了
したことを示すため正常終了フラグをクリアし、ステッ
プＳ１６へ飛ぶ。

【００７１】以上の処理では、リードアクセスが始まっ
てから、ＥＥＰＲＯＭのＤＯ信号がゼロになるまでのＳ
Ｋクロックの個数をプログラムによってカウントして、
その数を取得する。その数はＥＥＰＲＯＭのメモリサイ
ズに対応するから、具体例２と同様にしてメモリサイズ
の判定が出来る。

【００７２】〈具体例３の効果〉以上述べたように、こ
の具体例により、メモリサイズ判定制御プログラムを追
加すれば、具体例２と同様にしてＥＥＰＲＯＭのメモリ
サイズが自動的に判定できる。その他の効果は具体例２
と同様である。

【図面の簡単な説明】

【図１】メモリサイズ判定処理動作フローチャートであ
る。

【図２】（ａ）は、シリアルタイプのＥＥＰＲＯＭのシ
ンボル図、（ｂ）は、このＥＥＰＲＯＭのリードシーケ
ンスチャートである。

【図３】ＥＥＰＲＯＭのライトシーケンスチャートであ
る。

【図４】ＥＥＰＲＯＭアクセス専用ハードウェアのブロ
ック図である。

【図５】ハードウェア制御によるリード処理フローチャ
ートである。

【図６】ハードウェア制御によるライト処理フローチャ
ートである。

【図７】ＥＥＰＲＯＭのメモリサイズ毎のＡＤＲレジス
タの値とＣＬＫレジスタの値、及びＤＴレジスタの値の
例である。

【図８】プログラムでＥＥＰＲＯＭを制御する場合のハ
ードウェアブロック図である。

【図９】プログラム制御によるリード処理フローチャー
トである。

【図１０】プログラム制御によるアドレス出力処理フロ
ーチャートである。

【図１１】プログラム制御によるデータリード処理フロ
ーチャートである。

【図１２】プログラム制御によるライト処理フローチャ
ートである。

【図１３】プログラム制御によるデータライト処理フロ
ーチャートである。

【図１４】具体例１によるリード結果の説明図である。

【図１５】後処理の動作フローチャートである。

【図１６】メモリサイズ判定制御ハードウェアのブロッ
ク図（その１）である。

【図１７】メモリサイズ判定制御ハードウェアのブロッ
ク図（その２）である。

【図１８】図１６と図１７に示したハードウェアの動作
シーケンスである。

【図１９】具体例２によるメモリサイズ判定処理動作フ
ローチャートである。

【図２０】具体例３によるメモリサイズ判定処理動作フ
ローチャートである。

【図２１】アドレス長処理のフローチャートである。

【符号の説明】

Ｓ１〜Ｓ８処理ステップ

Claims

【特許請求の範囲】

【請求項１】任意のメモリサイズのＥＥＰＲＯＭをア
クセスするための所定ビットのアドレスを、未知のメモ
リサイズのシリアルアクセス型ＥＥＰＲＯＭに供給し
て、必要なアドレスの全てのビットを供給し終えたタイミン
グで出力されるアドレス終了応答ビットを監視し、前記アドレス供給開始時を基準にして、前記アドレス終
了応答ビットが前記ＥＥＰＲＯＭから出力されるタイミ
ングを検出して、そのタイミングと対応するメモリサイズを、前記シリア
ルアクセス型ＥＥＰＲＯＭのメモリサイズと判定するこ
とを特徴とするメモリサイズ自動判定方法。
【請求項２】請求項１に記載のメモリサイズ判定方法
において、ＥＥＰＲＯＭからシリアルに読み出されるデータの先頭
に付加されたアドレス終了応答ビットを、一定の受け入
れ条件で前記読み出しデータとともに一時メモリに受け
入れて、この一時メモリ中の前記アドレス終了応答ビットの格納
位置に応じたメモリサイズを、前記シリアルアクセス型
ＥＥＰＲＯＭのメモリサイズと判定することを特徴とす
るメモリサイズ自動判定方法。
【請求項３】任意のメモリサイズのＥＥＰＲＯＭをア
クセスするための所定ビットのアドレスを、未知のメモ
リサイズのシリアルアクセス型ＥＥＰＲＯＭに供給し
て、前記ＥＥＰＲＯＭのリードアクセスが始まってか
ら、ＥＥＰＲＯＭからアドレス終了応答ビットが出力さ
れるまでの、制御用クロックの個数を数えるカウンタ
と、そのカウンタ値に対応するメモリサイズを前記ＥＥ
ＰＲＯＭのメモリサイズと判定する判定回路とを備えた
ことを特徴とするメモリサイズ自動判定装置。