JP2866896B2 - 読取り専用記憶装置の試験方法とその方法を実行するデバイス - Google Patents

読取り専用記憶装置の試験方法とその方法を実行するデバイス

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Description

【発明の詳細な説明】 （技術分野） 本発明は、集積回路中の読取り専用記憶装置の内容の
試験方法であって、該集積回路は読取り専用記憶装置の
内容により制御されるプロセッサを具え、かつ演算ユニ
ットと蓄積レジスタを具え、該プロセッサは集積回路の
外部接続線に接続されており、かつ集積回路中の読取り
専用記憶装置の内容が、外部的に供給された試験データ
と比較される試験モードにスイッチ可能であり、不一致
の場合にエラーメッセージが発生されるものに関連して
いる。本発明はまたこの方法を実行するデバイスにも関
連している。
（背景技術） この種の方法ならびにそれに適当なデバイスは米国特
許明細書第4,777,586号から既知である。読取り専用記
憶装置に蓄積されたプログラムはしばしば実質的な支出
を伴って顧客により（多分マイクロコントローラーの製
造業者の援助による）自己開発されており、従ってこの
プログラムは実質的な価値を表している。第３者がその
ようなマイクロコントローラーを捕捉できず、かつ上記
の第３者がプログラムの開発の支出を節約しようとして
マイクロコントローラーを作成するかあるいはプログラ
ムするよう読取り専用記憶装置の内容を読み取ることが
できないために、読取り専用記憶装置の内容の試験はこ
れらの内容が外部から直接検出可能でないようにできな
ければならない。
米国特許明細書第4,777,585号によると、これはクロ
ック信号の反転に際して外部的に印加された試験データ
を受信する個別の比較器に印加されるために個別に発生
されたクロック信号により読取り専用記憶装置の内容が
読み取られることが実現されている。エラーの発生は蓄
積され、かつ所定の数の試験ステップの後で個別出力を
介して環境（environment）に出力される。個別カウン
タが試験ステップのこの数をカウントするために必要と
されている。比較器は読取り専用記憶装置から読み取ら
れたデータの中間蓄積と試験データのためのレジスタを
備えている。このように、読取り専用記憶装置の内容の
試験に多数の付加要素が必要とされ、その要素は集積回
路上の付加的な表面積を必要としている。
（発明の開示） 従って、本発明の目的は集積回路中の読取り専用記憶
装置の内容の試験が最小数の修正で、すなわち最小量の
ハードウエアーで実行できるような方法を与えることで
ある。
これを遂行するために、本発明によると、プロセッサ
に蓄積され、かつプロセッサの試験モードで活性化され
る試験プログラムが備えられ、プロセッサによる上記の
試験プログラムの実行に際して読取り専用記憶装置の内
容が連続的に読取られ、かつ対応する外部的に供給され
た試験データ（corresponding,externally supplied te
st data）とともに毎回演算ユニットに比較のために印
加され、生起するエラーメッセージが蓄積レジスタに蓄
積され、かつプロセッサの生起動作の間にデータ接続と
して作用する接続線を介して試験プログラムの終わりで
のみ出力されている。
このように、小さい付加メモリのみが僅かばかりの命
令のみを具える必要のある試験プログラムを要求し、か
つ試験の実行の残りに対して、既に生起動作に備えられ
ているプロセッサあるいは集積回路の要素が専ら使用さ
れている。その結果、付加試験プログラムメモリを除い
て、実質的にどんな修正も集積回路中の試験の実行に必
要とされていない。付加接続線、特にエラーメッセージ
に対するものはいずれにしても必要とされない。
原理的に、読取り専用記憶装置の内容の正確さに関連
する情報を得ること、あるいはエラーが起こったかどう
かの情報を得ることで十分である。しかし多くの目的に
対して、例えばたとえあるにしても製造プロセスの補正
のために、多くのエラーが読取り専用記憶装置の内容に
存在しているかどうかを知ることは有利である。従って
本発明による方法の変形において、生起する各エラーメ
ッセージは一次的に蓄積され、かつ試験プログラムの終
わりでエラーメッセージの数に関連するメッセージは環
境に出力される。エラーメッセージのこの数は付加ハー
ドウエアーが必要とされること無しにプロセッサのプロ
グラムステップのみにより再び決定され、蓄積され、そ
して出力されることができる。
本発明による方法を実行するデバイスは、 演算ユニットと少なくとも１つの蓄積レジスタと１つ
の読取り専用記憶装置ならびに多数の外部接続線を有す
るマイクロプロセッサを具える集積回路から構成され、
その少なくとも１つが試験データを供給する試験デバイ
スに接続されるものにおいて、 集積回路が試験プログラムの制御命令を蓄積する試験
プログラムメモリを具え、 試験モードにスイッチされた後、プロセッサが試験プ
ログラムメモリから制御命令を読み取り、かつこれらの
制御命令の制御の下で読取り専用記憶装置からデータを
連続的に読み取り、かつ供給された試験データとともに
これらのデータを演算ユニットに比較のために印加し、 供給されたデータの不一致を制御信号が表示する場合
に、演算ユニットは所定の所期状態に対して蓄積レジス
タの内容を修正し、かつ試験プログラムの終わりで集積
回路の正規動作の間にデータ出力として作用する接続線
に蓄積レジスタの内容を印加すること、 特徴としている。
本発明によるデバイスの一実施例において、蓄積レジ
スタの内容を増大するプロセッサは、演算ユニットから
の各制御信号に応じて１ユニットだけ２進数である。こ
れは試験プログラムの適当な命令により実現できる。
本発明によりROM内容の試験を実行するために必要と
された通常のマイクロコントローラーの修正を最小にす
るために、本発明の別の一実施例では読取り専用記憶装
置と試験プログラムメモリは試験モードおよび試験プロ
グラムの進行に依存してスイッチされるスイッチを介し
てプロセッサに接続されている。このように、プロセッ
サは実際のプログラムメモリと同様に試験プログラムメ
モリと読取り専用記憶装置により連続的に制御できる。
このスイッチは例えばメモリの出力に既に存在するバス
スイッチからなっている。
試験プログラムメモリは種々のやり方で実現できる。
試験プログラムメモリが読取り専用記憶装置であること
が好ましい。その内容は集積回路の製造中にプログラム
の読取り専用記憶装置の内容と同様に規定され、かつ悪
く（abusively）修正できない。
試験プログラムメモリの内容がエラーを含み、従って
読取り専用記憶装置の内容のエラーはたとえ実際に正し
くてもプログラムに対して見掛け上のものになることが
でき、それ故マイクロコントローラーは有効になろう。
と言うのは、試験プログラムは正規の動作の間には使用
されないからである。従って、試験プログラムメモリの
内容は集積回路の外側からアクセス可能であることが好
ましい。このように、まず試験プログラムメモリの内容
が試験され、それは修正回路の外側での比較により通常
行われることができる。と言うのは、試験プログラムメ
モリの内容は第３者にとって何の意味も無いからであ
る。試験プログラムが正しい場合にのみプログラムの読
取り専用記憶装置の実際の試験が実行でき、従ってその
時起こるエラーメッセージはとにかくプログラムメモリ
の内容のエラーに帰することができる。
本発明による実施例を図面を参照して今後詳細に説明
する。
（実施例） 第１図はモノリシック集積回路として構成されかつ試
験デバイス22に接続されているマイクロコントローラー
１を示している。以下の説明に重要であるマイクロコン
トローラーの要素のみが示されている。他の要素は明確
さのために省略されている。
マイクロコントローラー１の本質的部分はCPUとして
規定されているプロセッサ２により形成され、これは多
数の回路を具え、以下の説明で重要な回路のみが示され
ている。まず、一般にALUとして規定されている演算・
論理ユニット12が存在する。またレジスタ14が示されて
おり、その出力はALUのデータ入力に接続され、ALU12の
別の入力とレジスタの入力は内部バス３（線図的に示さ
れている）に接続されている。ALU12で実行された論理
動作の結果が零に等しい場合に信号を運ぶALU12の制御
出力17はプログラム制御されたスイッチ（示されていな
い）を介して別のレジスタ16に接続されている。
プログラムメモリ４がまた備えられ、これは正規動作
の間にマイクロコントローラーにより実行さるべきプロ
グラムを含み、かつ読取り専用記憶装置（ROM）として
構成され、ならびに試験プログラムを含む別の読取り専
用記憶装置６が備えられている。ROM4の出力５と試験プ
ログラムメモリ６の出力７はスイッチ８を介して内部バ
ス３に所望により接続することができる。メモリ４と６
のアドレシングは別々には示されておらず、かつ通常バ
ス３のアドレス導線を介してプロセッサ２により起こっ
ている。試験プログラムがループおよび分岐無しで動作
する場合、試験プログラムメモリ６はまた例えばカウン
タのような別のアドレス発生器により制御できる。
スイッチ８はマルチプレクサとして構成でき、あるい
は２つのメモリ４と６の出力のあとに通常接続されたバ
スデータスイッチにより形成され、かつマイクロコント
ローラー１の試験モードを制御し、そしてそれ自身が導
線13を介してCPU2により影響される試験制御回路10によ
って読線11を介して制御されている。そのような試験制
御回路10はとにかくROM4の内容の説明された試験には無
関係に集積回路１の試験に備えられている。
試験の目的で、マイクロコントローラー１は既に存在
する入／出力回路18と20を介して試験デバイス22に接続
されている。入／出力回路18と20は出導線用の駆動器回
路と入り導線用受信器回路を具え、それらの回路は少な
くとも部分的に制御可能であるかスイッチ可能である。
このことは特に入／出力回路18について良く保持され、
それを介してデータ語は外部的に接続されたデバイスと
交換でき、すなわちこの場合には試験デバイス22と交換
できる。デバイス18において、出データ導線はしばしば
レジスタと関連され、従ってこれらのデータはプロセッ
サ２により短時間発生されることのみが必要であり、か
つ延長された期間、外部的に利用可能に留どまってい
る。
試験を実行するために、試験デバイス22は試験モード
を調整する信号を導線27（これは実際には複数の導線を
具えている）を介して送信し、この信号は入／出力回路
20と導線21を介して試験制御回路10に印加されている。
その前に、試験デバイス22ならびにマイクロコントロー
ラー１はリセット信号（示されていない）によって初期
状態にセットされている。試験制御回路10は導線11を介
してスイッチ８を示された位置にセットし、かくして例
えば命令レジスタ（示されていない）に蓄積されている
プロセッサ２にバス３を介して試験プログラムメモリ６
から第１試験構成を伝達する。引き続いて、プロセッサ
２を所望の状態にセットする別の命令はたとえあるにせ
よ与えられよう。その代わりに、あるいはそれに追加し
て、プロセッサ２はまた接続線９を介して試験モードに
セットされよう。
引き続いて、試験制御回路10はスイッチ８を短時間切
り替え、かつレジスタ14に一時的に蓄積されてALU12の
入力に存在するようプロセッサ２にバス３を介してROM4
ら第１データ語を印加する。引き続いて、スイッチ８は
示された位置にスイッチバックされ、試験デバイス22に
より出力導線23上に発生されかつROM4中の第１修正デー
タに対応するデータ語が入／出力回路１とバス３を介し
てALU12の別の入力に印加され、その後、例えば（もし
存在するなら）引き算のためのALUの調整あるいは論理
比較機能により２つのデータ語は比較される。導線17上
で一致あるいは不一致が検出さたかどうかが単に表示さ
れる。後者の場合、すなわちROM4の第１語が所定の内容
に一致しない場合、読線17上の対応信号はレジスタ16に
書込まれる。
比較の後あるいはそれと同時に、ROM4のアドレスは１
だけ増大され、そしてさらに導線13を介して試験制御回
路10は試験ステップ終了の信号を受信する。それに応答
して、試験制御回路10は導線19を介して同期信号を発生
し、この同期信号は導線23上の次の比較値をエネーブル
する試験デバイス22に入／出力回路20と導線29を介して
印加される。さらに、導線11を介してスイッチ８は示さ
れた位置に再び切り替えられ、そして次の試験ステップ
は同様に実行される。このように、ROM4の内容は試験デ
バイス22からの対応する比較値と連続的に比較される。
複数のエラー信号が導線17上に発生される場合、２進数
であるレジスタ16の内容はCPU2による対応する制御を毎
回１ステップだけ増大することができる。
最終的に最後のアドレス、すなわち最高のアドレスが
ROM4で発生される場合、試験制御回路10は試験を終了
し、かつスイッチ８をここで示されていない位置に固定
的にスイッチする。さらに、その出力がバス３に通常接
続できるレジスタ16の内容は入／出力回路18を介して出
力25に出力される。この内容は例えば所与のデータビッ
トの値がエラー進行が試験中に起こるかどうかを表示す
るデータ語により通常形成される。
第１図に示されたデバイスを参照して説明された試験
手段の実行は第２図のフローチャートを参照してさらに
一般的な形で例示されよう。
ブロック30において全アセンブリすなわちマイクロコ
ントローラーと試験デバイスは規定された初期状態にリ
セットされる。ブロック31において試験データを連続的
にアドレスする試験デバイス22中のカウンタは初期位置
にセットされ、そしてブロック32においてROMのアドレ
スは初期アドレスにセットされる。さらに、ブロック33
においてALUあるいはその一部分を形成するアキュムレ
ーターレジスタは零にセットされる。
入／出力回路を介して、ブロック34においてマイクロ
コントローラーに次の試験データを印加する試験デバイ
スをトリガーする信号が発生される。ブロック35におい
てプロセッサによりアドレスされるROM中のメモリ位置
が読み取られかつプロセッサに印加され、そしてブロッ
ク36において試験デバイスにより生成された試験データ
が書き込まれる。ブロック37においてROMのアドレスは
準備的に（in a preparatory fashion）１だけ増大され
る。
ブロック40においてROMから読み取られたデータ（ブ
ロック35）が試験デバイス22により供給されたデータ
（ブロック36）に一致するかどうかが試験される。もし
そうでないなら、ブロック44においてエラーレジスタが
セットされるかあるいはエラーカウンタが増大され、そ
の後でこの手順がブロック41に接続する。しかし２つの
データが一致する場合、この手順は直ちにブロック41に
進行し、ブロック41で試験デバイス22からデータを要求
するマイクロコントローラーの出力上の信号はリセット
される。最後に、ブロック42において、読み取られた最
終アドレスがROMの最高アドレスであるかどうかが試験
され、すなわちブロック37のために、プロセッサにより
供給された次のアドレスがROMの最高アドレスより高い
かどうかが試験される。もしそうでないなら、この手順
はブロック33に戻り、再び繰り返される。
しかしROMの最終アドレスが読み取られた場合、ブロ
ック47においてエラーレジスタがセットされたかどう
か、あるいはエラーカウンタがその初期位置を残してい
るかどうかが試験される。もしそうでないなら、試験が
完了しかつエラーが起こらなかったことを表示するため
にデータ語が出力に説明されたように生成される。しか
しセットエラーレジスタあるいはブロック49の増大され
たカウンタの場合に、ROMがエラーを含むことを表示す
るために別のデータ語がマイクロコントローラーの出力
に発生される。これは試験手順を終了させる。
ブロック47における試験の代わりに、ブロック42の後
でエラーレジスタの内容あるいはエラーカウンタの内容
は環境に無条件に出力できる。と言うのは、その内容は
エラーが起こったかどうかを直接表示するからである。
（要約） 一般にマイクロコントローラーは実際のプロセッサに
加えて読取り専用記憶装置として構成されているプログ
ラムメモリを具えている。その内容がマイクロコントロ
ーラーの環境で利用可能になること無くプログラムメモ
リの内容の試験を可能にするために、プログラムの参照
データは外部的に供給され、そしてマイクロコントロー
ラーの内部で比較が実行される。本発明によると、この
試験は試験モードで動作しかつこの試験を実行するマイ
クロコントローラー中の付加読取り専用記憶装置に蓄積
されることが好ましい小さい試験プログラムとして実行
されることが好ましい。それ故、試験プログラムのメモ
リを除いて、この試験プログラムは殆ど追加のハードウ
エアーを必要としない。
【図面の簡単な説明】
第１図は本発明によるデバイスの本質的部分の略ブロッ
ク線図を示し、 第２図は本発明による方法の可能な実行を例示するフロ
ーチャートを示している。 １……マイクロコントローラーあるいは集積回路 ２……プロセッサあるいはCPU ３……内部バス ４……プログラムメモリあるいはROM ５……出力 ６……読取り専用記憶装置あるいは試験プログラムメモ
リ ７……出力 ８……スイッチ ９……接続線 10……試験制御回路 11,13,19,21,23,27,29……導線 12……演算・論理ユニットあるいはALU 14,16……レジスタ 17……制御出力あるいは導線 18,20……入／出力回路 22……試験デバイス 25……出力 30〜49……プログラムブロック
フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) G11C 29/00

Claims (7)

    (57)【特許請求の範囲】
  1. 【請求項１】集積回路中の読取り専用記憶装置の内容の
    試験方法であって、該集積回路は読取り専用記憶装置の
    内容により制御されるプロセッサを具え、かつ演算ユニ
    ットと蓄積レジスタとを具え、該プロセッサは集積回路
    の外部接続線に接続されており、かつ集積回路中の読取
    り専用記憶装置の内容が、外部的に供給された試験デー
    タと比較される試験モードに切り替え可能であり、不一
    致の場合にエラーメッセージが生成されるものにおい
    て、 プロセッサに蓄積されかつプロセッサの試験モードで活
    性化される試験プログラムが備えられ； プロセッサによる上記試験プログラムの実行に際して読
    取り専用記憶装置の内容が連続的に読み取られ、かつ対
    応する外部的に供給された試験データとともに毎回演算
    ユニットに比較のために印加され、生起するエラーメッ
    セージが蓄積レジスタに蓄積され、かつプロセッサの正
    規動作の間にデータ接続として作用する接続線を介して
    試験プログラムの終わりでのみ出力される； ことを特徴とする方法。
  2. 【請求項２】請求項１に記載の方法において、生起する
    エラーメッセージが一時的に蓄積され；また試験プログ
    ラムの終わりに、エラーメッセージの数に関連するメッ
    セージが周囲の環境に出力される；ことを特徴とする方
    法。
  3. 【請求項３】請求項１又は２に記載の方法を実行するデ
    バイスであって、演算ユニットと少なくとも１つの蓄積
    レジスタとを持つマイクロプロセッサ；及び、１個の読
    取り専用記憶装置、並びにそのうちの少なくとも１つが
    試験データを供給する試験デバイスに接続されていると
    ころの多数の外部接続線；を有して成るデバイスにおい
    て、 集積回路（１）が試験プログラムの制御命令を蓄積する
    試験プログラムメモリ（６）を具え； 試験モードに切り替えられた後に、プロセッサ（２）は
    試験プログラムメモリ（６）から制御命令を読み取り、
    更に引き続いて、これらの制御命令の制御の下に、読取
    り専用記憶装置（４）からデータを読み取り、これらの
    データを供給された試験データとともに、演算ユニット
    （12）に比較のために供給し；また 供給されたデータが不一致であることを制御信号が表示
    する場合には、演算ユニット（12）は所定の初期状態に
    対して蓄積レジスタ（16）の内容を修正して、試験プロ
    グラムの終わりに、集積回路（１）が正規動作を行う間
    はデータ出力として作用する接続線に蓄積レジスタ（1
    6）の内容を供給する；ことを特徴とするデバイス。
  4. 【請求項４】請求項３に記載ののデバイスにおいて、演
    算ユニット（12）の各制御信号に対して、蓄積レジスタ
    （16）の内容を増大するプロセッサ（２）の生規が１ユ
    ニットだけ２進数であることを特徴とするデバイス。
  5. 【請求項５】請求項３又は４に記載のデバイスにおい
    て、読取り専用記憶装置（４）と試験プログラムメモリ
    （６）とが、試験モードおよび試験の進行に依存して切
    り替えられるスイッチ（８）を介してプロセッサ（２）
    に接続されることを特徴とするデバイス。
  6. 【請求項６】請求項３ないし５のうちのいずれか１項に
    記載のデバイスにおいて、試験プログラムメモリ（６）
    が読取り専用記憶装置であることを特徴とするデバイ
    ス。
  7. 【請求項７】請求項３ないし６のうちのいずれか１項に
    記載のデバイスにおいて、試験プログラムメモリ（６）
    の内容が集積回路（１）の外部からアクセス可能である
    ことを特徴とするデバイス。
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH069000B2 (ja) * 1981-08-27 1994-02-02 キヤノン株式会社 音声情報処理方法
JPH0821028B2 (ja) * 1986-04-23 1996-03-04 株式会社日立製作所 デ−タ処理装置
ATE133512T1 (de) * 1990-05-31 1996-02-15 Siemens Ag Integrierter halbleiterspeicher
JP2806026B2 (ja) * 1990-09-26 1998-09-30 ヤマハ株式会社 メモリテスト回路
US5313618A (en) * 1992-09-03 1994-05-17 Metalink Corp. Shared bus in-circuit emulator system and method
US5428770A (en) * 1993-08-31 1995-06-27 Motorola, Inc. Single-chip microcontroller with efficient peripheral testability
JP2004152027A (ja) * 2002-10-30 2004-05-27 Matsushita Electric Ind Co Ltd 不揮発性メモリ内蔵マイクロコンピュータチップ、及びその検査方法
DE10327284B4 (de) * 2003-06-17 2005-11-03 Infineon Technologies Ag Prüflesevorrichtung für Speicher
JP4045262B2 (ja) * 2004-07-02 2008-02-13 沖電気工業株式会社 Ｒｏｍテスト方法及びｒｏｍテスト回路
US10249380B2 (en) 2017-01-27 2019-04-02 Qualcomm Incorporated Embedded memory testing with storage borrowing

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS55128641A (en) * 1979-03-23 1980-10-04 Nissan Motor Co Ltd Controlling system for vehicle
US4334307A (en) * 1979-12-28 1982-06-08 Honeywell Information Systems Inc. Data processing system with self testing and configuration mapping capability
JPS5721000A (en) * 1980-07-14 1982-02-03 Nec Corp Memory measuring device
US4455654B1 (en) * 1981-06-05 1991-04-30 Test apparatus for electronic assemblies employing a microprocessor
FR2531230A1 (fr) * 1982-07-27 1984-02-03 Rank Xerox Sa Ensemble destine au test automatique centralise de circuits imprimes et procede de test de circuits a microprocesseur faisant application de cet ensemble
US4691316A (en) * 1985-02-14 1987-09-01 Support Technologies, Inc. ROM emulator for diagnostic tester
JPS6267800A (ja) * 1985-09-20 1987-03-27 Hitachi Ltd 半導体集積回路装置
JPS6352251A (ja) * 1986-08-22 1988-03-05 Hitachi Ltd 半導体集積回路
JPS63108600A (ja) * 1986-10-27 1988-05-13 Nec Corp 半導体装置
US4868822A (en) * 1988-02-19 1989-09-19 John Fluke Mfg. Co., Inc. Memory emulation method and system for testing and troubleshooting microprocessor-based electronic systems
US4933941A (en) * 1988-06-07 1990-06-12 Honeywell Bull Inc. Apparatus and method for testing the operation of a central processing unit of a data processing system

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