JPH0321936B2 - - Google Patents
Info
- Publication number
- JPH0321936B2 JPH0321936B2 JP56042102A JP4210281A JPH0321936B2 JP H0321936 B2 JPH0321936 B2 JP H0321936B2 JP 56042102 A JP56042102 A JP 56042102A JP 4210281 A JP4210281 A JP 4210281A JP H0321936 B2 JPH0321936 B2 JP H0321936B2
- Authority
- JP
- Japan
- Prior art keywords
- test
- random access
- circuit
- ram
- access memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000012360 testing method Methods 0.000 claims description 51
- 238000010586 diagram Methods 0.000 description 2
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Tests Of Electronic Circuits (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Description
【発明の詳細な説明】
本発明は、マイクロプロセツサ、ランダムアク
セスメモリ等を有して構成されるマイクロコンピ
ユータシステムにおける、上記ランダムアクセス
メモリの動作試験を行なう試験回路に関する。
セスメモリ等を有して構成されるマイクロコンピ
ユータシステムにおける、上記ランダムアクセス
メモリの動作試験を行なう試験回路に関する。
従来、ランダムアクセスメモリの動作試験は、
マイクロプロセツサに試験プログラムをロード
し、該マイクロプロセツサにて、一定の試験パタ
ンをランダムアクセスメモリに書込み、ついで、
このパタンを読出して、書込むべき試験パタンと
読出したパタンとを比較することによつて行なつ
ている。
マイクロプロセツサに試験プログラムをロード
し、該マイクロプロセツサにて、一定の試験パタ
ンをランダムアクセスメモリに書込み、ついで、
このパタンを読出して、書込むべき試験パタンと
読出したパタンとを比較することによつて行なつ
ている。
しかしながら、従来の試験方法では、マイクロ
プロセツサにより試験を行なうために、このプロ
グラムのためにマイクロプロセツサをランさせる
ことになり、他のプログラムの実行に支障を来た
すという問題があつた。
プロセツサにより試験を行なうために、このプロ
グラムのためにマイクロプロセツサをランさせる
ことになり、他のプログラムの実行に支障を来た
すという問題があつた。
本発明は、斯かる点に鑑みてなされたもので、
あるプログラムの動作中に、マイクロプロセツサ
に負担をかけることなく、RAMの動作試験が行
なえるようにしたランダムアクセス試験回路を提
供することを目的とする。
あるプログラムの動作中に、マイクロプロセツサ
に負担をかけることなく、RAMの動作試験が行
なえるようにしたランダムアクセス試験回路を提
供することを目的とする。
即ち、本発明は、ランダムアクセスメモリにお
ける試験すべきアドレスを発生させる試験アドレ
ス発生回路と、試験中、当該アドレスに書込まれ
ているデータを退避させる退避回路と、試験パタ
ンを発生する疑似パタン発生回路と、上記試験パ
タンとランダムアクセスメモリに書込まれた後読
出された該パタンとを照合する比較回路と、上記
マイクロプロセツサがインストラクシヨンフエツ
チサイクル中、ランダムアクセスメモリの書込
み、読出しを制御するRAM制御回路とを備え、
インストラクシヨンフエツチサイクル中に、ラン
ダムアクセスメモリに上記試験パタンの書込み、
読出しを行なつて、該メモリの動作を試験するよ
う構成したものである。
ける試験すべきアドレスを発生させる試験アドレ
ス発生回路と、試験中、当該アドレスに書込まれ
ているデータを退避させる退避回路と、試験パタ
ンを発生する疑似パタン発生回路と、上記試験パ
タンとランダムアクセスメモリに書込まれた後読
出された該パタンとを照合する比較回路と、上記
マイクロプロセツサがインストラクシヨンフエツ
チサイクル中、ランダムアクセスメモリの書込
み、読出しを制御するRAM制御回路とを備え、
インストラクシヨンフエツチサイクル中に、ラン
ダムアクセスメモリに上記試験パタンの書込み、
読出しを行なつて、該メモリの動作を試験するよ
う構成したものである。
以下、本発明を図面に示す実施例に基づいて説
明する。
明する。
第１図は本発明試験回路の一実施例を示すブロ
ツク図である。同図に示す実施例は、マイクロプ
ロセツサ１、該プロセツサのプログラムを格納す
るリードオンリーメモリ（ROM）２、ランダム
アクセスメモリ（RAM）３及びアドレスセレク
タ４を有して成るマイクロコンピユータシステム
について設けられ、インストラクシヨンフエツチ
サイクル中に試験を行なうための試験アドレスを
発生させる試験アドレス発生回路６と、上記
RAM３の当該アドレスに書込まれているデータ
を試験中退避させる退避回路７と、試験パタンを
発生させるための疑似パタン発生回路８と、上記
パタンとRAM３から読出したパタンとを照合す
る比較回路９と、試験中、RAM３の書込み、読
出しを制御するRAM制御回路５とを備えて構成
される。
ツク図である。同図に示す実施例は、マイクロプ
ロセツサ１、該プロセツサのプログラムを格納す
るリードオンリーメモリ（ROM）２、ランダム
アクセスメモリ（RAM）３及びアドレスセレク
タ４を有して成るマイクロコンピユータシステム
について設けられ、インストラクシヨンフエツチ
サイクル中に試験を行なうための試験アドレスを
発生させる試験アドレス発生回路６と、上記
RAM３の当該アドレスに書込まれているデータ
を試験中退避させる退避回路７と、試験パタンを
発生させるための疑似パタン発生回路８と、上記
パタンとRAM３から読出したパタンとを照合す
る比較回路９と、試験中、RAM３の書込み、読
出しを制御するRAM制御回路５とを備えて構成
される。
上記RAM３は、アドレスバス１０及びデータ
バス１１とによりマイクロプロセツサ１と接続さ
れ、更に、アドレスバス１０にはアドレスセレク
タ４を介在させている。又、RAM３は、マイク
ロプロセツサ１から出力されるメモリ選択信号
CE1とRAM制御回路５から出力されるメモリ選
択信号2との論理積、及びマイクロプロセツサ
１から出力されるメモリ選択信号及び書
込信号の論理積とRAM制御回路５から出力
されるメモリ書込信号との論理積が、，
Ｒ／端子に接続されており、マイクロプロセツ
サ１とRAM制御回路５の両者からの制御が可能
となつている。
バス１１とによりマイクロプロセツサ１と接続さ
れ、更に、アドレスバス１０にはアドレスセレク
タ４を介在させている。又、RAM３は、マイク
ロプロセツサ１から出力されるメモリ選択信号
CE1とRAM制御回路５から出力されるメモリ選
択信号2との論理積、及びマイクロプロセツサ
１から出力されるメモリ選択信号及び書
込信号の論理積とRAM制御回路５から出力
されるメモリ書込信号との論理積が、，
Ｒ／端子に接続されており、マイクロプロセツ
サ１とRAM制御回路５の両者からの制御が可能
となつている。
上記試験アドレス発生回路６は、カウンタにて
構成され、上記アドレスセレクタ４を介して
RAM３と接続される。この接続は、マイクロプ
ロセツサ１からのインストラクシヨンフエツチサ
イクルを示すＭ１信号によりインストラクシヨン
フエツチサイクル毎に行なわれる。そして、この
回路６は、試験アドレスをRAM３に与えると共
に、Ｍ１信号により、当該アドレスをインクリメ
ントして次のアドレスを設定用意する。
構成され、上記アドレスセレクタ４を介して
RAM３と接続される。この接続は、マイクロプ
ロセツサ１からのインストラクシヨンフエツチサ
イクルを示すＭ１信号によりインストラクシヨン
フエツチサイクル毎に行なわれる。そして、この
回路６は、試験アドレスをRAM３に与えると共
に、Ｍ１信号により、当該アドレスをインクリメ
ントして次のアドレスを設定用意する。
上記退避回路７は、例えばレジスタにて構成さ
れ、上記試験アドレスに格納されている内容を試
験により破壊されないよう一時退避させるための
ものである。
れ、上記試験アドレスに格納されている内容を試
験により破壊されないよう一時退避させるための
ものである。
上記疑似パタン発生回路８は、RAM３に対す
る一定の試験パタンを発生するもので、このパタ
ンは、固定的なものに限らず、インクリメント等
により変化させることもできる。そして、このパ
タンは、RAM３と比較回路９に送出される。
る一定の試験パタンを発生するもので、このパタ
ンは、固定的なものに限らず、インクリメント等
により変化させることもできる。そして、このパ
タンは、RAM３と比較回路９に送出される。
上記比較回路９は、上記疑似パタン発生回路８
から送出されたパタンと、上記RAM３に書込ん
だ後読出したパタンとを照合し、RAM３の当該
アドレスの動作を試験するものである。
から送出されたパタンと、上記RAM３に書込ん
だ後読出したパタンとを照合し、RAM３の当該
アドレスの動作を試験するものである。
上記RAM制御回路５は、上記マイクロプワセ
ツサ１のＭ１信号に基づいて作動し、インストラ
クシヨンフエツチサイクル中にRAM３の書込
み、読出しを制御するものである。このRAM制
御回路５のタイミングは、マイクロプロセツサ１
のクロツクとは独立に取ることができるので、イ
ンストラクシヨンフエツチサイクル中に試験を行
ない、終了した後、試験回路のアドレスバスとデ
ータバスをハイインピーダンスにすることで、マ
イクロプロセツサ１の動作とは独立に、ハード上
でのRAM３の試験を可能とする。
ツサ１のＭ１信号に基づいて作動し、インストラ
クシヨンフエツチサイクル中にRAM３の書込
み、読出しを制御するものである。このRAM制
御回路５のタイミングは、マイクロプロセツサ１
のクロツクとは独立に取ることができるので、イ
ンストラクシヨンフエツチサイクル中に試験を行
ない、終了した後、試験回路のアドレスバスとデ
ータバスをハイインピーダンスにすることで、マ
イクロプロセツサ１の動作とは独立に、ハード上
でのRAM３の試験を可能とする。
次に、本発明試験回路の動作を説明する。
インストラクシヨンフエツチサイクルの始まり
と同時にマイクロプロセツサ１より出力される信
号Ｍ１により、RAMアドレスを選択するための
アドレスセレクタ４を、試験アドレス発生回路６
側に切換え、マイクロプロセツサ１のアドレスバ
スと切離すと共に、試験アドレス発生回路６から
試験アドレスをRAM３に与える。そして、該試
験アドレス発生回路６をインクリメントし、同時
に、図示しないバスコントローラ等により、
RAMのデータバス１３を、マイクロプロセツサ
１から切離し、退避回路７、疑似パタン発生回路
８及び比較回路９等の試験回路群と接続する。つ
いで、RAM制御回路５は、上記Ｍ１信号を受け
て、RAM３を読出しモードにし、該RAM３の
試験アドレスに格納されているデータを退避回路
７に一時退避させる。
と同時にマイクロプロセツサ１より出力される信
号Ｍ１により、RAMアドレスを選択するための
アドレスセレクタ４を、試験アドレス発生回路６
側に切換え、マイクロプロセツサ１のアドレスバ
スと切離すと共に、試験アドレス発生回路６から
試験アドレスをRAM３に与える。そして、該試
験アドレス発生回路６をインクリメントし、同時
に、図示しないバスコントローラ等により、
RAMのデータバス１３を、マイクロプロセツサ
１から切離し、退避回路７、疑似パタン発生回路
８及び比較回路９等の試験回路群と接続する。つ
いで、RAM制御回路５は、上記Ｍ１信号を受け
て、RAM３を読出しモードにし、該RAM３の
試験アドレスに格納されているデータを退避回路
７に一時退避させる。
この後、RAM制御回路５は、疑似パタン発生
回路８よりのデータを当該アドレスに書込んだ
後、読出しを行ない、比較回路９により排他論理
和を取ることにより、RAM３の動作を確認す
る。この動作の終了後、退避させたデータを再び
RAM３に書込むことにより、試験を終了する。
回路８よりのデータを当該アドレスに書込んだ
後、読出しを行ない、比較回路９により排他論理
和を取ることにより、RAM３の動作を確認す
る。この動作の終了後、退避させたデータを再び
RAM３に書込むことにより、試験を終了する。
本発明は、以上説明したように、RAMを有す
るようなマイクロコンピユータシステムにおい
て、マイクロプロセツサとは独立にRAM制御回
路を設けることによりインストラクシヨンフエツ
チサイクル中にRAMの試験を行なえるという効
果を有する。
るようなマイクロコンピユータシステムにおい
て、マイクロプロセツサとは独立にRAM制御回
路を設けることによりインストラクシヨンフエツ
チサイクル中にRAMの試験を行なえるという効
果を有する。
第１図は本発明ランダムアクセスメモリ試験回
路の一実施例を示すブロツク図である。 １…マイクロプロセツサ、２…リードオンリー
メモリ（ROM）、３…ランダムアクセスメモリ
（RAM）、４…アドレスセレクタ、５…RAM制
御回路、６…試験アドレス発生回路、７…退避回
路、８…疑似パタン発生回路、９…比較回路。
路の一実施例を示すブロツク図である。 １…マイクロプロセツサ、２…リードオンリー
メモリ（ROM）、３…ランダムアクセスメモリ
（RAM）、４…アドレスセレクタ、５…RAM制
御回路、６…試験アドレス発生回路、７…退避回
路、８…疑似パタン発生回路、９…比較回路。
Claims (1)
- 【特許請求の範囲】 １ インストラクシヨンフエツチサイクルを示す
信号、メモリ書込み信号、メモリ選択信号を有
し、数ステートで、インストラクシヨンフエツチ
を行なうようなマイクロプロセツサと、プログラ
ムが格納されたメモリと、ランダムアクセスメモ
リ（RAM）とを有して構成されるマイクロコン
ピユータにおける、上記ランダムアクセスメモリ
の試験回路であつて、 上記ランダムアクセスメモリにおける試験すべ
きアドレスを発生させる試験アドレス発生回路
と、試験中、当該アドレスに書込まれているデー
タを退避させる退避回路と、試験パタンを発生す
る疑似パタン発生回路と、上記試験パタンとラン
ダムアクセスメモリに書込まれた後読出された該
パタンとを照合する比較回路と、上記マイクロプ
ロセツサがインストラクシヨンフエツチサイクル
中、ランダムアクセスメモリの書込み、読出しを
制御するRAM制御回路とを備え、インストラク
シヨンフエツチサイクル中に、ランダムアクセス
メモリに上記試験パタンの書込み、読出しを行な
つて、該メモリの動作を試験するよう構成したこ
とを特徴とするランダムアクセスメモリ試験回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56042102A JPS57156571A (en) | 1981-03-23 | 1981-03-23 | Testing circuit for random access memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56042102A JPS57156571A (en) | 1981-03-23 | 1981-03-23 | Testing circuit for random access memory |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57156571A JPS57156571A (en) | 1982-09-27 |
| JPH0321936B2 true JPH0321936B2 (ja) | 1991-03-25 |
Family
ID=12626612
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56042102A Granted JPS57156571A (en) | 1981-03-23 | 1981-03-23 | Testing circuit for random access memory |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57156571A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006300650A (ja) * | 2005-04-19 | 2006-11-02 | Renesas Technology Corp | 集積回路 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5538630A (en) * | 1978-09-05 | 1980-03-18 | Nec Corp | Memory diagnostic system of information processing system |
| JPS55113199A (en) * | 1979-02-23 | 1980-09-01 | Fujitsu Ltd | Diagnostic system for memory unit |
| JPS561720A (en) * | 1979-06-14 | 1981-01-09 | Mitsubishi Electric Corp | Gas insulated electric device |
-
1981
- 1981-03-23 JP JP56042102A patent/JPS57156571A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5538630A (en) * | 1978-09-05 | 1980-03-18 | Nec Corp | Memory diagnostic system of information processing system |
| JPS55113199A (en) * | 1979-02-23 | 1980-09-01 | Fujitsu Ltd | Diagnostic system for memory unit |
| JPS561720A (en) * | 1979-06-14 | 1981-01-09 | Mitsubishi Electric Corp | Gas insulated electric device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57156571A (en) | 1982-09-27 |
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