JPH0398119A - 記憶装置 - Google Patents
記憶装置Info
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- JPH0398119A JPH0398119A JP1236697A JP23669789A JPH0398119A JP H0398119 A JPH0398119 A JP H0398119A JP 1236697 A JP1236697 A JP 1236697A JP 23669789 A JP23669789 A JP 23669789A JP H0398119 A JPH0398119 A JP H0398119A
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- 101100328887 Caenorhabditis elegans col-34 gene Proteins 0.000 abstract description 20
- 230000009467 reduction Effects 0.000 abstract description 3
- 101100524639 Toxoplasma gondii ROM3 gene Proteins 0.000 description 9
- 238000010586 diagram Methods 0.000 description 8
- 230000004048 modification Effects 0.000 description 7
- 238000012986 modification Methods 0.000 description 7
- 238000004806 packaging method and process Methods 0.000 description 2
- 230000008859 change Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
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- Stored Programmes (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、コンピュータなどのシステムに用いられる記
憶装置に関する． 従来の技術 第４図は、マイクロコンピュータなどのシステムにおけ
る中央演算処理装置（ ＣｅｎｔｒａｌＰｒｏｃｅｓｓ
ｉｎｇ Ｕｎｉｔ；以下、ＣＰＵと略称する〉１と記憶
装Ｗ２との接続構成の従来例を示すブロック図である．
記憶装置２は、読出し専用メモリ〈Ｒｅａｄ Ｏｎｌｙ
Ｍｅｍｏｒｙ ；以下、ＲＯＭと略称する）がら戒り
、この記憶装置２にはたとえばプログラムやデータが書
込まれている．記憶装置２のアクセスは、ＣＰＵ １か
ら記憶装置２ヘアドレス信号およびリードコマンド（出
力イネーブル信号）を入力することによって行われ、こ
れに応じて記憶装置２からＣＰＵＩへと記憶データが読
出される．上述したように記憶装置２はＲＯＭからなる
ので、この記憶装置２の記憶データを書替えることはで
きない． 発明が解決しようとする課題 ところで、プログラムやデータを記憶する上述した従来
例の記憶装置２の内容は、バージョンアップやバグの発
生のためにしばしば変更を余儀なくされるのが通例であ
る．特に記憶データの中でもプログラムについては、初
期段階においてバグを秘めている可能性が高い。そのた
め初期段階から記憶装置２をマスクＲＯＭ化すると、バ
グが見つかった場合でも内容を修正することができず、
再度マスクＲＯＭを製作し直さなければならない．この
場合、マスクＲＯＭを再製作するために余分なマスクチ
ャージ料が必要でコストアップを招くだけでなく、マス
クＲＯＭの再製作に長期間を要し、ＲＯＭの交換処理に
も手間がかかるという問題点を有する． そこで、バグなどが見つかった場合でも記憶内容の修正
を簡単に行えるようにする１つの対策として、Ｅ Ｐ
Ｒ Ｏ Ｍ （ Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍ
ａｂｌｅ ＲＯＭ）を採用し、これをソゲットを介して
接続しておくことが考えられる． しかし、ＥＰＲＯＭはマスクＲＯＭに比べて高価であり
、またパッケージもＤ Ｉ Ｒ （ＤｕａｌＩｎｌｉｎ
ｅ Ｐａｃｋａｇｅ）タイプのものしかないので、シス
テムに組込む場合にマウントの高密度化を阻害すること
にもなる． したがって、本発明の目的は、記憶内容の．修正が簡単
で、かつコストダウンおよび高密度実装の可能な記憶装
置提供することである。
憶装置に関する． 従来の技術 第４図は、マイクロコンピュータなどのシステムにおけ
る中央演算処理装置（ ＣｅｎｔｒａｌＰｒｏｃｅｓｓ
ｉｎｇ Ｕｎｉｔ；以下、ＣＰＵと略称する〉１と記憶
装Ｗ２との接続構成の従来例を示すブロック図である．
記憶装置２は、読出し専用メモリ〈Ｒｅａｄ Ｏｎｌｙ
Ｍｅｍｏｒｙ ；以下、ＲＯＭと略称する）がら戒り
、この記憶装置２にはたとえばプログラムやデータが書
込まれている．記憶装置２のアクセスは、ＣＰＵ １か
ら記憶装置２ヘアドレス信号およびリードコマンド（出
力イネーブル信号）を入力することによって行われ、こ
れに応じて記憶装置２からＣＰＵＩへと記憶データが読
出される．上述したように記憶装置２はＲＯＭからなる
ので、この記憶装置２の記憶データを書替えることはで
きない． 発明が解決しようとする課題 ところで、プログラムやデータを記憶する上述した従来
例の記憶装置２の内容は、バージョンアップやバグの発
生のためにしばしば変更を余儀なくされるのが通例であ
る．特に記憶データの中でもプログラムについては、初
期段階においてバグを秘めている可能性が高い。そのた
め初期段階から記憶装置２をマスクＲＯＭ化すると、バ
グが見つかった場合でも内容を修正することができず、
再度マスクＲＯＭを製作し直さなければならない．この
場合、マスクＲＯＭを再製作するために余分なマスクチ
ャージ料が必要でコストアップを招くだけでなく、マス
クＲＯＭの再製作に長期間を要し、ＲＯＭの交換処理に
も手間がかかるという問題点を有する． そこで、バグなどが見つかった場合でも記憶内容の修正
を簡単に行えるようにする１つの対策として、Ｅ Ｐ
Ｒ Ｏ Ｍ （ Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍ
ａｂｌｅ ＲＯＭ）を採用し、これをソゲットを介して
接続しておくことが考えられる． しかし、ＥＰＲＯＭはマスクＲＯＭに比べて高価であり
、またパッケージもＤ Ｉ Ｒ （ＤｕａｌＩｎｌｉｎ
ｅ Ｐａｃｋａｇｅ）タイプのものしかないので、シス
テムに組込む場合にマウントの高密度化を阻害すること
にもなる． したがって、本発明の目的は、記憶内容の．修正が簡単
で、かつコストダウンおよび高密度実装の可能な記憶装
置提供することである。
課題を解決するための手段
本発明は、読出し専用メモリと、
この読出し専用メモリの記憶データのうち修正を要する
記憶データがストアされているアドレスと、修正済みの
データとを対応付けてストアしておくための随時書込み
読出しメモリと、前記読出し専用メモリをアクセスする
アドレスが前記随時書込み読出しメモリにストアされて
いるアドレスと一致する場合には、随時書込み読出しメ
モリから当該アドレスに対応する記憶データを読出し専
用メモリの記憶データとして読出し、かつ読出し専用メ
モリをアクセスするアドレスが随時書込み読出しメモリ
にストアされていない場合には、読出し専用メモリの記
憶データをそのまま読出す手段とを備えたことを特徴と
する記憶装置である． 作 用 本発明に従えば、読出し専用メモリの内容に修正を要す
る記憶データが見つかった場合、その記憶データのアド
レスと、その記憶データを修正した新たな記憶データと
を対応付けて予め随時書込み読出しメモリにストアして
おくと、読出し専用メモリの内容のうち修正を要する記
憶データがアクセスされたとき、随時書込み読出しメモ
リから修正済みの記憶データが読出される．読出し専用
メモリの内容のうち修正の必要のない記憶データがアク
セスされた場合には、その記憶データがそのまま読出し
専用メモリから読出される．実施例 第１図は本発明の一実施例である記憶装置Ａの概略的な
構成を・示すブロック図である，ＲＯＭ３は、この記憶
装置Ａの主たる記憶部をなすメモリであって、その記憶
内容はマスクＲＯＭ化されている．随時書込み読出しメ
モリ（ Ｒａｎｄｏｍ＾ｃｃｅｓｓＭｅｍｏｒｙ ；以
下、ＲＡＭと略称する）４は、ＲＯＭ３の内容のうち修
正の必要な記憶データのアドレスと、その記憶データを
修正した新たな記憶データとを対応付けて書込んでおく
ための補助的なメモリである．セレクタ５は、ＲＯＭ３
から読出される記憶データおよびＲＡＭ４から読出され
る記憶データのうち、いずれか一方を選択して出力する
ための回路である． この記憶装置ＡへのＣＰＵ６から出力されるアドレス信
号は、上記ＲＯＭ３およびＲＡＭ４の両方に与えられ、
ＲＡＭ４に書込まれているアドレスのいずれかがＣＰＵ
６からのアドレス信号と一致し、かつＲＡＭ４に設定さ
れている後述するイネーブルビットが立っているとき、
ＲＡＭ４からセレクタ５に対してヒット信号、つまり入
力されるアドレス信号と、書込まれているアドレスのい
ずれかとが一致したことを示す信号が与えられる．第２
図は、上記セレクタ５の具体的な構成を示すブロック図
である．８つのレジスタＲ１〜Ｒ８は、ＲＯＭ３におけ
る修正すべき記憶データ〈１ワード）のアドレスと、そ
の修正すべき記憶データを修正した新たな記憶データと
を１組としてストアしておくための回路であり、ここで
はこれらのレジスタＲ１〜Ｒ８によって８ワード分の修
正済み記憶データのストアが可能である．また、上記各
レジスタＲ１〜Ｒ８には、アドレスおよび記憶データを
ストアしたことを示すためのイネーブルビットが用意さ
れている．さらに上記各レジスタＲ１〜Ｒ８の次段には
、これらに１対１に対応付けた８つのコンバレータＣ１
〜ｃ８が設けられている．これらのコンバレータｃ１〜
ｃ８は、対応するレジスタＲ１〜Ｒ８にストアされてい
るアドレスと、上述したＣＰＵ６がら与えられるアドレ
ス信号とを比較するための回路であり、上記アドレスと
アドレス信号とが一致し、かつ対応するレジスタＲｌ〜
Ｒ８のイネーブルビットが立っているとき、コンバレー
タＣ１〜ｃ８からはヒット信号が出力される．その出力
は次段のＯＲゲートＧの入力となると共に、対応するレ
ジスタＲ１〜Ｒ８にも与えられ、そのヒット信号を受け
たレジスタＲ１〜Ｒ８からは記憶データが読出される．
第３図は、上記ＲＡＭ４に書込まれるデータのフォーマ
ットを概略的に示した模式図である．同図において、番
号■〜■はレジスタＲ１〜Ｒ８にそれぞれ対応している
． 次に、上記記憶装置Ａの読出し動作について説明する，
ＲＯＭ３の内容に修正を必要とする記憶データが含まれ
る場合には、その修正を要する記憶データのアドレスと
、その記憶データを修正した新たな記憶データとを１紐
とするデータが、ＲＡＭ４に予め書込まれる．すなわち
、たとえば修正を要する記憶データが複数ワード分くた
だし８ワード以下とする〉あるときには、それらの記憶
データのアドレスとそれらの記憶データを修正した新た
な記憶データとの組合せから成る複数組のデータが１組
ずつＲＡＭ４のレジスタＲ１〜Ｒ８に別々にストアされ
る．このとき、データをストアしたレジスタＲｌ〜Ｒ８
ではイネーブルビットが立てられる． 上記記憶装置Ａをアクセスするアドレス信号がＣＰＵ６
から出力されると、そのアドレス信号は記憶装ｆｉＡの
ＲＯＭ３とＲＡＭ４とに共通に与えられ、ＲＯＭ３では
そのアドレス信号に対応する記憶データが読出されてセ
レクタ５へと送られる．一方、ＲＡＭ４の各コンバレー
タｃ１〜ｃ８では、対応するレジスタＲｌ〜Ｒ８にスト
アされているアドレスと、ＣＰｔＪ６から送られてくる
アドレス信号との比較が行われる．コンパレータｃ１〜
Ｃ８において、アドレスとアドレス信号が一致している
と判定され、がっそのコンバレータｃ１〜Ｃ８に対応す
るレジスタＲｌ〜Ｒ８のイネープルピットが立っている
とき、そのコンバレータＣ１〜Ｃ８からはヒット信号が
出力される．そのヒット信号はＯＲゲートＧの入力とし
て与えられると同時に、対応するレジスタＲ１〜Ｒ８に
も与えられ、ヒット信号を受けたレジスタＲ１〜Ｒ８か
らは記憶データが出力され、これがセレクタ５へと送ら
れる． このように、ＲＯＭ３がら続出された記憶デー夕とＲＡ
Ｍ４から読出された記憶データとはセレクタ５に送られ
、ＲＡＭ４のＯＲゲートＧを経て出力されるヒット信号
もセレクタ５へと送られる．ＲＡＭＪから記憶データが
読出される場合、その記憶データはＲＯＭ３からそのと
き読出される記憶データを修正した記憶データに相当し
ている．このとき、セレクタ５はＲＡＭ４から与えられ
るヒット信号に基づき、出力すべきデータとしてＲＡＭ
４から送られてくる記憶データを選択する。
記憶データがストアされているアドレスと、修正済みの
データとを対応付けてストアしておくための随時書込み
読出しメモリと、前記読出し専用メモリをアクセスする
アドレスが前記随時書込み読出しメモリにストアされて
いるアドレスと一致する場合には、随時書込み読出しメ
モリから当該アドレスに対応する記憶データを読出し専
用メモリの記憶データとして読出し、かつ読出し専用メ
モリをアクセスするアドレスが随時書込み読出しメモリ
にストアされていない場合には、読出し専用メモリの記
憶データをそのまま読出す手段とを備えたことを特徴と
する記憶装置である． 作 用 本発明に従えば、読出し専用メモリの内容に修正を要す
る記憶データが見つかった場合、その記憶データのアド
レスと、その記憶データを修正した新たな記憶データと
を対応付けて予め随時書込み読出しメモリにストアして
おくと、読出し専用メモリの内容のうち修正を要する記
憶データがアクセスされたとき、随時書込み読出しメモ
リから修正済みの記憶データが読出される．読出し専用
メモリの内容のうち修正の必要のない記憶データがアク
セスされた場合には、その記憶データがそのまま読出し
専用メモリから読出される．実施例 第１図は本発明の一実施例である記憶装置Ａの概略的な
構成を・示すブロック図である，ＲＯＭ３は、この記憶
装置Ａの主たる記憶部をなすメモリであって、その記憶
内容はマスクＲＯＭ化されている．随時書込み読出しメ
モリ（ Ｒａｎｄｏｍ＾ｃｃｅｓｓＭｅｍｏｒｙ ；以
下、ＲＡＭと略称する）４は、ＲＯＭ３の内容のうち修
正の必要な記憶データのアドレスと、その記憶データを
修正した新たな記憶データとを対応付けて書込んでおく
ための補助的なメモリである．セレクタ５は、ＲＯＭ３
から読出される記憶データおよびＲＡＭ４から読出され
る記憶データのうち、いずれか一方を選択して出力する
ための回路である． この記憶装置ＡへのＣＰＵ６から出力されるアドレス信
号は、上記ＲＯＭ３およびＲＡＭ４の両方に与えられ、
ＲＡＭ４に書込まれているアドレスのいずれかがＣＰＵ
６からのアドレス信号と一致し、かつＲＡＭ４に設定さ
れている後述するイネーブルビットが立っているとき、
ＲＡＭ４からセレクタ５に対してヒット信号、つまり入
力されるアドレス信号と、書込まれているアドレスのい
ずれかとが一致したことを示す信号が与えられる．第２
図は、上記セレクタ５の具体的な構成を示すブロック図
である．８つのレジスタＲ１〜Ｒ８は、ＲＯＭ３におけ
る修正すべき記憶データ〈１ワード）のアドレスと、そ
の修正すべき記憶データを修正した新たな記憶データと
を１組としてストアしておくための回路であり、ここで
はこれらのレジスタＲ１〜Ｒ８によって８ワード分の修
正済み記憶データのストアが可能である．また、上記各
レジスタＲ１〜Ｒ８には、アドレスおよび記憶データを
ストアしたことを示すためのイネーブルビットが用意さ
れている．さらに上記各レジスタＲ１〜Ｒ８の次段には
、これらに１対１に対応付けた８つのコンバレータＣ１
〜ｃ８が設けられている．これらのコンバレータｃ１〜
ｃ８は、対応するレジスタＲ１〜Ｒ８にストアされてい
るアドレスと、上述したＣＰＵ６がら与えられるアドレ
ス信号とを比較するための回路であり、上記アドレスと
アドレス信号とが一致し、かつ対応するレジスタＲｌ〜
Ｒ８のイネーブルビットが立っているとき、コンバレー
タＣ１〜ｃ８からはヒット信号が出力される．その出力
は次段のＯＲゲートＧの入力となると共に、対応するレ
ジスタＲ１〜Ｒ８にも与えられ、そのヒット信号を受け
たレジスタＲ１〜Ｒ８からは記憶データが読出される．
第３図は、上記ＲＡＭ４に書込まれるデータのフォーマ
ットを概略的に示した模式図である．同図において、番
号■〜■はレジスタＲ１〜Ｒ８にそれぞれ対応している
． 次に、上記記憶装置Ａの読出し動作について説明する，
ＲＯＭ３の内容に修正を必要とする記憶データが含まれ
る場合には、その修正を要する記憶データのアドレスと
、その記憶データを修正した新たな記憶データとを１紐
とするデータが、ＲＡＭ４に予め書込まれる．すなわち
、たとえば修正を要する記憶データが複数ワード分くた
だし８ワード以下とする〉あるときには、それらの記憶
データのアドレスとそれらの記憶データを修正した新た
な記憶データとの組合せから成る複数組のデータが１組
ずつＲＡＭ４のレジスタＲ１〜Ｒ８に別々にストアされ
る．このとき、データをストアしたレジスタＲｌ〜Ｒ８
ではイネーブルビットが立てられる． 上記記憶装置Ａをアクセスするアドレス信号がＣＰＵ６
から出力されると、そのアドレス信号は記憶装ｆｉＡの
ＲＯＭ３とＲＡＭ４とに共通に与えられ、ＲＯＭ３では
そのアドレス信号に対応する記憶データが読出されてセ
レクタ５へと送られる．一方、ＲＡＭ４の各コンバレー
タｃ１〜ｃ８では、対応するレジスタＲｌ〜Ｒ８にスト
アされているアドレスと、ＣＰｔＪ６から送られてくる
アドレス信号との比較が行われる．コンパレータｃ１〜
Ｃ８において、アドレスとアドレス信号が一致している
と判定され、がっそのコンバレータｃ１〜Ｃ８に対応す
るレジスタＲｌ〜Ｒ８のイネープルピットが立っている
とき、そのコンバレータＣ１〜Ｃ８からはヒット信号が
出力される．そのヒット信号はＯＲゲートＧの入力とし
て与えられると同時に、対応するレジスタＲ１〜Ｒ８に
も与えられ、ヒット信号を受けたレジスタＲ１〜Ｒ８か
らは記憶データが出力され、これがセレクタ５へと送ら
れる． このように、ＲＯＭ３がら続出された記憶デー夕とＲＡ
Ｍ４から読出された記憶データとはセレクタ５に送られ
、ＲＡＭ４のＯＲゲートＧを経て出力されるヒット信号
もセレクタ５へと送られる．ＲＡＭＪから記憶データが
読出される場合、その記憶データはＲＯＭ３からそのと
き読出される記憶データを修正した記憶データに相当し
ている．このとき、セレクタ５はＲＡＭ４から与えられ
るヒット信号に基づき、出力すべきデータとしてＲＡＭ
４から送られてくる記憶データを選択する。
セレクタ５の出力動作は、ＣＰＵ６からセレクタ５に与
えられるリードコマンドによって可能にされる。したが
って、このときＲＡＭ４から読出された記憶データがセ
レクタ５を経てＣＰＵ６へと送られる．すなわち、この
場１には見掛け上、記憶装ｉ１ＡはＲＯＭ３の内容を書
替えたかのような動作を行うことになる． またＲＡＭ４から記憶データが読出されず、したがって
ＲＡＭ４からセレクタ５へもヒット信号が与えられない
場合、セレクタ５では出力すべきデータとしてＲＯＭ３
から読出される記憶データを選択する．すなわち、ＲＯ
Ｍ３の内容のうち修正の必要のない正しい記憶データが
アクセスされる場合には、そのＲＯＭ３の記憶データが
そのままセレクタ５を経て出力されＣＰｔＪ６へと送ら
れる． なお、バグなどの原因でＲＯＭ３の内容を修正する場合
、修正すべき記憶データはそれほど多くないはずであり
、したがってＲＡＭ４の容量も多くを必要とすることは
ない． 発明の効果 以上のように本発明によれば、主たる記憶部としてマス
クＲＯＭ化したＲＯＭを使用しても、そのＲＯＭの内容
を簡単に修正できるので、製品化にあたって製品の第１
ロットからマスクＲＯＭを投入でき、コストダウンおよ
び高密度実装が可能となる．
えられるリードコマンドによって可能にされる。したが
って、このときＲＡＭ４から読出された記憶データがセ
レクタ５を経てＣＰＵ６へと送られる．すなわち、この
場１には見掛け上、記憶装ｉ１ＡはＲＯＭ３の内容を書
替えたかのような動作を行うことになる． またＲＡＭ４から記憶データが読出されず、したがって
ＲＡＭ４からセレクタ５へもヒット信号が与えられない
場合、セレクタ５では出力すべきデータとしてＲＯＭ３
から読出される記憶データを選択する．すなわち、ＲＯ
Ｍ３の内容のうち修正の必要のない正しい記憶データが
アクセスされる場合には、そのＲＯＭ３の記憶データが
そのままセレクタ５を経て出力されＣＰｔＪ６へと送ら
れる． なお、バグなどの原因でＲＯＭ３の内容を修正する場合
、修正すべき記憶データはそれほど多くないはずであり
、したがってＲＡＭ４の容量も多くを必要とすることは
ない． 発明の効果 以上のように本発明によれば、主たる記憶部としてマス
クＲＯＭ化したＲＯＭを使用しても、そのＲＯＭの内容
を簡単に修正できるので、製品化にあたって製品の第１
ロットからマスクＲＯＭを投入でき、コストダウンおよ
び高密度実装が可能となる．
第１図は本発明の一実施例である記憶装置の概略的な構
成を示すブロック図、第２図はその記憶装置におけるＲ
ＡＭの具体的な構成を示すプロック図、第３図はそのＲ
ＡＭのデータフォーマットの概略を示す模式図、第４図
は従来の記憶装置を用いたシステムの概略的な構成を示
すブロック図である。 ３・・・ＲＯＭ、４・・・ＲＡＭ、５・・・セレクタ、
Ｒ１〜Ｒ８・・・レジスタ、０１〜Ｃ８・・・コンバレ
ー夕、Ｇ・・・ＯＲゲート
成を示すブロック図、第２図はその記憶装置におけるＲ
ＡＭの具体的な構成を示すプロック図、第３図はそのＲ
ＡＭのデータフォーマットの概略を示す模式図、第４図
は従来の記憶装置を用いたシステムの概略的な構成を示
すブロック図である。 ３・・・ＲＯＭ、４・・・ＲＡＭ、５・・・セレクタ、
Ｒ１〜Ｒ８・・・レジスタ、０１〜Ｃ８・・・コンバレ
ー夕、Ｇ・・・ＯＲゲート
Claims (1)
- 【特許請求の範囲】 読出し専用メモリと、 この読出し専用メモリの記憶データのうち修正を要する
記憶データがストアされているアドレスと、修正済みの
データとを対応付けてストアしておくための随時書込み
読出しメモリと、 前記読出し専用メモリをアクセスするアドレスが前記随
時書込み読出しメモリにストアされているアドレスと一
致する場合には、随時書込み読出しメモリから当該アド
レスに対応する記憶データを読出し専用メモリの記憶デ
ータとして読出し、かつ読出し専用メモリをアクセスす
るアドレスが随時書込み読出しメモリにストアされてい
ない場合には、読出し専用メモリの記憶データをそのま
ま読出す手段とを備えたことを特徴とする記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1236697A JPH0398119A (ja) | 1989-09-11 | 1989-09-11 | 記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1236697A JPH0398119A (ja) | 1989-09-11 | 1989-09-11 | 記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0398119A true JPH0398119A (ja) | 1991-04-23 |
Family
ID=17004433
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1236697A Pending JPH0398119A (ja) | 1989-09-11 | 1989-09-11 | 記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0398119A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05334071A (ja) * | 1992-05-28 | 1993-12-17 | Matsushita Electric Ind Co Ltd | ワンチップマイクロコンピュータ |
| US6665237B2 (en) | 2001-05-18 | 2003-12-16 | Hitachi, Ltd. | Control apparatus and optical disc apparatus using it |
-
1989
- 1989-09-11 JP JP1236697A patent/JPH0398119A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05334071A (ja) * | 1992-05-28 | 1993-12-17 | Matsushita Electric Ind Co Ltd | ワンチップマイクロコンピュータ |
| US6665237B2 (en) | 2001-05-18 | 2003-12-16 | Hitachi, Ltd. | Control apparatus and optical disc apparatus using it |
| US7111133B2 (en) | 2001-05-18 | 2006-09-19 | Hitachi, Ltd. | Control apparatus for selectively operating with program data from two memories and having a system controller supplying program data and address for writing the data to the second memory |
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