JP3358214B2

JP3358214B2 - 電子装置

Info

Publication number: JP3358214B2
Application number: JP27519992A
Authority: JP
Inventors: 正男水谷; 智成相根
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1992-09-18
Filing date: 1992-09-18
Publication date: 2002-12-16
Anticipated expiration: 2017-12-16
Also published as: JPH06314190A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、専用のマイクロコント
ローラ等の電子装置、特にセントラルプロセッシングユ
ニット（以下、ＣＰＵという）と、プログラムやデータ
を固定的に格納したリードオンリメモリ（以下、ＲＯＭ
という）と、ランダムアクセスメモリ（以下、ＲＡＭと
いう）等を１チップに集積した電子装置に関する。

【０００２】

【従来の技術】従来、カメラ一体型ビデオテープレコー
ダ（以下、カムコーダという）等の電子機器にはその全
体または一部を制御する制御手段としてワンチップ化さ
れたカスタムＬＳＩの電子装置、いわゆるマイクロコン
トローラが搭載されている。このようなマイクロコント
ローラは一般に、ＣＰＵと、ＲＯＭやＲＡＭ等のメモリ
と、入出力ポート等の周辺回路等から構成される専用マ
イクロコンピュータである。

【０００３】ここで、ＣＰＵはアドレスコントローラと
してメモリ等へのアクセスを制御し、あるいはプロセッ
サとしてプログラムを実行する。また、ＲＯＭにはプロ
グラムやデータ等、搭載される電子機器を制御するため
の情報がファームウェアの形で固定的に格納され、ＲＡ
ＭはＣＰＵにプログラム実行時にワーキングエリア等を
提供し、周辺回路は外部との通信に用いられる。

【０００４】

【発明が解決しようとする課題】近年における電子機器
の高性能化や差別化のため、マイクロコントローラのＲ
ＯＭに格納されるファームウェアの容量は年々増加して
いる。ファームウェアの品質については、プログラムの
構造や種々の検査により、マイクロコントローラの量産
後にバグが発生しないように最大限の努力が払われてい
る。万一、量産バグが発見された場合、従来、外付け回
路の追加等による修正や、バグを訂正したマイクロコン
トローラを再度量産して交換する等の費用と時間と人材
とを必要とする対策を採っていた。しかしながら、カム
コーダのような部品の実装密度の高い電子機器の場合、
外付け回路の追加による修正は殆ど不可能になってきて
いる。

【０００５】本発明はこのような問題点を解決するため
になされたもので、マイクロコントローラ等の電子装置
を複数用いたシステムにおいて、電子装置のアーキテク
チャをあらかじめ量産バグに対応できるものとすること
により、万一、量産バグが発見された場合でも、外部か
ら修正情報を一度与えるだけでバグの回避が可能となる
ようにし、かつ電子装置のＲＯＭを書換えて修正情報が
不要になった場合には、修正情報が与えられてもそれを
用いた処理を実行しないようにした電子装置を提供する
ことを目的とする。

【０００６】

【課題を解決するための手段】前記問題点を解決するた
めに、本発明は、バージョンコードを含む情報を固定的
に記憶する固定記憶手段と、上記情報に基づいて処理を
行なう処理手段と、上記情報の修正情報が記憶されてい
る外部記憶部から上記修正情報を読み出す修正情報読出
手段とを有してなる電子装置において、上記処理手段を
制御する制御信号を生成する制御信号生成手段と、上記
修正情報読出手段により上記外部記憶手段から読み出し
た修正情報を記憶する修正情報記憶手段と、上記固定記
憶手段に記憶されている当該電子装置のバージョンコー
ドと上記修正情報記憶手段に記憶されている修正情報に
含まれているバージョンコードとを比較するバージョン
コード比較手段と、上記修正情報に含まれている修正ア
ドレスを記憶する修正アドレス記憶手段と、上記修正情
報に含まれている修正内容を記憶する修正内容記憶手段
とを備え、上記処理手段は、上記制御信号生成手段から
制御信号が供給されていないことを確認し、上記修正情
報記憶手段に上記外部記憶部から読み出した修正情報を
記憶し、上記バージョンコード比較手段によりバージョ
ンコードを比較し、バージョンコードが一致したとき
に、上記修正アドレス記憶手段に上記修正アドレスを記
憶し、上記修正内容記憶手段に上記修正内容を記憶し、
上記修正内容記憶手段に記憶した修正内容を実行するよ
うに構成した。

【０００７】また、本発明は、上記外部記憶部に記憶さ
れているデータブロックの総データ数（以下、Ｄ１とい
う。）、修正内容を実行する電子装置のコード（以下、
Ｄ２という。）、修正内容（以下、Ｄ３という。）、エ
ラーチェックデータにバージョンコードを加算したデー
タ（以下、Ｄ４という。）及び／又はエラーチェックデ
ータに上記バージョンコードの補数を加算したデータ
（以下、Ｄ５という。）に基づき、上記処理手段によ
り、Ｄ１とＤ２とＤ３とを加算し、上記加算値の下位１
バイトと、Ｄ４からバージョンコードを減算した値とを
比較し、又は上記加算値の下位１バイトと、Ｄ５からバ
ージョンコードの補数を減算した値とを比較して、デー
タのエラーチェック及びバージョンコードの一致／不一
致を判断する。したがって、本発明では、エラーチェッ
クデータとバージョンコードを個別に記憶する必要がな
いので、外部記憶部の記憶容量を節約することができ
る。また、上記処理手段により、Ｄ１とＤ２とＤ３とを
加算し、上記加算値の下位１バイトと、Ｄ４からバージ
ョンコードを減算した値とを比較し、上記加算値の下位
１バイトと、Ｄ５からバージョンコードの補数を減算し
た値とを比較して、データのエラーチェック及びバージ
ョンコードの一致／不一致を判断するように構成しても
よい。このような構成により本発明では、エラーチェッ
クデータとバージョンコードを個別に記憶する必要がな
いので、外部記憶部の記憶容量を節約することができ、
エラーチェック及びバージョンコードの一致／不一致の
比較判断を２回行なうため、正確なエラーチェック及び
バージョンコードの比較判断を行なうことが可能であ
る。

【０００８】

【作用】本発明によれば、制御信号生成手段から制御信
号が供給されていないときに、外部記憶部から入力され
たバージョンコードと固定記憶手段に記憶されているバ
ージョンコードが一致かどうかを比較判断し、バージョ
ンコードが一致している場合に、修正アドレス記憶手段
に修正アドレスを記憶するとともに、修正内容記憶手段
に修正内容を記憶し、修正内容記憶手段に記憶した修正
内容を実行する。したがって、固定記憶手段の内容を新
しくして修正が不要な電子装置に交換したときに、固定
記憶手段内のバージョンコードを更新しておけば、外部
記憶部からこの電子装置に修正内容が入力されても、バ
ージョンコードが一致しないので、修正内容は実行され
ない。電子装置を交換したときに、修正情報が記憶され
ていない外部記憶部に交換することで、修正を行なわな
いようにすることも可能であるが、電子装置を交換する
手間がかかる。これに対して、本発明では、バージョン
コードを更新するだけでよい。

【０００９】

【実施例】以下、本発明の実施例について図面を参照し
ながら詳細に説明する。図１は本発明を適用する電子装
置の構成を示すブロック図である。まず、この電子装置
の構成を説明する。この電子装置１はＣＰＵ２、ＲＯＭ
３、ＲＡＭ４、データバス５、アドレスバス６、修正デ
ータレジスタ７、修正アドレスレジスタ８、コンパレー
タ９、スイッチ１０及び通信回路１１，１６を備えてい
る。通信回路１１は通信回線１２によりＥＥＰＲＯＭ１
３に接続され、通信回路１６は通信回線１７によりコマ
ンダ１８に接続されている。

【００１０】ＥＥＰＲＯＭ１３はＲＯＭ３における修正
アドレス、すなわち修正部分のアドレス又はスタートア
ドレスと、修正内容、すなわち修正部分にパッチしたい
内容やパッチ後に復帰するＲＯＭ３上のアドレス等を格
納している外部記憶手段である。以下、修正アドレスと
修正内容をまとめて修正情報という。ＥＥＰＲＯＭ１３
に格納された修正アドレスは、通信回線１２、通信回路
１１及び８ビットのデータバス５を介して１６ビットの
修正アドレスレジスタ８に書き込まれる。同様にして、
ＥＥＰＲＯＭ１３に格納された１ワードの修正データを
修正データレジスタ７に書き込まれる。さらに、ＥＥＰ
ＲＯＭ１３に格納された修正内容はＲＡＭ４に書き込ま
れる。この書込みはＲＯＭ３に格納されているＩＰＬ
（ＩｎｉｔｉａｌＰａｔｃｈＬｏａｄｅｒ）により
実行される。

【００１１】１６ビットのコンパレータ９はアドレスバ
ス６の実行アドレスをモニタし、修正アドレスに一致す
ると一致信号Ｅを出力する。このコンパレータ９はハー
ドウェアで構成してもソフトウェアで構成してもよい。
スイッチ１０はデータバス５にＲＯＭ３からのデータを
出力するか又は修正データレジスタ７からの修正データ
を出力するかを選択するもので、コンパレータ９が一致
信号Ｅを出力した時のみ、修正データレジスタ７からの
修正データを選択する。

【００１２】コマンダ１８は修正情報の書込みや書換え
を行うための操作手段であり、各種操作キーやディスプ
レイが設けられている。コマンダ１８により修正情報の
書込み又は書換えのコマンドを入力すると、通信回線１
７、通信回路１６及び８ビットのデータバス５を介して
ＣＰＵ２に入力される。ＣＰＵ２はこのコマンドを受信
すると、ＥＥＰＲＯＭ１３に格納されている修正アドレ
スを修正アドレスレジスタ８に書込むこと及び修正デー
タを修正データレジスタ７に書込むことを禁止する。こ
の処理を行う理由は以下の通りである。

【００１３】すなわち、ＥＥＰＲＯＭ１３に格納されて
いる修正情報に誤りがあった場合、パッチ処理に入った
後にプログラムが暴走し、アドレス制御がＲＯＭ３に復
帰しなくなる可能性がある。この場合、ＥＥＰＲＯＭ１
３に記憶されている修正情報を書換えれば、正しい処理
を行うようにすることは可能であるが、修正情報の書込
みや書換えをＲＯＭ３に格納されているＩＰＬを用いて
行っているので、前述したようにプログラムが暴走した
場合には、このＩＰＬに制御が移らなくなってしまうた
め、修正情報の書換えができなくなってしまう。これに
対して、前記処理を行えば、パッチ処理に入らなくなる
ため、ＩＰＬによる制御が可能になる。

【００１４】図２は本発明を適用する電子装置の動作を
示すフローチャートである。以下、図１及び図２を参照
しながら、この電子装置の動作を説明する。まず、電源
投入後の初期化時、ＲＯＭ３に格納されたＩＰＬにより
コマンダ１８、通信回線１７及び通信回路１６間の状態
が安定になるのを待つ（図２のＳ１）。この処理はタイ
マにより時間を測定するようにしてもよいし、コマンダ
１８と通信回路１６との間で信号の送受を行って安定状
態を検知するようにしてもよい。

【００１５】次に、通信回線１７が所定の状態かどうか
を判断する（Ｓ２）。ここで、通信手段が所定の状態と
は、例えばコマンダ１８から修正情報の書込み又は書換
えのコマンドが入力されていない状態、電子装置１にコ
マンダ１８が接続されていない状態等がある。通信手段
が所定の状態でない時は、ＩＰＬによる処理を終了する
（Ｓ６）。そして、例えばコマンダ１８から修正情報の
書込み又は書換えのコマンドが入力されていれば、ＲＯ
Ｍ３内のパッチデータ変更用プログラムに処理が移る。
また、電子装置１にコマンダ１８が接続されていない時
は、電子装置１を内蔵している電子機器の制御対象（カ
ムコーダのサーボ系等）を制御するプログラム等に制御
が移る。

【００１６】通信手段が所定の状態である時は、ＩＰＬ
によりＥＥＰＲＯＭ１３に格納された修正情報のうち修
正アドレスを修正アドレスレジスタ８にラッチし（Ｓ
３）、修正データを修正データレジスタ７にラッチする
（Ｓ４）。さらに、修正内容をＲＡＭ４に読込む（Ｓ
５）。これでＩＰＬによる処理が終了する。次に、コン
パレータ９はアドレスバス６に出される実行アドレスを
修正アドレスレジスタ８に記憶された修正アドレスと比
較する（Ｓ７）。そして、実行アドレスと修正アドレス
が不一致の場合、スイッチ１０はＲＯＭ３側に切換えら
れ（Ｓ１４）、ＣＰＵ２のＲＯＭ３へのアクセス結果と
してＲＯＭ３中に格納されているデータがデータバス５
に出力される（Ｓ１５）。

【００１７】一方、実行アドレスと修正アドレスが一致
した場合、スイッチ１０は修正データレジスタ７側に切
換えられるので（Ｓ８）、修正データレジスタ７にラッ
チされた修正データがデータバス５に出力される（Ｓ
９）。ここで、修正データはＲＯＭ３上のテーブルを参
照する１バイトのテーブルコール命令である。このテー
ブルを参照してＲＯＭ３上の所定のアドレスに格納され
ている修正プログラム起動処理プログラムを実行し、Ｒ
ＡＭ４上の修正プログラムのアドレスの算出等を行う
（Ｓ１０）。そして、ＲＡＭ４上の修正プログラムを実
行する（Ｓ１１）。テーブルコールからの復帰をジャン
プ命令で行うので、修正内容の後尾にはスタック等に待
避したリターンアドレス等を廃棄する命令が置かれてお
り、これを実行する（Ｓ１２）。最後に修正プログラム
に書かれたジャンプ命令を実行してＲＯＭ３の修正部分
をスキップしたアドレスに戻る（Ｓ１３）。この修正部
分への再度のアクセスに備えるため、コンパレータ９に
よるアドレス比較は継続して行われる（Ｓ７）。

【００１８】なお、ＲＯＭ３に複数箇所の修正部分があ
る場合には、上述のフローチャート中、ステップＳ１１
に引き続いて修正アドレスレジスタ８と修正データレジ
スタ７をそれぞれ次の修正アドレスと次の修正データに
更新すればよい。また、コンパレータ９、修正アドレス
レジスタ８及び修正データレジスタ７を複数備えること
により、複数の修正箇所に対応するようにしてもよい。

【００１９】また、図１において外部のスイッチ等を操
作することにより修正アドレスレジスタ８に無効アドレ
スをラッチするように構成してもよい。また、コンパレ
ータ９や修正データレジスタ７の出力をオン・オフ制御
するゲート回路やスイッチング回路を設け、外部からオ
ン・オフ制御が行えるように構成してもよい。このよう
に構成すれば、図２のＳ１，Ｓ2 及びＳ６の処理が不要
になる。

【００２０】さらに、図１においてＥＥＰＲＯＭ１３を
電子装置１の内部に設け通信回線１２にＥＥＰＲＯＭ書
込器を接続して、修正情報をＥＥＰＲＯＭ１３に書込む
ことにより、修正情報が電子装置１の内部に書換え可能
な状態で常駐するようにしてもよい。また、図１におい
てステップＳ１の前にＥＥＰＲＯＭ１３に格納されてい
る修正情報をＲＡＭ４に書込み、ステップＳ２で通信手
段が所定の状態である時に、ＲＡＭ４に書込んだ修正ア
ドレスを修正アドレスレジスタ８にラッチし、修正デー
タを修正データレジスタ７にラッチするように構成して
もよい。

【００２１】図３は本発明の実施例による電子装置の動
作を説明するためのブロック図である。ここで、図１と
対応する部分には対応する番号を付して、その説明を省
略する。電子装置Ａは図１に示した電子装置１に電子装
置Ｂ，Ｃ等と通信するための通信回路１５を付加したも
のである。また、パッチ制御用レジスタ１４Ａは、図１
の修正アドレスレジスタ８と修正データレジスタ７をま
とめたものである。図１のコンパレータ９やスイッチ１
０は省略した。

【００２２】電子装置Ｂは図１に示した電子装置１から
通信回路１１と１６を削除し、電子装置Ａと通信するた
めの通信回路２１Ｂを付加したものである。また、パッ
チ制御用レジスタ１４Ｂも、図１の修正アドレスレジス
タ８と修正データレジスタ７をまとめたものである。電
子装置Ｃ等も電子装置Ｂと同じ構成である。

【００２３】電子装置Ａと電子装置Ｂ，Ｃ等通信回線２
２Ｂ，２２Ｃ等により接続され、双方向通信を行うよう
に構成されている。また、各電子装置は、それぞれのＲ
ＯＭにそれぞれの電子装置コードとバージョンコードを
記憶している。図４は図３のＥＥＰＲＯＭ１３及びＲＯ
Ｍ３Ａ，３Ｂに格納されているデータの説明図である。
図４（ａ）はＥＥＰＲＯＭ１３に格納されているデータ
で、パッチ処理の対象となる電子装置ごとに１つのデー
タブロックを形成している。各データブロックは、その
データブロックのデータ数、パッチ処理の対象となる電
子装置のコード、電子装置のバージョンコード、パッチ
データ及びエラーチェックデータから構成されている。
ここで、バージョンコードとは、電子装置のＲＯＭ上の
プログラムを新しくするごとに更新するコードである。
図４（ａ）では、ＥＥＰＲＯＭ１３には、第１バージョ
ンコード（０１）が格納されている。また、エラーチェ
ックデータとしては、例えばデータブロック中の総デー
タ数からパッチデータまでの総和の下位１バイトと上位
１バイトををデータブロックの末尾に配置する。

【００２４】図４（ｂ），（ｃ）は、それぞれＲＯＭ３
Ａ，３Ｂに格納されている電子装置コードであって、Ｒ
ＯＭ３Ａには電子装置コード０Ａとバージョンコード０
１が格納され、ＲＯＭ３Ｂには電子装置コード０Ｂとバ
ージョンコード０２が格納されていることを示してい
る。電子装置Ｂは１度ＲＯＭ３Ｂの内容を新しくした第
２バージョンである。

【００２５】図５は図３の電子装置ＡのＩＰＬのフロー
チャートであり、図６は図３の電子装置ＢのＩＰＬのフ
ローチャートである。以下、図３〜図６を参照しなが
ら、図３に示されているシステムのＩＰＬの動作を説明
する。まず、電子装置Ａは通信回線１２及び通信回路１
１を介してＥＥＰＲＯＭ１３からデータブロックの総デ
ータ数を読込む（Ｓ２１）。次に、読込んだ総データ数
を基に、対象電子装置コードからエラーチェックデータ
までの１データブロックのデータを読込む（Ｓ２２）。
これらのデータはＲＡＭ４のバッファエリアに格納され
る

【００２６】次に、Ｓ２２で読込んだ対象電子装置コー
ドが自装置すなわちＲＯＭ３Ａに格納してある電子装置
Ａのコードなのかどうかを判断し（Ｓ２３）、自装置の
コードあれば次のデータブロックの総データ数を読込む
（Ｓ２１）。一方、自装置のコードでない、すなわち電
子装置Ｂ，Ｃ等のコードであれば、ＲＡＭ４Ａのバッフ
ァエリアに格納した１データブロックのデータを通信回
路１５及び通信回線２２を介して電子装置Ｂ，Ｃ等の通
信回路２１Ｂ，２１Ｃ等に送信する（Ｓ２４）。

【００２７】次に、ＥＥＰＲＯＭ１３から全データブロ
ックのデータを読込んだかどうかを判断する（Ｓ２
５）。この処理は、例えば最後のデータブロックの末尾
に特定のコードを挿入しておき、それを検出することで
行う。全データブロックのデータを読込んでなければ、
次のデータブロックの総データ数を読込む（Ｓ２１）。
また、全データブロックのデータを読込んでいれば、パ
ッチ修正が許可されているかどうかを判断する（Ｓ２
６）。この判断は図２おけるステップＳ２に相当する。
パッチ修正が許可されていなければ、電子装置Ｂ，Ｃ等
にパッチ修正の禁止を通知し（Ｓ３０）、処理を終了す
る。一方、パッチ修正が許可されていれば、電子装置
Ｂ，Ｃ等にパッチ修正の許可を通知（Ｓ２７）した後、
ＲＡＭ４Ａのバッファエリアに格納したバージョンコー
ドとＲＯＭ３Ａに格納されているバージョンコードとを
比較し、一致しているかどうかを判断する（Ｓ２８）。

【００２８】そして、一致していればＲＡＭ４Ａのバッ
ファエリアに読込んだ自装置のパッチデータをＲＡＭ４
Ａのパッチデータ記憶エリアに移すと共に、修正アドレ
スと修正データをパッチ制御用レジスタ１４Ａにラッチ
して処理を終了する（Ｓ２９）。また、一致していない
時は、処理を終了する。ここでは、いずれも０１で一致
しているので、Ｓ２９の処理を行う。

【００２９】次に、電子装置Ａからデータを受信した電
子装置の動作を電子装置Ｂを例にして説明する。まず、
電子装置Ａから通信回線２２及び通信回路２１Ｂを介し
て受信したデータをＲＡＭ４Ｂのバッファエリアに読込
む（Ｓ３１）。次に、バッファエリアに読込んだデータ
数とデータブロックの先頭にある総データ数が等しいか
どうかを判断し（Ｓ３２）、等しければ次にエラーチェ
ックコードを見てエラーがあるかどうかを判断し（Ｓ３
３）、エラーがなければ電子装置Ａからパッチ修正の許
可が通知されているかどうかを判断し、許可されていれ
ば次にＲＡＭ４Ｂのバッファエリアに格納したバージョ
ンコードとＲＯＭ３Ｂに格納されているバージョンコー
ドが一致しているかどうかを判断する。そして、一致し
ていれば、ＲＡＭ４Ｂのバッファエリアに読込んだ自装
置のパッチデータをＲＡＭ４Ｂのパッチデータ記憶エリ
アに移すと共に、修正アドレスと修正データをパッチ制
御用レジスタ１４Ｂにラッチして処理を終了する（Ｓ３
６）。これに対して、受信したデータ数が総データ数と
不一致であったり、エラーがあったり、パッチ修正が禁
止されていたり、バージョンコードが不一致である場合
には処理を終了する。

【００３０】ここでは、受信したバージョンコードは０
１であり、ＲＯＭ４Ｂに格納されているバージョンコー
ドは０２であって、一致しないからＳ３６の処理が行わ
れない。これは、ＲＯＭ４Ｂにはバグを取り除いた新し
いプログラムが格納されているので、パッチ処理が不要
であることを意味する。図７は図３のＥＥＰＲＯＭ１３
に格納されているデータの他の例の説明図である。

【００３１】この例では、データブロック中に１バイト
のバージョンコードを割り付けるのではなく、データブ
ロック末尾の２バイトにエラーチェックコードとバージ
ョンコードを加算したデータを割り付けている。より詳
細には、エラーチェックデータとして、例えば総データ
数からパッチデータまでを総和を計算し、その下位１バ
イトには単純にバージョンコード（０１）を加算し、上
位１バイトにはバージョンコードの補数（ＦＥ）を加算
している。このようにすれば、ＥＥＰＲＯＭの容量を節
約することができる。

【００３２】エラーチェック及びバージョンコードの一
致を判断する方法は以下のようになる。まず、受信した
データからから計算した「総データ数」＋「対象電子装
置コード」＋「パッチデータ」の下位１バイトと「エラ
ーチェックデータ＋（０１）」−「０１」とを比較し、
さらに前記計算値の上位１バイトと「エラーチェックデ
ータ＋（ＦＥ）」−ＦＥとを比較する。そして、それら
が共に一致している場合のみ、データにエラーがなかっ
たものとしてバージョンコードを０１とする。これによ
り、バージョンコード０１のみを用いた場合と比較する
と誤ってパッチ修正を行ってしまう可能性を低減するこ
とができる。

【００３３】なお、本発明は前記実施例に限定されるも
のではなく、本発明の趣旨に基づき種々の変形が可能で
あり、それらを本発明の範囲から排除するものではな
い。例えば、図６においてバージョンコードの一致を判
断する処理は、Ｓ３１からＳ３４の間のいずれか位置に
配置してもよい。ただし、バージョンコードをエラーチ
ェックデータと加算した場合には、Ｓ３３の処理内で行
うことになる。また、電子装置Ａにおいて自装置のデー
タのエラーチェックを行ってもよい。

【００３４】

【発明の効果】以上、詳細に説明したように、本発明に
よれば、電子装置の固定記憶手段にバグが発見された場
合、外部記憶部から修正情報を入力するだけでバグの回
避が可能となる。また、制御信号生成手段から制御信号
が供給されていないときに、外部記憶部から入力された
バージョンコードと固定記憶手段に記憶されているバー
ジョンコードが一致するかどうかを比較し、上記比較に
よりバージョンコードが一致した場合に、修正アドレス
記憶手段に修正アドレスを記憶するとともに、修正内容
記憶手段に修正内容を記憶し、修正内容記憶手段に記憶
した修正内容を実行することができる。また、本発明に
よれば、外部記憶部に記憶されている修正情報に誤りが
あった場合に、制御信号生成手段から制御信号が供給さ
れ、修正アドレス記憶手段に修正アドレスが書き込まれ
るのを禁止し、及び修正内容記憶手段に修正内容が書き
込まれるのを禁止するので、誤った修正情報による修正
処理を防止し、アドレス制御を固定記憶手段に復帰させ
ることができる。さらに、固定記憶手段の内容を新しく
して修正が不要な電子装置に交換したときに、固定記憶
手段内のバージョンコードを更新しておけば、修正が不
要な電子装置に対して誤って修正内容を実行することを
防止することができる。この場合、外部記憶部の交換が
不要であるため、電子装置の故障時等で、修理部門で交
換を行なう場合の工数の削減とミスの削減が期待でき
る。また、本発明によれば、外部記憶部には、少なくと
も総データ数（以下、Ｄ１という。）、対象電子装置コ
ード（以下、Ｄ２という。）、修正内容（以下、Ｄ３と
いう。）、エラーチェックデータにバージョンコードを
加算したデータ（以下、Ｄ４という。）及び／又はエラ
ーチェックデータにバージョンコードの補数を加算した
データ（以下、Ｄ５という。）が記憶されており、処理
手段により、Ｄ１とＤ２とＤ３とを加算し、加算値の下
位１バイトと、Ｄ４からバージョンコードを減算した値
とを比較し、加算値の下位１バイトと、Ｄ５からバージ
ョンコードの補数を減算した値とを比較して、データの
エラーチェック及びバージョンコードの一致／不一致を
判断するので、エラーチェックデータとバージョンコー
ドを個別に記憶する必要がなく、外部記憶部の記憶容量
を節約することができ、エラーチェック及びバージョン
コードの一致／不一致の比較判断を２回行なうため、正
確なエラーチェック及びバージョンコードの比較判断を
行なうことが可能である。

【図面の簡単な説明】

【図１】本発明を適用する電子装置の構成を示すブロッ
ク図である。

【図２】本発明を適用する電子装置の動作を示すフロー
チャートである。

【図３】本発明の実施例による電子装置の動作を説明す
るためのブロック図である。

【図４】図３のＥＥＰＲＯＭ１３及びＲＯＭ３Ａ，３Ｂ
に格納されているデータの説明図である。

【図５】図４の電子装置ＡのＩＰＬのフローチャートで
ある。

【図６】図４の電子装置ＢのＩＰＬのフローチャートで
ある。

【図７】図３のＥＥＰＲＯＭ１３に格納されているデー
タの他の例の説明図である。

【符号の説明】

１…電子装置、２…ＣＰＵ、３…ＲＯＭ、４…ＲＡＭ、
７…修正データ記憶手段、８…修正アドレス記憶手段、
９…コンパレータ

フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 9/06 G06F 11/00 G06F 11/28

Claims

(57)【特許請求の範囲】

【請求項１】バージョンコードを含む情報を固定的に
記憶する固定記憶手段と、上記情報に基づいて処理を行
なう処理手段と、上記情報の修正情報が記憶されている
外部記憶部から上記修正情報を読み出す修正情報読出手
段とを有してなる電子装置において、上記処理手段を制御する制御信号を生成する制御信号生
成手段と、上記修正情報読出手段により上記外部記憶手段から読み
出した修正情報を記憶する修正情報記憶手段と、上記固定記憶手段に記憶されている当該電子装置のバー
ジョンコードと上記修正情報記憶手段に記憶されている
修正情報に含まれているバージョンコードとを比較する
バージョンコード比較手段と、上記修正情報に含まれている修正アドレスを記憶する修
正アドレス記憶手段と、上記修正情報に含まれている修正内容を記憶する修正内
容記憶手段とを備え、上記処理手段は、上記制御信号生成手段から制御信号が
供給されていないことを確認し、上記修正情報記憶手段
に上記外部記憶部から読み出した修正情報を記憶し、上
記バージョンコード比較手段によりバージョンコードを
比較し、バージョンコードが一致したときに、上記修正
アドレス記憶手段に上記修正アドレスを記憶し、上記修
正内容記憶手段に上記修正内容を記憶し、上記修正内容
記憶手段に記憶した修正内容を実行することを特徴とす
る電子装置。
【請求項２】上記外部記憶部には、少なくともデータ
ブロックの総データ数（以下、Ｄ１という。）、修正内
容を実行する電子装置のコード（以下、Ｄ２とい
う。）、修正内容（以下、Ｄ３という。）、エラーチェ
ックデータにバージョンコードを加算したデータ（以
下、Ｄ４という。）及び／又はエラーチェックデータに
上記バージョンコードの補数を加算したデータ（以下、
Ｄ５という。）が記憶されており、上記処理手段は、Ｄ１とＤ２とＤ３とを加算し、上記加
算値の下位１バイトと、Ｄ４からバージョンコードを減
算した値とを比較し、及び／又は上記加算値の下位１バ
イトと、Ｄ５からバージョンコードの補数を減算した値
とを比較して、データのエラーチェック及びバージョン
コードの一致／不一致を判断することを特徴とする請求
項１記載の電子装置。