JP2908273B2 - ベクトル処理装置 - Google Patents
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Description
【０００１】
【産業上の利用分野】本発明はマルチプロセッサ構成の
ベクトル処理装置に関する。
ベクトル処理装置に関する。
【０００２】
【従来の技術】マルチプロセッサ構成のベクトル処理装
置において、主記憶からベクトルデータを読み出すベク
トルロード命令が各プロセッサから発行される場合、主
記憶におけるバンク競合が発生することがあるため、バ
ンク競合を回避するべくプロセッサ間で主記憶アクセス
の調停を行う必要がある。しかしならが主記憶アクセス
の調停を行うと主記憶の使用効率が低下するため、従来
より主記憶の使用効率を向上させるためにプロセッサ間
での主記憶アクセスの調停を行わずに命令発行が行われ
てきた。この場合、主記憶におけるバンク競合等によ
り、１ベクトル命令内におけるベクトルデータの各要素
間で、プロセッサへ返るデータの間隔が空いたり、また
順番が逆転したりすることがあるため、後続のベクトル
命令がベクトルデータを使用する場合は、そのベクトル
データの全要素がプロセッサへ戻ってきたことを確認し
た後にベクトルデータを使用していた。
置において、主記憶からベクトルデータを読み出すベク
トルロード命令が各プロセッサから発行される場合、主
記憶におけるバンク競合が発生することがあるため、バ
ンク競合を回避するべくプロセッサ間で主記憶アクセス
の調停を行う必要がある。しかしならが主記憶アクセス
の調停を行うと主記憶の使用効率が低下するため、従来
より主記憶の使用効率を向上させるためにプロセッサ間
での主記憶アクセスの調停を行わずに命令発行が行われ
てきた。この場合、主記憶におけるバンク競合等によ
り、１ベクトル命令内におけるベクトルデータの各要素
間で、プロセッサへ返るデータの間隔が空いたり、また
順番が逆転したりすることがあるため、後続のベクトル
命令がベクトルデータを使用する場合は、そのベクトル
データの全要素がプロセッサへ戻ってきたことを確認し
た後にベクトルデータを使用していた。
【０００３】
【発明が解決しようとする課題】上述した従来のベクト
ル処理装置では、主記憶におけるバンク競合等により、
ベクトルロードデータの戻りに滞留や順番の逆転が生じ
る場合があるため、主記憶から読み出したベクトルデー
タを後続命令が使用する場合、前記後続命令が前記ベク
トルデータを使用できるのは、前記ベクトルデータの全
要素が、先行するベクトルロード命令によりプロセッサ
へ戻ってきたことを確認した後である。したがって、ベ
クトルデータを使用する後続命令については、命令の実
行が前記確認の完了まで待たされることとなり、演算実
行性能の低下を引き起こす要因となるという問題点があ
る。
ル処理装置では、主記憶におけるバンク競合等により、
ベクトルロードデータの戻りに滞留や順番の逆転が生じ
る場合があるため、主記憶から読み出したベクトルデー
タを後続命令が使用する場合、前記後続命令が前記ベク
トルデータを使用できるのは、前記ベクトルデータの全
要素が、先行するベクトルロード命令によりプロセッサ
へ戻ってきたことを確認した後である。したがって、ベ
クトルデータを使用する後続命令については、命令の実
行が前記確認の完了まで待たされることとなり、演算実
行性能の低下を引き起こす要因となるという問題点があ
る。
【０００４】本発明は、このような場合において、後続
命令の実行開始を早め、演算実行性能の低下を防止する
ことを目的とする。
命令の実行開始を早め、演算実行性能の低下を防止する
ことを目的とする。
【０００５】
【課題を解決するための手段】本発明のベクトル処理装
置は、主記憶を共有するマルチプロセッサ構成のベクト
ル処理装置において、主記憶に対するベクトルデータロ
ードリクエストの各要素にシステム上ユニークな識別子
を付加する識別子付加手段と、前記各要素の主記憶アク
セスが行なわれる度に主記憶アクセスバンクをチェック
し、アクセス可能と判断された後、主記憶から読み出し
たデータより一定時間早いタイミングで前記データに対
応する前記識別子を、前記ベクトルデータロードリクエ
ストの発行元プロセッサに返却する主記憶制御手段と、
主記憶から読み出されたベクトルデータを保持するベク
トルデータ保持手段と、前記識別子に基づき、前記ベク
トルデータを前記ベクトルデータ保持手段に書き込む書
き込み制御手段と、前記識別子により、書き込まれたベ
クトルデータの要素毎の有効性を示す有効指示手段と、
前記有効指示手段を参照し前記ベクトルデータ保持手段
からベクトルデータの読み出しを開始するように制御す
る読みだし制御手段とを有することを特徴とする。
置は、主記憶を共有するマルチプロセッサ構成のベクト
ル処理装置において、主記憶に対するベクトルデータロ
ードリクエストの各要素にシステム上ユニークな識別子
を付加する識別子付加手段と、前記各要素の主記憶アク
セスが行なわれる度に主記憶アクセスバンクをチェック
し、アクセス可能と判断された後、主記憶から読み出し
たデータより一定時間早いタイミングで前記データに対
応する前記識別子を、前記ベクトルデータロードリクエ
ストの発行元プロセッサに返却する主記憶制御手段と、
主記憶から読み出されたベクトルデータを保持するベク
トルデータ保持手段と、前記識別子に基づき、前記ベク
トルデータを前記ベクトルデータ保持手段に書き込む書
き込み制御手段と、前記識別子により、書き込まれたベ
クトルデータの要素毎の有効性を示す有効指示手段と、
前記有効指示手段を参照し前記ベクトルデータ保持手段
からベクトルデータの読み出しを開始するように制御す
る読みだし制御手段とを有することを特徴とする。
【０００６】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【０００７】図１は本発明の第１の実施例の構成図であ
る。本実施例は４つのベクトル処理プロセッサ３〜６を
有するマルチプロセッサ構成であり、各々のベクトル処
理プロセッサ３〜６は、主記憶制御回路２を通じて主記
憶１に対するアクセスを行うことができる。
る。本実施例は４つのベクトル処理プロセッサ３〜６を
有するマルチプロセッサ構成であり、各々のベクトル処
理プロセッサ３〜６は、主記憶制御回路２を通じて主記
憶１に対するアクセスを行うことができる。
【０００８】各ベクトル処理プロセッサ３〜６は同構成
であり、ベクトル処理プロセッサ３について、その詳細
を示す図１から、命令発行回路３０，命令保持レジスタ
３１，識別子付加回路３２，リクエスト保持レジスタ３
３，リクエスト生成回路３４，ＶＲ書き込み制御回路３
５，４つのベクトルレジスタ３６０〜３６３，有効指示
回路３７，ＶＲ読み出し制御回路３８及びベクトルデー
タ演算回路３９で構成されることがわかる。
であり、ベクトル処理プロセッサ３について、その詳細
を示す図１から、命令発行回路３０，命令保持レジスタ
３１，識別子付加回路３２，リクエスト保持レジスタ３
３，リクエスト生成回路３４，ＶＲ書き込み制御回路３
５，４つのベクトルレジスタ３６０〜３６３，有効指示
回路３７，ＶＲ読み出し制御回路３８及びベクトルデー
タ演算回路３９で構成されることがわかる。
【０００９】ベクトル処理プロセッサ３における命令発
行回路３０から発行された命令は、命令保持レジスタ３
１に格納される。命令発行回路３０からベクトルロード
命令が発行された場合の、命令保持レジスタ３１に格納
される命令の内容の詳細を図２に示す。ベクトルロード
命令の場合、命令保持レジスタ３１には、ＯＰコード３
１０、ベクトルレジスタ番号３１１、ベクトル長３１
２、ディスタンス３１３、スタートアドレス３１４が格
納される。リクエスト生成回路３４は、ＯＰコード３１
０、ディスタンス３１３及びスタートアドレス３１４に
基づき、主記憶アクセスのアドレスを計算し、リード・
ライト情報３３３および主記憶のアドレス３３４をリク
エスト保持レジスタ３３にセットする。
行回路３０から発行された命令は、命令保持レジスタ３
１に格納される。命令発行回路３０からベクトルロード
命令が発行された場合の、命令保持レジスタ３１に格納
される命令の内容の詳細を図２に示す。ベクトルロード
命令の場合、命令保持レジスタ３１には、ＯＰコード３
１０、ベクトルレジスタ番号３１１、ベクトル長３１
２、ディスタンス３１３、スタートアドレス３１４が格
納される。リクエスト生成回路３４は、ＯＰコード３１
０、ディスタンス３１３及びスタートアドレス３１４に
基づき、主記憶アクセスのアドレスを計算し、リード・
ライト情報３３３および主記憶のアドレス３３４をリク
エスト保持レジスタ３３にセットする。
【００１０】同時に、ベクトルレジスタ番号３１１を、
識別子付加回路３２におけるベクトルレジスタ番号保持
レジスタ３２１に格納し、初期設定であらかじめプロセ
ッサ番号保持レジスタ３２０に格納されている自プロセ
ッサ番号とともに、リクエスト保持レジスタ３３にセッ
トする。
識別子付加回路３２におけるベクトルレジスタ番号保持
レジスタ３２１に格納し、初期設定であらかじめプロセ
ッサ番号保持レジスタ３２０に格納されている自プロセ
ッサ番号とともに、リクエスト保持レジスタ３３にセッ
トする。
【００１１】以上の動作は、ベクトル長３１２で示され
る値の回数繰り返し行われ、動作の行われた回数をカウ
ンタ３２２でカウントし、カウンタ３２２の値は要素番
号としてリクエスト保持レジスタ３３にセットされる。
ベクトル長３１２とカウンタ３２２の値はコンパレータ
３２３で比較され、カウンタ３２２の値がベクトル長３
１２と等しくなるとカウンタ３２２を０にリセットす
る。リクエスト保持レジスタ３３上のプロセッサ番号３
３０、ベクトルレジスタ番号３３１、要素番号３３２
は、ベクトルロードデータの各要素に付加されたシステ
ム上ユニークな識別子となる。
る値の回数繰り返し行われ、動作の行われた回数をカウ
ンタ３２２でカウントし、カウンタ３２２の値は要素番
号としてリクエスト保持レジスタ３３にセットされる。
ベクトル長３１２とカウンタ３２２の値はコンパレータ
３２３で比較され、カウンタ３２２の値がベクトル長３
１２と等しくなるとカウンタ３２２を０にリセットす
る。リクエスト保持レジスタ３３上のプロセッサ番号３
３０、ベクトルレジスタ番号３３１、要素番号３３２
は、ベクトルロードデータの各要素に付加されたシステ
ム上ユニークな識別子となる。
【００１２】リクエスト保持レジスタ３３に格納された
各要素の識別子および主記憶アドレス情報は、主記憶制
御回路２を通じて主記憶１に送られる。そして、主記憶
アドレス情報により指定された主記憶アドレスがバンク
ビジー状態でなく、データの読み出し可能であることが
主記憶制御回路２で判定されると、上述の識別子は主記
憶１から主記憶制御回路２へ主記憶読み出しデータが読
み出されてくる前に、主記憶制御回路２からＶＲ書き込
み制御回路３５に送出される。
各要素の識別子および主記憶アドレス情報は、主記憶制
御回路２を通じて主記憶１に送られる。そして、主記憶
アドレス情報により指定された主記憶アドレスがバンク
ビジー状態でなく、データの読み出し可能であることが
主記憶制御回路２で判定されると、上述の識別子は主記
憶１から主記憶制御回路２へ主記憶読み出しデータが読
み出されてくる前に、主記憶制御回路２からＶＲ書き込
み制御回路３５に送出される。
【００１３】主記憶読み出しデータは、主記憶アクセス
タイムの時間の分だけ、識別子より遅れてＶＲ書き込み
制御回路３５に送出される。ＶＲ書き込み制御回路３５
の詳細を図３に示す。リクエスト保持レジスタ３３にお
けるベクトルレジスタ番号３３１はベクトルレジスタ番
号受信レジスタ３５０、要素番号３３２は要素番号受信
レジスタ３５１にそれぞれ主記憶制御回路２を経由して
格納され、主記憶１から読み出されたベクトルデータは
データ受信レジスタ３５２に格納される。また、プロセ
ッサ番号３３０については、主記憶制御回路２におい
て、４個のベクトル処理プロセッサ３〜６の中からベク
トルデータ格納先のプロセッサを選択する際に使用さ
れ、選択されたベクトル処理プロセッサ内において、以
下のような処理が行われる。
タイムの時間の分だけ、識別子より遅れてＶＲ書き込み
制御回路３５に送出される。ＶＲ書き込み制御回路３５
の詳細を図３に示す。リクエスト保持レジスタ３３にお
けるベクトルレジスタ番号３３１はベクトルレジスタ番
号受信レジスタ３５０、要素番号３３２は要素番号受信
レジスタ３５１にそれぞれ主記憶制御回路２を経由して
格納され、主記憶１から読み出されたベクトルデータは
データ受信レジスタ３５２に格納される。また、プロセ
ッサ番号３３０については、主記憶制御回路２におい
て、４個のベクトル処理プロセッサ３〜６の中からベク
トルデータ格納先のプロセッサを選択する際に使用さ
れ、選択されたベクトル処理プロセッサ内において、以
下のような処理が行われる。
【００１４】ベクトルレジスタ番号受信レジスタ３５
０、および要素番号受信レジスタ３５１の出力は持ち回
りバッファ３５３へ出力され、一定時間ベクトルレジス
タ番号及び要素番号を持ち回った後、対応する要素の主
記憶読み出しデータがデータ受信レジスタ３５２から出
力されるのと同じタイミングで、持ち回りバッファ３５
３から出力される。持ち回りバッファ３５３から出力さ
れたベクトルレジスタ番号はデコーダ３５６でデコード
され、ベクトルデータの格納先となるベクトルレジスタ
３６０〜３６３の一つを選択する選択制御信号として、
ベクトルレジスタ３６０〜３６３に送出される。データ
受信レジスタ３５２から出力された主記憶読み出しデー
タは、この選択制御信号により選択されたベクトルレジ
スタにおける、持ち回りバッファ３５３から出力された
要素番号の内容で示されるアドレスに格納される。
０、および要素番号受信レジスタ３５１の出力は持ち回
りバッファ３５３へ出力され、一定時間ベクトルレジス
タ番号及び要素番号を持ち回った後、対応する要素の主
記憶読み出しデータがデータ受信レジスタ３５２から出
力されるのと同じタイミングで、持ち回りバッファ３５
３から出力される。持ち回りバッファ３５３から出力さ
れたベクトルレジスタ番号はデコーダ３５６でデコード
され、ベクトルデータの格納先となるベクトルレジスタ
３６０〜３６３の一つを選択する選択制御信号として、
ベクトルレジスタ３６０〜３６３に送出される。データ
受信レジスタ３５２から出力された主記憶読み出しデー
タは、この選択制御信号により選択されたベクトルレジ
スタにおける、持ち回りバッファ３５３から出力された
要素番号の内容で示されるアドレスに格納される。
【００１５】ベクトルレジスタ番号受信レジスタ３５０
の出力はデコーダ３５５へも出力され、デコーダ３５５
の出力はベクトルデータ有効フラグ３７０〜３７３、カ
ウンタ３７４〜３７７及びセレクタ３７８における選択
制御信号として出力される。ベクトルデータ有効フラグ
３７０〜３７３、カウンタ３７４〜３７７はそれぞれベ
クトルレジスタ３６０〜３６３に対応して存在してお
り、ベクトルデータ有効フラグ３７０〜３７３は、ベク
トルレジスタ３６０〜３６３における各要素のデータの
有効性を示すフラグである。ベクトルデータ有効性フラ
グ３７０〜３７３のそれぞれは、１ベクトルデータの要
素の数と同数のビット数を有する。
の出力はデコーダ３５５へも出力され、デコーダ３５５
の出力はベクトルデータ有効フラグ３７０〜３７３、カ
ウンタ３７４〜３７７及びセレクタ３７８における選択
制御信号として出力される。ベクトルデータ有効フラグ
３７０〜３７３、カウンタ３７４〜３７７はそれぞれベ
クトルレジスタ３６０〜３６３に対応して存在してお
り、ベクトルデータ有効フラグ３７０〜３７３は、ベク
トルレジスタ３６０〜３６３における各要素のデータの
有効性を示すフラグである。ベクトルデータ有効性フラ
グ３７０〜３７３のそれぞれは、１ベクトルデータの要
素の数と同数のビット数を有する。
【００１６】要素番号受信レジスタ３５１に格納された
要素番号は、デコーダ３５４により要素番号に対応する
ビットのみ１をセットした値にデコードされ、ベクトル
データ有効フラグ３７０〜３７３の内、上述の選択制御
信号により選択されたベクトルデータ有効フラグにおけ
る上述のビットに１をセットする。カウンタ３７４〜３
７７は、それぞれベクトルレジスタ３６０〜３６３から
ベクトルデータの読み出しが可能となるまでの時間を示
しており、値が０になるまでクロックサイクル毎に１ず
つカウントダウンし、カウンタ３７４〜３７７の値が０
になるまでは、対応するベクトルレジスタ３６０〜３６
３からベクトルデータの読み出しはできない。
要素番号は、デコーダ３５４により要素番号に対応する
ビットのみ１をセットした値にデコードされ、ベクトル
データ有効フラグ３７０〜３７３の内、上述の選択制御
信号により選択されたベクトルデータ有効フラグにおけ
る上述のビットに１をセットする。カウンタ３７４〜３
７７は、それぞれベクトルレジスタ３６０〜３６３から
ベクトルデータの読み出しが可能となるまでの時間を示
しており、値が０になるまでクロックサイクル毎に１ず
つカウントダウンし、カウンタ３７４〜３７７の値が０
になるまでは、対応するベクトルレジスタ３６０〜３６
３からベクトルデータの読み出しはできない。
【００１７】カウンタ３７４〜３７７はカウンタ制御回
路３７９により制御され、デコーダ３５４から出力され
た要素番号の値とカウンタ３７４〜３７７の現在の値と
を比較して、デコーダ３５５から出力された選択制御信
号により指定されたカウンタに値を設定する。本実施例
の場合、後述のように主記憶１からのデータ読み出しア
クセスタイムが５クロックサイクルあるので、カウンタ
制御回路３７９がカウンタ３７４〜３７７に設定する値
は、（５−要素番号）とカウンタの現在の値とを比較し
て、大きい方の値となる。この措置は、必ずしも要素番
号０からベクトルデータ３６０〜３６３に格納されない
ベクトルデータを要素番号０から読み出せるようにする
ためのもである。セレクタ３７８はカウンタ３７４〜３
７７の出力の中から、選択制御信号により指示されたも
のを選択して、カウンタ制御回路３７９へ送出する。以
上の一連の動作は、ＶＲ書き込み制御回路３５にデータ
が到着する毎に行われる。
路３７９により制御され、デコーダ３５４から出力され
た要素番号の値とカウンタ３７４〜３７７の現在の値と
を比較して、デコーダ３５５から出力された選択制御信
号により指定されたカウンタに値を設定する。本実施例
の場合、後述のように主記憶１からのデータ読み出しア
クセスタイムが５クロックサイクルあるので、カウンタ
制御回路３７９がカウンタ３７４〜３７７に設定する値
は、（５−要素番号）とカウンタの現在の値とを比較し
て、大きい方の値となる。この措置は、必ずしも要素番
号０からベクトルデータ３６０〜３６３に格納されない
ベクトルデータを要素番号０から読み出せるようにする
ためのもである。セレクタ３７８はカウンタ３７４〜３
７７の出力の中から、選択制御信号により指示されたも
のを選択して、カウンタ制御回路３７９へ送出する。以
上の一連の動作は、ＶＲ書き込み制御回路３５にデータ
が到着する毎に行われる。
【００１８】図４に本実施例におけるベクトルデータ有
効フラグ３７０〜３７３への有効ビットの書き込み、お
よびベクトルレジスタ３６０〜３６３へのベクトルデー
タの書き込みの一例のタイムチャートを示す。本図にお
ける横軸の１目盛りは１クロックサイクルを示し、タイ
ムチャート中の数字は要素番号を示す。要素０〜３まで
は要素番号順にクロックサイクル毎に主記憶１からデー
タが読み出されているが、要素４のデータの読み出しの
際に、他のベクトル処理プロセッサからの主記憶アクセ
スによるバンク競合が発生したため、データの読み出し
に滞留が発生し、さらに要素５のデータの読み出しに追
い抜かされている。データ読み出しの滞留や順番の逆転
は要素６、要素９、要素１３についても発生している。
本実施例においては、主記憶１からのデータの読み出し
に際し、５クロックサイクル分のアクセスタイムがある
ので、各要素に関して、ベクトルデータ有効フラグ３７
０〜３７３への有効ビットの書き込みより５クロックサ
イクルの後に、ベクトルレジスタ３６０〜３６３へのデ
ータの書き込みが行われる。
効フラグ３７０〜３７３への有効ビットの書き込み、お
よびベクトルレジスタ３６０〜３６３へのベクトルデー
タの書き込みの一例のタイムチャートを示す。本図にお
ける横軸の１目盛りは１クロックサイクルを示し、タイ
ムチャート中の数字は要素番号を示す。要素０〜３まで
は要素番号順にクロックサイクル毎に主記憶１からデー
タが読み出されているが、要素４のデータの読み出しの
際に、他のベクトル処理プロセッサからの主記憶アクセ
スによるバンク競合が発生したため、データの読み出し
に滞留が発生し、さらに要素５のデータの読み出しに追
い抜かされている。データ読み出しの滞留や順番の逆転
は要素６、要素９、要素１３についても発生している。
本実施例においては、主記憶１からのデータの読み出し
に際し、５クロックサイクル分のアクセスタイムがある
ので、各要素に関して、ベクトルデータ有効フラグ３７
０〜３７３への有効ビットの書き込みより５クロックサ
イクルの後に、ベクトルレジスタ３６０〜３６３へのデ
ータの書き込みが行われる。
【００１９】次に、ベクトルレジスタ３６０〜３６３に
格納されたベクトルデータを使用する演算命令が命令発
行回路３０から発行されると、ＶＲ読みだし制御回路３
８におけるベクトルレジスタ番号保持レジスタ３８０、
およびベクトル長保持レジスタ３８１それぞれに、ベク
トルレジスタ番号及びこのベクトルデータのベクトル長
がセットされ、処理を要素０番から順次連続して行うた
めに、カウンタ３８２が０にリセットされる。カウンタ
３８２の値は、ベクトルレジスタから読み出すベクトル
データの要素番号を示しており、ベクトルデータの読み
出しアドレスとしてベクトルレジスタ３６０〜３６３に
送出され、同時にコンパレータ３８７へも送出される。
格納されたベクトルデータを使用する演算命令が命令発
行回路３０から発行されると、ＶＲ読みだし制御回路３
８におけるベクトルレジスタ番号保持レジスタ３８０、
およびベクトル長保持レジスタ３８１それぞれに、ベク
トルレジスタ番号及びこのベクトルデータのベクトル長
がセットされ、処理を要素０番から順次連続して行うた
めに、カウンタ３８２が０にリセットされる。カウンタ
３８２の値は、ベクトルレジスタから読み出すベクトル
データの要素番号を示しており、ベクトルデータの読み
出しアドレスとしてベクトルレジスタ３６０〜３６３に
送出され、同時にコンパレータ３８７へも送出される。
【００２０】ベクトルレジスタ３６０〜３６３の出力
は、セレクタ３８５においてベクトルレジスタ番号保持
レジスタ３８０の出力で示される選択制御信号により選
択され、ベクトルデータ演算回路３９に送出される。ベ
クトルデータ有効フラグ３７０〜３７３、およびカウン
タ３７４〜３７７の出力は、それぞれセレクタ３８３、
３８４において前述の選択制御信号により選択され、ベ
クトルレジスタ読み出し有効指示回路３８６に送出され
る。
は、セレクタ３８５においてベクトルレジスタ番号保持
レジスタ３８０の出力で示される選択制御信号により選
択され、ベクトルデータ演算回路３９に送出される。ベ
クトルデータ有効フラグ３７０〜３７３、およびカウン
タ３７４〜３７７の出力は、それぞれセレクタ３８３、
３８４において前述の選択制御信号により選択され、ベ
クトルレジスタ読み出し有効指示回路３８６に送出され
る。
【００２１】ベクトルレジスタ有効指示回路３８６は、
命令発行回路３０からベクトルレジスタ３６０〜３６３
に格納されたベクトルデータに関する演算命令であるこ
とと、ベクトル長保持レジスタ３８１からベクトルデー
タのベクトルデータ長の情報を受け取り、セレクタ３８
４の出力値が０（要素番号０からの読み出しが可能な状
態）であり、かつセレクタ３８３の出力値において上述
のベクトル長に対応するビットが全て１である（ベクト
ル長だけの全要素がベクトルレジスタに格納された）場
合に、ベクトルレジスタからのデータ読み出しが可能と
判断し、ベクトルデータ演算回路３９へベクトルデータ
有効指示信号を送出すると同時にカウンタ３８２へカウ
ント動作の起動指示信号を送出する。
命令発行回路３０からベクトルレジスタ３６０〜３６３
に格納されたベクトルデータに関する演算命令であるこ
とと、ベクトル長保持レジスタ３８１からベクトルデー
タのベクトルデータ長の情報を受け取り、セレクタ３８
４の出力値が０（要素番号０からの読み出しが可能な状
態）であり、かつセレクタ３８３の出力値において上述
のベクトル長に対応するビットが全て１である（ベクト
ル長だけの全要素がベクトルレジスタに格納された）場
合に、ベクトルレジスタからのデータ読み出しが可能と
判断し、ベクトルデータ演算回路３９へベクトルデータ
有効指示信号を送出すると同時にカウンタ３８２へカウ
ント動作の起動指示信号を送出する。
【００２２】カウンタ３８２は、この起動指示信号を受
け、クロックサイクル毎に１ずつカウントアップするこ
とで、クロックサイクル毎にベクトルレジスタ３６０〜
３６３から順番に各要素のデータが読み出される。この
ような一連のベクトルレジスタ読み出し動作は、コンパ
レータ３８７においてベクトル長保持レジスタ３８１の
値とカウンタ３８２の値の一致が検出されるまで行わ
れ、検出結果はカウンタ３８２とベクトルレジスタ読み
出し有効指示回路３８６へ送出される。カウンタ３８２
はこの検出結果を受けてカウント動作を停止し、ベクト
ルレジスタ読み出し有効指示回路３８６は検出結果を受
けてベクトルデータ演算回路３９に対するベクトルデー
タ有効指示信号の送出を停止する。ベクトルデータ演算
回路３９は、ベクトルデータ有効指示信号を受け取って
いる間にセレクタ３８５から受け取ったベクトルデータ
についてベクトル演算を実行する。
け、クロックサイクル毎に１ずつカウントアップするこ
とで、クロックサイクル毎にベクトルレジスタ３６０〜
３６３から順番に各要素のデータが読み出される。この
ような一連のベクトルレジスタ読み出し動作は、コンパ
レータ３８７においてベクトル長保持レジスタ３８１の
値とカウンタ３８２の値の一致が検出されるまで行わ
れ、検出結果はカウンタ３８２とベクトルレジスタ読み
出し有効指示回路３８６へ送出される。カウンタ３８２
はこの検出結果を受けてカウント動作を停止し、ベクト
ルレジスタ読み出し有効指示回路３８６は検出結果を受
けてベクトルデータ演算回路３９に対するベクトルデー
タ有効指示信号の送出を停止する。ベクトルデータ演算
回路３９は、ベクトルデータ有効指示信号を受け取って
いる間にセレクタ３８５から受け取ったベクトルデータ
についてベクトル演算を実行する。
【００２３】図４の下段に、本実施例におけるベクトル
レジスタ３６０〜３６３からのベクトルデータの読み出
しの一例のタイムチャートを従来技術と比較して示す。
従来技術においてはベクトルデータの各要素に対応した
有効ビットを持っていないため、ベクトルレジスタから
のデータの読み出し開始は、最後の要素１５がベクトル
レジスタへ書き込まれるのを確認した後でないと行うこ
とができなかった。本発明においては、ベクトルデータ
有効フラグ３７０〜３７３における要素１５の有効ビッ
トが１にセットされるのを確認した時点でベクトルレジ
スタからのデータの読み出しを開始するため、従来技術
と比較して主記憶からのデータ読み出しアクセスタイム
の５クロックサイクル分早くデータの読み出しを開始す
ることが可能となることがわかる。
レジスタ３６０〜３６３からのベクトルデータの読み出
しの一例のタイムチャートを従来技術と比較して示す。
従来技術においてはベクトルデータの各要素に対応した
有効ビットを持っていないため、ベクトルレジスタから
のデータの読み出し開始は、最後の要素１５がベクトル
レジスタへ書き込まれるのを確認した後でないと行うこ
とができなかった。本発明においては、ベクトルデータ
有効フラグ３７０〜３７３における要素１５の有効ビッ
トが１にセットされるのを確認した時点でベクトルレジ
スタからのデータの読み出しを開始するため、従来技術
と比較して主記憶からのデータ読み出しアクセスタイム
の５クロックサイクル分早くデータの読み出しを開始す
ることが可能となることがわかる。
【００２４】
【発明の効果】以上説明したように、本発明は、主記憶
を共有するマルチプロセッサ構成のベクトル処理装置に
おいて、主記憶に対するベクトルデータロードリクエス
トの各要素にシステム上ユニークな識別子を付加する識
別子付加手段と、各要素の主記憶アクセスが行なわれる
度に主記憶アクセスバンクをチェックし、アクセス可能
と判断された後、主記憶から読みだしたデータより一定
時間早いタイミングでデータに対応する識別子を、ベク
トルデータロードリクエストの発行元プロセッサに返却
する主記憶制御手段と、主記憶から読み出されたベクト
ルデータを保持するベクトルデータ保持手段と、識別子
に基づき、ベクトルデータをベクトルデータ保持手段に
書き込む書き込み制御手段と、識別子により、書き込ま
れたベクトルデータの要素毎の有効性を示す有効指示手
段と、有効指示手段を参照しベクトルデータ保持手段か
らベクトルデータの読み出しを開始するように制御する
読みだし制御手段とを有し、識別子付加手段において、
ベクトル命令の発行元プロセッサ番号と、ベクトルデー
タ格納先のベクトルデータ保持手段の番号と、ベクトル
データにおける各要素番号とを識別子として付加し、書
き込み制御手段において、識別子におけるベクトルデー
タ保持手段の番号でベクトルデータ格納先を特定し、ベ
クトルデータ要素番号を書き込みアドレスとして、ベク
トルデータ保持手段に対し要素番号順に並べ変えながら
書き込むように制御し、有効指示手段において、ベクト
ルデータ保持手段に格納されたベクトルデータの各要素
に対応して、データが有効であるか否かを示す有効指示
ビットを有し、識別子で特定されるベクトルデータ保持
手段番号及びベクトルデータ要素番号により該当する有
効指示ビットを点灯させ、読みだし制御手段において、
読み出しアドレスに対応する有効指示ビットを参照し、
点灯している場合に、該当する要素の読み出しを有効と
して、読み出しアドレスを加算することにより、ベクト
ルデータの有効性を各要素毎に付加された識別子により
管理するため、主記憶から読みだされたベクトルデータ
の全要素がベクトルデータ保持手段に格納されるのを待
たずに、ベクトルデータ保持手段からの前記ベクトルデ
ータの読み出しを開始することが可能となり、ベクトル
データを使用した後続のベクトル演算命令の実行開始を
早めることができ、各ベクトル処理装置における演算実
行性能の低下を防止することが可能となる。
を共有するマルチプロセッサ構成のベクトル処理装置に
おいて、主記憶に対するベクトルデータロードリクエス
トの各要素にシステム上ユニークな識別子を付加する識
別子付加手段と、各要素の主記憶アクセスが行なわれる
度に主記憶アクセスバンクをチェックし、アクセス可能
と判断された後、主記憶から読みだしたデータより一定
時間早いタイミングでデータに対応する識別子を、ベク
トルデータロードリクエストの発行元プロセッサに返却
する主記憶制御手段と、主記憶から読み出されたベクト
ルデータを保持するベクトルデータ保持手段と、識別子
に基づき、ベクトルデータをベクトルデータ保持手段に
書き込む書き込み制御手段と、識別子により、書き込ま
れたベクトルデータの要素毎の有効性を示す有効指示手
段と、有効指示手段を参照しベクトルデータ保持手段か
らベクトルデータの読み出しを開始するように制御する
読みだし制御手段とを有し、識別子付加手段において、
ベクトル命令の発行元プロセッサ番号と、ベクトルデー
タ格納先のベクトルデータ保持手段の番号と、ベクトル
データにおける各要素番号とを識別子として付加し、書
き込み制御手段において、識別子におけるベクトルデー
タ保持手段の番号でベクトルデータ格納先を特定し、ベ
クトルデータ要素番号を書き込みアドレスとして、ベク
トルデータ保持手段に対し要素番号順に並べ変えながら
書き込むように制御し、有効指示手段において、ベクト
ルデータ保持手段に格納されたベクトルデータの各要素
に対応して、データが有効であるか否かを示す有効指示
ビットを有し、識別子で特定されるベクトルデータ保持
手段番号及びベクトルデータ要素番号により該当する有
効指示ビットを点灯させ、読みだし制御手段において、
読み出しアドレスに対応する有効指示ビットを参照し、
点灯している場合に、該当する要素の読み出しを有効と
して、読み出しアドレスを加算することにより、ベクト
ルデータの有効性を各要素毎に付加された識別子により
管理するため、主記憶から読みだされたベクトルデータ
の全要素がベクトルデータ保持手段に格納されるのを待
たずに、ベクトルデータ保持手段からの前記ベクトルデ
ータの読み出しを開始することが可能となり、ベクトル
データを使用した後続のベクトル演算命令の実行開始を
早めることができ、各ベクトル処理装置における演算実
行性能の低下を防止することが可能となる。
【図１】本発明の一実施例のブロック図である。
【図２】図１に示した実施例における命令保持レジスタ
３１，識別子付加回路３２及びリクエスト保持レジスタ
３３の詳細図である。
３１，識別子付加回路３２及びリクエスト保持レジスタ
３３の詳細図である。
【図３】図１に示した実施例におけるＶＲ書き込み制御
回路３５，有効性指示回路３７及びＶＲ読み出し制御回
路３８の詳細図である。
回路３５，有効性指示回路３７及びＶＲ読み出し制御回
路３８の詳細図である。
【図４】図１に示した実施例におけるベクトルデータ読
み出し・書き込みのタイムチャートである。
み出し・書き込みのタイムチャートである。
１ 主記憶 ２ 主記憶制御回路 ３〜６ ベクトル処理プロセッサ ３０ 命令発行回路 ３１ 命令保持レジスタ ３１０ ＯＰコード ３１１ ベクトルレジスタ番号 ３１２ ベクトル長 ３１３ ディスタンス ３１４ スタートアドレス ３２ 識別子付加回路 ３２０ プロセッサ番号保持レジスタ ３２１ ベクトルレジスタ番号保持レジスタ ３２２ カウンタ ３２３ コンパレータ ３３ リクエスト保持レジスタ ３３０ プロセッサ番号 ３３１ ベクトルレジスタ番号 ３３２ 要素番号 ３３３ リード・ライト情報 ３３４ アドレス ３４ リクエスト生成回路 ３５ ＶＲ書き込み制御回路 ３５０ ベクトルレジスタ番号受信レジスタ ３５１ 要素番号受信レジスタ ３５２ データ受信レジスタ ３５３ 持ち回りバッファ ３５４〜３５６ デコーダ ３６０〜３６３ ベクトルレジスタ ３７ 有効指示回路 ３７０〜３７３ ベクトルデータ有効フラグ ３７４〜３７７ カウンタ ３７８ セレクタ ３７９ カウンタ制御回路 ３８ ＶＲ読みだし制御回路 ３８０ ベクトルレジスタ番号保持レジスタ ３８１ ベクトル長保持レジスタ ３８２ カウンタ ３８３〜３８５ セレクタ ３８６ ベクトルレジスタ読み出し有効指示回路 ３８７ コンパレータ ３９ ベクトルデータ演算回路
フロントページの続き (56)参考文献 特開 昭62−251956（ＪＰ，Ａ) 特公 昭61−52512（ＪＰ，Ｂ２) 特表 平10−502756（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) G06F 17/16 G06F 12/06 550
Claims (5)
- 【請求項１】 主記憶を共有するマルチプロセッサ構成
のベクトル処理装置において、 主記憶に対するベクトルデータロードリクエストの各要
素にシステム上ユニークな識別子を付加する識別子付加
手段と、 前記各要素の主記憶アクセスが行なわれる度に主記憶ア
クセスバンクをチェックし、アクセス可能と判断された
後、主記憶から読み出したデータより一定時間早いタイ
ミングで前記データに対応する前記識別子を、前記ベク
トルデータロードリクエストの発行元プロセッサに返却
する主記憶制御手段と、 主記憶から読み出されたベクトルデータを保持するベク
トルデータ保持手段と、 前記識別子に基づき、前記ベクトルデータを前記ベクト
ルデータ保持手段に書き込む書き込み制御手段と、 前記識別子により、書き込まれたベクトルデータの要素
毎の有効性を示す有効指示手段と、 前記有効指示手段を参照し前記ベクトルデータ保持手段
からベクトルデータの読み出しを開始するように制御す
る読み出し制御手段とを有することを特徴とするベクト
ル処理装置。 - 【請求項２】 前記識別子付加手段は、ベクトル命令の
発行元プロセッサ番号と、ベクトルデータ格納先のベク
トルデータ保持手段の番号と、ベクトルデータにおける
各要素番号とを識別子として付加することを特徴とする
請求項１記載のベクトル処理装置。 - 【請求項３】 前記書き込み制御手段は、前記識別子に
おけるベクトルデータ保持手段の番号でベクトルデータ
格納先を特定し、ベクトルデータ要素番号を書き込みア
ドレスとして、ベクトルデータ保持手段に対し要素番号
順に並ベ換えながら書き込むように制御することを特徴
とする請求項１記載のベクトル処理装置。 - 【請求項４】 前記有効指示手段は、前記ベクトルデー
タ保持手段に格納されたベクトルデータの各要素に対応
して、データが有効であるか否かを示す有効指示ビット
を有し、前記識別子で特定されるベクトルデータ保持手
段番号およびベクトルデータ要素番号により該当する有
効指示ビットを点灯させることを特徴とする請求項１記
載のベクトル処理装置。 - 【請求項５】 主記憶を共有するマルチプロセッサ構成
のベクトル処理装置において、 主記憶に対するベクトルデータロードリクエストの各要
素にシステム上ユニークな識別子を付加する識別子付加
手段と、 前記各要素の主記憶アクセスが行なわれる度に主記憶ア
クセスバンクをチェックし、アクセス可能と判断された
後、主記憶から読み出したデータより一定時間早いタイ
ミングで前記データに対応する前記識別子を、前記ベク
トルデータロードリクエストの発行元プロセッサに返却
する主記憶制御手段と、 主記憶から読み出されたベクトルデータを保持するベク
トルデータ保持手段と、前記識別子に基づき、前記ベク
トルデータを前記ベクトルデータ保持手段に書き込む書
き込み制御手段と、 前記ベクトルデータ保持手段に格納されたベクトルデー
タの各要素に対応してデータが有効であるか否かを示す
有効指示ビットと、前記ベクトルデータにおける最初の
要素が前記ベクトルデータ保持手段から読み出し可能と
なるまでの時間をカウントダウンするカウント手段とを
有し、前記識別子で特定されるベクトルデータ保持手段
番号およびベクトルデータ要素番号により該当する有効
指示ビットを点灯させ、前記一定時間の値から前記要素
番号の値を減じた値と、前記カウント手段が示す値との
うち大きい方の値を新たに前記カウント手段に設定する
有効指示手段と、 読み出しベクトルデータの全要素に対応する前記有効指
示ビットが点灯し、かつ、前記カウント手段の示す値が
０であることの情報を前記有効指示手段より受けて前記
ベクトルデータの読み出しを開始する読み出し制御手段
とを有することを特徴とする ベクトル処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7128595A JP2908273B2 (ja) | 1995-03-29 | 1995-03-29 | ベクトル処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7128595A JP2908273B2 (ja) | 1995-03-29 | 1995-03-29 | ベクトル処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08272775A JPH08272775A (ja) | 1996-10-18 |
| JP2908273B2 true JP2908273B2 (ja) | 1999-06-21 |
Family
ID=13456287
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7128595A Expired - Fee Related JP2908273B2 (ja) | 1995-03-29 | 1995-03-29 | ベクトル処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2908273B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6701424B1 (en) * | 2000-04-07 | 2004-03-02 | Nintendo Co., Ltd. | Method and apparatus for efficient loading and storing of vectors |
| US7765386B2 (en) * | 2005-09-28 | 2010-07-27 | Intel Corporation | Scalable parallel pipeline floating-point unit for vector processing |
| JP5704012B2 (ja) * | 2011-08-01 | 2015-04-22 | 富士通セミコンダクター株式会社 | プロセッサ、及びプロセッサの制御方法 |
-
1995
- 1995-03-29 JP JP7128595A patent/JP2908273B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08272775A (ja) | 1996-10-18 |
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