JPS584375B2 - メモリ・アクセス制御方式 - Google Patents

Description

【発明の詳細な説明】 本発明は、メモリ・アクセス制御方式、特に互に独立に
アクセスできる複数個のメモリ単位によって構成される
主記憶装置に対するメモリ・アクセス制御方式において
、現アクセス要求が先行するアクセス要求によってアク
セス処理進行中の同じメモリ単位に対して行なわれるも
のか否かを調べると共に、該進行中のアクセス処理が終
了するであろう時間を検出し、アクセス要求元からの無
効アクセス要求を減少するようにしたメモリ・アクセス
制御方式に関するものである。

本発明はそれに限られるものではないが、例えば複数個
のアクセス要求元が人々互に独立に主記憶装置に対じて
アクセス堡求を行なう場合、主記憶装置に対するアクセ
スを中介する記憶装置制御装置は、各アクセス要求につ
いで優先順位決定を行ない、選択されたアクセス要求に
もとずいて主記憶装置に対するアクセスを行ｔう。

しかし、この場合後述する如く、先行するアクセス要求
によって或る１つのメモリ単位（以下バンクと呼ぶ）に
対してアクセス処理が進行しでいる間には、当該バンク
に対してアクセス処理を発動することができない。

このため、現にアクセス処理が進行しつつあるとき、該
アクセス処理がどのバンクに対するものかを指示すべく
当該フドレス情報をシフト・レジスタ上にシフトせしめ
でゆき、現にアクセスしようとするアドレス情報と上記
シフト・レジスタ上をシフトしつつある先行アドレス情
報とを比較するようにする。

そしてもしもすべての先行アドレス情報と不一致が得ら
れたとき、初めで現アクセス要求を受付けるようにされ
る。

そしていずれか１つの先行アドレス情報と一致する場合
該現アクセス要求の受付けは距否される。

この場合、アクセス要求元は、先行アクセス要求にもと
すくアクセス処理が終了した時点で、上記アクセス要求
を受付けてもらうようにする。

このため、上記先行アクセス要求にもとすくアクセス処
理が終了する時間が不明であり、アクセス要求元は無駄
なアクセス要求を発することか生ずる。

本発明は上記の無駄なアクセス要求の発生を減少せしめ
るようにすることを目的としている。

そしてそのため、本発明のメモリ・アクセス制御方式は
互に独立にアクセスできる複数個のメモリ単位によって
構成される主記憶装置、および上記主記憶装置をアクセ
スするアクセス要求元を有し、該アクセス要求元から上
記主記憶装置に対する現アクセス要求時に、先行するア
クセス要求によって同じメモリ単位に対するアクセス処
理が進行中であるか否かを調べて、上記現アクセス要求
に対する受付けを行なうデータ処理システム・メモリア
クセス制御方式においで、上記先行するアクセス要求に
よって同じメモリ単位に対するアクセス処理が進行中で
あることにもとすき上記現アクセス要求の受付けが距否
されたとき、上記先行アクセス夾求によるアクセス処理
が終γするまでの時間を検出するアクセス処理終了時間
検出回路をもうけ、該アクセス処理終了時間検出回路か
らの出力によって上記アクセス要求元からの少なくとも
当該メモリ単位に対するアクセス要求発生を延期せしめ
るようにしたことを特徴としでいる。

以下図面を参照しつつ説明する。

第１図は本発明が適用されるデータ処理システムの−実
施例構成、第２図は第１図図示の記憶装置制御装置の一
実施例構成を示す。

第１図において、１は主記憶装置、１−１，１−２，・
・・・・・，１−ｎは夫々バンク、２は記憶装置制御装
置、３−１ないし３−４は夫々アクセス要求元を表わし
ている。

主記憶装置１に対するアクセス要求が行なわれる場合、
現にアクセス処理が発動された後に、例えはリード処理
の場合で言えば一定のクロツク数を経過して現実にリー
ド・データが主記憶装置１から出力されでくる。

このため、主記憶装置１として、互に独立にアクセスで
きる複数個のメモリ単位即ちバンク１−１ないし１−ｎ
を用意しておき、異なるバンクに対するアクセスである
限り各クロツク毎に夫々のバンクに対してアクセス処理
を発動できるようにする。

即ち、記憶装置制御装置２は、各アクセス要求元からの
アクセス要求についで優先順位決定を行ない、先行して
いるアクセス処理進行中のバンクとは異なるバンクに対
するアクセス要求である限り、各クロツク毎に次々とア
クセス要求を行なってゆくようにされる。

しかし、或るアクセス要求元例えば３−１が或るバンク
例えば１−２に対するアクセス要求を付なったとき、先
行アクセス要求によっＣバンク１−２に対するアクセス
処理が進行中である場合、該アクセス要求の受付けは距
否される。

このため、従来の方式の場合、アクセス要求元３−１は
たびたび無駄なアクセス要求を発することになりかねな
い０ 第２図は第１図図示の記瞳装置制御装置の一実施例構成
を示し、上記受付けを距否するときどの程度の時間経過
後に先行アクセス要求にもとすくアクセス処理が終了す
るかの時間をアクセス要求元に対応するＰＯＲＴ１１に
通知するようにし、上記無駄なアクセス要求を減小する
ようにしている。

図中２は記憶装置制御装置、４は優先順位決定回路、５
はシフト・レジスタ、５１．５−２，・・・・・・，５
−ｍは夫々シフト・レジスタ段、６は比較回路群、６−
１，６−２，・・・・・・，６−ｍは夫々排他的オア回
路、Ｉは一致有無検出回路、８はアンド回路、９はエン
コーダ、１０−１，１０−２１０−３，・・・・・・は
夫々カウンタであって各アクセス要求元３−１ないし３
−４に対応してもうけられるもの、１１−１．１１−２
，１１−３，・・・・・・は夫々インクフェース・ボ一
トであって各アクセス要求元３−１ないし３−４に対応
してもうけられるもの、１２−１，１２−２，・・・・
・・は夫々カウンタ歩進手段、ＴＩＭはアクセス処理終
了時間検出回路を表わしでいる。

各アクセス要求元３−１ないし３−４からのアクセス要
求は記憶装置制御装置２に供給され、該各アクセス要求
は優先順位決定回路４によって１つのアクセス要求のみ
が選択される。

この選択されたアクセス要求のアドレス情報がアンド回
路８に供給され、また該現アクセス要求のアドレス情報
は一致有無検出回路６に導ひかれる。

このとき，先行しで受付けられかつ現にアクセス処理が
進行中である先行アドレス情報と比較され、すべての先
行アドレス情報と一致しでいないときに一致有無検出回
路Ｔはアンド回路８に対して論理「１」を出力する。

これによって優先順位決定同路４から出力されでいるア
ドレス情報は、アンド回路８を介して主記憶装置１側に
供給される。

即ち主記憶装置１における１つのバンクに対してアクセ
ス処理が発動される。

一方該アクセス処理を発動したアドレス情報（少なくと
もバンクを指示するバンク・アドレス情報）がシフト・
レジスタ段５−１にセットされる。

該段５−１の内容は、アクセス処理の進行を制御するク
ロツクに同期して図示右方向にシフトされてゆく。

そして例えばリード処理の場合、シフト・レジスタ段５
−ｍから上記アドレス情報が出力されるときに、ちょう
ど主記憶装置１からリード・データが出力されでくるよ
うにされる。

なお第２図において図示を省略したが、上記アドレス情
報をシフトするシフト・レジスタ５と並列にコントロー
ル情報をシフトするコントロール情報シフト・レジスタ
が存在しでおり、該シフト・レジスタからもコントロー
ル情報かちょうど出力されろ。

そして該コントロール情報中に含まれでいるアクセス要
求元情報によつて、上記リード・データをとのノクセス
要求元に対しで送出するかを決定する。

換言すれば、各アクセス要求には、上述のアドレス情報
と共に当該アクセス要求を発したアクセス要求元情報や
り一ド／ライトなどの指示情報が含まれていると考えて
よい。

上述の如く、或るアクセス要求が優先順位決定回路４か
ら出力されたとき、一致有無検出回路Ｉが不一致を出力
する限り、該アクセス要求は受付けられて、アクセス処
理が発動される。

しかし、排他的オア回路６−１ないし６−ｍのいずれか
１つで一致を検出すると、アンド回路８はオフ状態に保
持され、上記アクセス要求の受付けは距否される。

第２図図示の場合、一致有無検出回路Ｔにおいてもしも
いずれか１つで一致が検出されたとき、該一致が発せら
れたアドレス情報がどのシフト・レジスタ段に存在する
かをエンコーダ９によってコード化するようにする。

即ぢ、今仮に排他的オア回路６−３において一致を検出
したとすると、エンコーダ９は、対応するシフト・レジ
スタ段５−３に幻応したコード例えば値（ｍ−３）をコ
ード化して出力する。

このとき、優先順位決定同路４は、現に受付けを距否さ
れたアクセス要求がどのアクセス要求元からのものかを
指示するアクセス要求元情報に対応して、１つのカウン
タ例えば１０〜１に対してセット指示を与える。

この結果カウンタ１０−１に値（ｍ−３）がセットされ
る。

そして、該カウ７夕１０−１に対して値「０」以上の値
がセットされているとき、該カウンタ１０−１は論理「
１」をインタフェース・ポート１１−１に通知し、この
旨がアクセス要求元３−１に通知されろ。

この間、アクセス要求元３−１は少なくとも同じバンク
に対するアクセス要求を行なわないようにする。

カウンタ１０−１．１０−２，１０−３，・・・・・・
は夫々、主記憶装置に対するアクセス処理の進行に対応
して換言するとアドレス情報がシフト・レジスタ５をシ
フトするのと同期して、歩進手段１２１，１２−２，・
・・・・・によって例えば−１ずつされでゆく。

この結果、上記カウンタ１０−１の内容は（ｍ−３）ク
ロツク目に値ｒＯＪとなり、カウンタ１０−１はインタ
フェース・ボート１１−１に対して論理ｒＯＪを与える
ことになる。

これによってアクセス要求元３−１は、先に距杏された
バンクに対するアクセス要求を発するようにする。

以上説明した如く、本発明によれば、先行するアクセス
によって或るバンクに対するアクセス処理が進行中であ
るために、現アクセス要求の受付けが距否された場合、
当該アクセス要求を行な−たアクセス要求元側に対して
アクセス要求が受伺け可能になる時間を通知するように
している。

このため、アクセス要求元が無駄なアクセス要求を行な
う頻度が減少される。

【図面の簡単な説明】

第１図は本発明が適用されるデータ処理システムの一実
施例構成、第２図は第１図図示の記憶装置制御装置の一
実施例構成を示す。 図中、１は主記憶装置、１−１，１−２，・・・・・・
，１−ｎは夫々メモリ単位、２は記憶装置制御装置、３
−１ないし３−４は夫々アクセス要求元、４は優先順位
決定回路、５はシフト・レジスタ、６は比較回路群、１
は一致肩無検出回路、ＴＩＭはアクセス処理終了時間検
出回路、９はエンコーダ、１０−１，１０−２．１０−
３，・・・・・・はカウンタ、１１−１．１１−２，１
１−３，・・・・・・はインタフェース・ポート、１２
−１，１２−２，・・・・・・は歩進手段を表わす。

Claims (1)

1. 【特許請求の範囲】 １ 互に独立にアクセスできる複数個のメモリ単位によ
   って構成される主記憶装置、および上記主記憶装置をア
   クセスするアクセス要求元を有し、該アクセス要求元か
   ら上記主記憶装置に対する現アクセス要求時に、先行す
   るアクセス要求によって同じメモリ単位に対するアクセ
   ス処理が進行中であるか否かを調べて、上記現アクセス
   要求に対する受付けを行なうデータ処理システム・メモ
   リアクセス制御方式において、上記先行するアクセス要
   求によって同じメモリ単位に対するアクセス処理が進行
   中であることにもとすき上記現アクセス要求の受付けが
   距否されたとき、上記先行アクセス要求によるアクセス
   処理が終了するまでの時間を検出するアクセス処理終了
   時間検出回路をもうけ、該アクセス処理終了時間検出回
   路からの出力によって上記アクセス要求元からの少なく
   とも当該メモリ単位に対するアクセス要求発生を延期せ
   しめ、該メモリ単位が空きになり次第、直ちに該メモリ
   単位に対するアクセス要求を発生させるようにしたこと
   を特徴とするメモリ・アクセス制御方式。 ２ 受付けられたアクセス要求によるアクセス処理が進
   行中に、該アクセス要求のアドレス情報を順次シフトし
   てゆくシフト・レジスタをそなえ、該シフト・レジスタ
   の各段からのアドレス情報と上記現アクセス要求のアド
   レス情報との一致有無をナエツクする一致有無検出回路
   によって、現アクセス要求に対する上記受付けを行なう
   よう構成したことを特徴とする特許請求の範囲第１項記
   載のメモリ・アクセス制御方式。 ３ 上記アクセス処理終了時間検出回路は、上記一致有
   無検出回路において上記現アクセス要求のアドレス情報
   が上記シフト・レジスタのいずれの段からのアドレス情
   報と一致しているかにもとすいて、一致段をコード化す
   るエンコーダをそなえたことを特徴とする特許請求の範
   囲第２項記載のメモリ・アクセス制御方式。 ４ 上記アクセス処理終了時間検出回路は、上記エンコ
   ーダからの出力がセットされるカウンタをそなえると共
   に、該カウンタの内容を上記主記憶装置に対するアクセ
   ス処理クロツクに同期して歩進せしめる歩進手段をそな
   えたことを特徴とする特許請求の範囲第３項記載のメモ
   リ・アクセス制御方式。