JPH06175911A - メモリ制御方式 - Google Patents

Abstract

(57)【要約】 【目的】 メモリアクセス体Ａ１及びメモリアクセスＢ
２などが１つのメモリ１５を共有するシステムにおい
て、メモリライトとメモリリードが競合した場合に、片
方を待たすことなく同時に処理を行なうことの可能なら
しむること。 【構成】 メモリアクセス体Ａ１などからのメモリライ
トデータを一時記憶させておく為のメモリライトデータ
記憶部７と、前記メモリアクセス体からのメモリアドレ
スを一時記憶させておく為のメモリアドレス記憶部８
と、前記メモリライトデータ記憶部及びメモリアドレス
記憶部を制御し、前記メモリへのアクセスの競合を調停
する為の競合制御部３と、前記メモリに対する制御信号
を生成する為のメモリ制御部４とを有することを特徴と
する。 【効果】 システム全体の処理能力を向上させる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、メモリ制御方式に関
し、特にメモリアクセスの要求が競合する場合の調停方
式に関する。

【０００２】

【従来の技術】従来のメモリ制御方式は、複数のメモリ
アクセス体が存在する場合、メモリへのアクセスが競合
した場合には、どちらか優先順位が高いものが先にメモ
リへのアクセスを許可され、その他はその間メモリへの
アクセスを待たされる。そして優先順位の高いメモリア
クセス体のメモリアクセスが完了すると、次に優先順位
の高いメモリアクセス体へメモリのアクセス権が許可さ
れ、メモリアクセス動作に入るという仕組みになってい
る。なおこの時のメモリアクセス動作のタイミングにつ
いては、本発明との比較の為に、後に説明する。

【０００３】

【発明が解決しようとする課題】この種の従来のメモリ
制御方式では、複数のメモリアクセス体のメモリへのア
クセスが競合した時、メモリへのアクセスは１つのメモ
リアクセス体しかできない為、他方のメモリアクセス体
はメモリアクセスが待たされ、その分システム全体の処
理能力も低下してしまうという問題点があった。

【０００４】

【課題を解決するための手段】本発明によれば、複数の
メモリアクセス体がただ１つのメモリを共有するシステ
ムにおいて、前記メモリアクセス体からのメモリライト
データを一時記憶させておく為のメモリライトデータ記
憶部と、前記メモリアクセス体からのメモリアドレスを
一時記憶させておく為のメモリアドレス記憶部と、前記
メモリライトデータ記憶部及びメモリアドレス記憶部を
制御し、前記メモリへのアクセスの競合を調停する為の
競合制御部と、前記メモリに対する制御信号を生成する
為のメモリ制御部とを有することを特徴とするメモリ制
御方式が得られる。

【０００５】

【実施例】次に本発明について図面を参照して説明す
る。図１は本発明の一実施例のブロック構成図である。
又図２は従来技術と本発明の実施例でのメモリアクセス
タイミングの比較図である。

【０００６】図１において、メモリアクセス体Ａ１とメ
モリアクセス体Ｂ２はそれぞれメモリ１５をアクセスす
る装置である。競合制御部３は、メモリアクセス体Ａ１
からのメモリアクセス信号Ａ１０５、メモリアクセス体
Ｂ２からのメモリアクセス信号Ｂ１０７，及びメモリラ
イトデータ記憶部７からのデータバッファ状態信号１１
９を受け、クロック信号１０９でタイミング同期をとり
アクセス権の調停を行なう。ここではメモリアクセス体
Ａ１とメモリアクセス体Ｂ２との優先順位はラウンドロ
ビン方式をとり、メモリアクセス体Ａ１がアクセスを終
了するとメモリアクセス体Ｂ２が最優先となり、更にメ
モリアクセス体Ｂ２がアクセスを終了するとメモリアク
セス体Ａ１が最優先となり、交互に優先順位が変わる。
又メモリライトデータ記憶部７に記憶されているデータ
のメモリライト処理は最下位の優先順位となり、メモリ
アクセス体Ａ１，メモリアクセス体Ｂ２からの要求がな
い場合実行される。

【０００７】又競合制御部３は、調停の結果により、メ
モリデータ選択部５，メモリアドレス選択部６，メモリ
データセレクタ９，メモリアドレスセレクタ１０，及び
メモリ制御部４をそれぞれ制御する為のメモリデータ制
御信号１１０，メモリアドレス制御信号１１１，メモリ
データセレクタ制御信号１２３，メモリアドレスセレク
タ制御信号１２４，及びメモリアクセス開始信号１２０
を出力する。

【０００８】メモリ制御部４は、競合制御部３から出力
されるメモリアクセス開始信号１２０により実際のメモ
リを制御する為のメモリ制御信号１２５を出力する。

【０００９】メモリデータ選択部５は、メモリアクセス
体Ａ１のメモリデータとメモリアクセス体Ｂ２のメモリ
データを、競合制御部３からのメモリデータ制御信号１
１０により選択する。

【００１０】メモリアドレス選択部６は、メモリアクセ
ス体Ａ１のメモリアドレスとメモリアクセス体Ｂ２から
のメモリアドレスを、競合制御部３からのメモリアドレ
ス制御信号１１１により選択制御する。

【００１１】メモリライトデータ記憶部７は、データレ
ジスタＤ1 、データレジスタＤ2 、・・・デ−タレジス
タＤn （以下単にＤ1 ，Ｄ2 ，・・と言う。）と、メモ
リデータ選択部７１とから成り、メモリデータ選択部５
により選択されたメモリアクセス体Ａ１，メモリアクセ
ス体Ｂ２のメモリライトデータを一時記憶する為の先入
れ先出し方式のバッファレジスタである。本記憶部７
は、常にバッファレジスタのライトデータの格納状況
を、データバッファ状態信号１１９として競合制御部３
へ報告している。

【００１２】メモリアドレス記憶部８は、メモリアドレ
ス選択部６により選択されたメモリアクセス体Ａ１，メ
モリアクセス体Ｂ２のメモリアドレスを一時記憶する為
の先入れ先出し方式のバッファレジスタである。これは
メモリライト記憶部７と対になっており、アドレスレジ
スタＡ1 （以下単にＡ1 と言い、以下これに準じる。）
はＤ1 に入ったメモリライトデータのアドレスを記憶
し、Ａ2 はＤ2 に入ったデータのアドレスを、以下同様
にＡn はＤn に対応している。本記憶部８はまた、Ａ1
からＡn の各アドレスに対して、今まさに行なおうとし
ているメモリアクセスのアドレスと比較照合する機能を
持つメモリアドレス比較部８１を備えており、比較され
た結果はアドレス照合信号１２８としてメモリライトデ
ータ記憶部７のＤ1 〜Ｄn の各データレジスタへ伝えら
れる。又アドレス照合信号１２８はＯＲゲート１６で論
理和をとられアドレス一致信号１２９として競合制御部
３へ伝えられる。

【００１３】メモリデータセレクタ９は、メモリライト
データ記憶部７からのライトデータ3 （１２１）とメモ
リデータ選択部５からのライトデータ1 （１１２）を競
合制御部３からのメモリデータセレクタ制御信号１２３
により制御される。

【００１４】メモリアドレスセレクタ１０は、メモリア
ドレス選択部６からのアドレス3 （１１８）と、メモリ
アドレス記憶部８からのアドレス4 （１２２）とを、競
合制御部３からのメモリアドレスセレクタ制御信号１２
４により制御される。

【００１５】双方向バッファＡ１１はメモリアクセス体
Ａ１からのデータバスＡ１０１用のバッファ、双方向バ
ッファＢ１２はメモリアクセス体Ｂ２からのデータバス
Ｂ１０４用のバッファである。メモリデータ用双方向バ
ッファ１３は、メモリデータバス１２６を制御するもの
であり、アドレスバッファ１４はメモリアドレスバス１
２７をドライブするものである。

【００１６】データバスＡ１０１はメモリアクセス体Ａ
１専用のデータバス，アドレスバスＡ１０２は同Ａ１専
用のアドレスバスである。データバスＢ１０４，アドレ
スバスＢ１０３はそれぞれメモリアクセス体Ｂ２専用の
データバス，アドレスバスである。メモリアクセス信号
Ａ１０５はメモリアクセス体Ａ１からのメモリアクセス
要求信号であり、リード／ライトの切分けも情報として
含んでいる。メモリアクセス信号Ｂ１０７はメモリアク
セス体Ｂ２のメモリアクセス要求信号である。応答信号
Ａ１０６，応答信号Ｂ１０８は、それぞれメモリアクセ
ス体Ａ１，メモリアクセス体Ｂ２に対してメモリ１５へ
のアクセスが許可されたことを示す信号である。

【００１７】クロック信号１０９は競合制御部３，メモ
リ制御部４でタイミング制御用クロック信号として使用
される。メモリデータ制御信号１１０は、メモリライト
データ記憶部７，メモリ１５へのライトデータとメモリ
アクセス体へのリードデータを、メモリデータ選択部５
において切換え制御をする信号である。メモリアドレス
制御信号１１１は、メモリアクセス体Ａ１，Ｂ２からの
メモリアドレスをメモリアドレス選択部６によりメモリ
アドレス記憶部８及びメモリ１５へ対し切換え制御をす
る信号である。１１２で示すライトデータ1 はメモリ１
５へ直接出力されるライトデータである。１１３で示す
ライトデータ2 は、メモリライトデータ記憶部７へ出力
されるライトデータである。１１３で示すリードデータ
1 は、メモリライトデータ記憶部７からメモリアクセス
体Ａ１，メモリアクセス体Ｂ２に向けて出力されるデー
タである。１１５で示すリードデータ2 は、メモリ１５
から直接メモリアクセス体Ａ１，メモリアクセス体Ｂ２
に向けて出力されるデータである。

【００１８】１１６で示すアドレス1 は、メモリアドレ
ス記憶部８にて記憶されているアドレスと比較照合する
為のメモリアドレスである。１１７で示すアドレス2
は、メモリアクセス体Ａ１，Ｂ２からのメモリアドレス
をメモリアドレス記憶部８にて記憶する為のメモリアド
レスである。１１８で示すアドレス3 は、メモリアクセ
ス体Ａ１，Ｂ２から直接メモリ１５へ出力されるメモリ
アドレスである。

【００１９】メモリアクセス開始信号１２０は、競合制
御部３にて生成されメモリ制御部４にてメモリ１５へア
クセスを開始する為の信号である。１２１で示すライト
データ3 は、メモリライトデータ記憶部７からメモリ１
５へ書き込まれるデータである。１２２で示すアドレス
4 は、メモリアドレス記憶部８からメモリ１５へ出力さ
れるメモリアドレスである。メモリデータセレクタ制御
信号１２３はメモリデータセレクタ９の制御を行なう信
号である。メモリアドレスセレクタ制御信号１２４はメ
モリアドレスセレクタ１０の制御を行なう信号である。
メモリ制御信号１２５はメモリ制御部４で生成されメモ
リ１５とのアクセスを行なう為の信号である。

【００２０】メモリデータバス１２６は、メモリ１５側
のデータバスでメモリアドレスバス１２７はメモリ１５
側のアドレスバスである。アドレス照合信号１２８は、
メモリアクセス体Ａ１，Ｂ２からのメモリアドレスとメ
モリアドレス記憶部８に記憶されているメモリアドレス
との比較照合結果をメモリライトデータ記憶部７へ通知
する信号である。アドレス一致信号１２９は、アドレス
照合信号１２８の論理和をとった信号である。以上が図
１の説明である。

【００２１】図２（ａ），（ｂ）は、先に説明を省略し
た従来技術におけるメモリアクセスのタイミングと上記
の実施例に於けるメモリアクセスのタイミングをそれぞ
れ現した図である。図２（ａ）において、メモリアクセ
ス体Ａ１のリード1 とメモリアクセス体Ｂ２のライト1
の動作が競合しており、ここではメモリアクセス体Ａ１
のリード1 が優先され、メモリアクセス体Ｂ２のライト
1 が待たされている。そしてメモリアクセス体Ａ１のリ
ード1 動作が終了すると、次に待たされたメモリアクセ
ス体Ｂ２のライト1 動作に入る。一方メモリアクセス体
Ａ１からの次のライト2 の動作が待たされる。この様に
従来技術においては、メモリアクセスの競合が発生した
場合、必ず一方が待たされることになる。

【００２２】図２の（ｂ）に示される本発明の実施例の
動作に就いて説明すると、まず、メモリアクセス体Ａ１
からメモリアクセス信号Ａ１０５にてメモリリード要求
1 が、又メモリアクセス体Ｂ２よりメモリアクセス信号
Ｂ１０７にてメモリライト要求1 が同時にあがる。これ
を受けて競合制御部３は２つの要求の調停を行ない、メ
モリ１５に対してメモリアクセス体Ａ１のリード要求を
実行すべくメモリ制御部４に対してメモリアクセス開始
信号１２０を出力する。これを受けてメモリ制御部４
は、メモリリードをすべくメモリ制御信号１２５を出力
する。一方メモリアクセス体Ａ１からのメモリアドレス
は、アドレスバスＡ１０２を通じメモリアドレス選択部
６へ出力される。ここでは競合制御部３からのメモリア
ドレス制御信号１１１によりメモリアドレスはアドレス
3 （１１８）としてメモリアドレスセレクタ１０へ出力
される。ここで更に競合制御部３からのメモリアドレス
セレクタ制御信号１２４により制御され、アドレスバッ
ファ１４及びメモリアドレスバス１２７を通じメモリ１
５へ出力される。

【００２３】次にメモリ１５から読み出されたデータ
は、メモリデータバス１２６，メモリデータ用双方向バ
ッファ１３を介してリードデータ2 （１１５）としてメ
モリデータ選択部５へ入力される。メモリデータ選択部
５では競合制御部３よりメモリデータ制御信号１１０を
受け双方向バッファＡ１１へ出力し、データバスＡ１０
１を介してメモリアクセス体Ａ１に読み込まれる。そし
て競合制御部３よりメモリアクセス体Ａ１へ応答信号Ａ
１０６を出力し、メモリアクセス体Ａ１のメモリリード
動作を終了する。

【００２４】一方メモリアクセス体Ｂ２からのライト要
求1 （１０７）は、メモリアクセス体Ａ１がリード動作
中次のように行なわれる。すなわち、まずメモリアドレ
スはアドレスバスＢ１０３を介してメモリアドレス選択
部６へ入力される。ここでメモリアドレス制御信号１１
１にてメモリアドレスはアドレス2 （１０７）としてメ
モリアドレス記憶部８へ入力されＡ1 に格納される。ま
たメモリライトデータはデータバスＢ１０４及び双方向
バッファＢ１２を介してメモリデータ選択部５に入力さ
れる。ここではメモリデータ制御信号１１０によりライ
トデータ2 （１１３）としてメモリライトデータ記憶部
７へ入力され、メモリライトデータはＤ1 へ格納され
る。そこで競合制御部３はメモリアクセス体Ｂ２に対し
応答信号Ｂ１０８を出力する。ここでメモリアクセス体
Ｂ２のライトデータ及びメモリアドレスをメモリライト
データ記憶部７及びメモリアドレス記憶部８に一時記憶
した形で動作が終了する。

【００２５】次にメモリアクセス体Ａ１からメモリライ
ト要求2 が、又メモリアクセス体Ｂ２からメモリリード
要求2 が出力される。この場合も前アクセスと同様な動
作で、メモリアクセス体Ｂ２のメモリリードは実際のメ
モリ１５に対して行なわれる。メモリアクセス体Ａ１の
メモリライトは、擬似的にメモリライトデータ記憶部７
のＤ2 へデータが格納され、又メモリアドレス記憶部８
のＡ2 へアドレスが格納され、競合制御部３より応答信
号Ａ１０６が出力されて完了する。

【００２６】次にメモリアクセス体Ａ１，Ｂ２のどちら
からもメモリアクセス要求がない場合は、擬似的なメモ
リライトでメモリライトデータ記憶部７に格納されたデ
ータが実際にメモリ１５に書き込まれるサイクルが実行
される。本サイクルが実行される条件は、メモリアク
セス体Ａ１，Ｂ２それぞれからのメモリアクセス要求が
ないことと、メモリライトデータ記憶部７から出力さ
れるデータバッファ状態信号１１９にて有効データが格
納されていることが示されていることとの２つの条件が
揃ったときである。その動作は、まず競合制御部３にて
以上の２つの条件が確認されると、メモリライトを開始
する為にメモリアクセス開始信号１２０がメモリ制御部
４に出力される。メモリ制御部４はその信号を受け通常
のメモリライト動作と同様にメモリ制御信号１２５をメ
モリ１５に対して出力する。同時にメモリライトデータ
記憶部７は先ほどＤ1 に格納されたデータをライトデー
タ3 （１２１）として出力する。

【００２７】一方メモリアドレス記憶部８は、同じく先
ほどＡ1 に格納されたメモリアドレスをアドレス4 （１
２２）として出力する。競合制御部３によりメモリデー
タセレクタ制御信号１２３とメモリアドレスセレクタ制
御信号１２４が出力され、ライトデータ3 （１２１）は
メモリデータセレクタ９を介して、又アドレス4 （１２
２）はメモリアドレスセレクタ１０を介して、それぞれ
メモリ１５へ出力される。以上でメモリライトデータ記
憶部７に格納されていたデータの書き込みが終了する。

【００２８】次にメモリアクセス体Ａ１からメモリリー
ド要求3 が、メモリアクセス体Ｂ２からメモリリード要
求3 がきた場合、競合制御部３によりメモリアクセス体
Ａ１のメモリリード要求3 が受けつけられ、メモリアク
セス体Ａ１がメモリ１５に対してメモリリードを実施し
ている間、メモリアクセス体Ｂ２が待たされる。メモリ
アクセス体Ａ１のメモリリードが終了すると、メモリア
クセス体Ｂ２のリードが開始される。それと同時にメモ
リアクセス体Ａ１からのメモリライト要求4 も受けつけ
られ、初回のリードとライトの競合時同様の動作をし、
メモリアクセス体Ａ１のライトデータはメモリライトデ
ータ記憶部７のＤ3 に格納され、アドレスはメモリアド
レス記憶部８のＡ3 に格納される。

【００２９】次にメモリアクセス体Ａ１からメモリライ
ト要求5 、又メモリアクセス体Ｂ２からメモリライト要
求4 が出力された場合、これもリード要求の競合と同様
競合動作に入る訳であるが、今回は競合制御部３がラウ
ンドロビン方式で競合を調停している為、前回のリード
競合時メモリアクセス体Ａ１に権利が与えられたので、
メモリアクセス体Ｂ２が優先となってメモリアクセス体
Ｂ２のメモリライト要求4 が受けつけられ、ライトデー
タはメモリライトデータ記憶部７のＤ4 に、又メモリア
ドレスはメモリアドレス記憶部８のＡ4 に格納される。
この間メモリ１５に対しては、メモリライトデータ記憶
部７のＤ2 に格納されているデータが、メモリアドレス
記憶部８のＡ2 に格納されているアドレスでライトされ
る。

【００３０】その後待たされていたメモリアクセス体Ａ
１のメモリライト要求5 が受けつけられ、メモリライト
データ記憶部７のＤ5 にライトデータが、又メモリアド
レス記憶部８のＡ5 にアドレスが格納される。更にこの
間メモリ１５に対しては、メモリライトデータ記憶部７
のＤ3 に格納されているデータがメモリアドレス記憶部
８のＡ5 に格納されているアドレスと共に出力されライ
ト動作を行なう。

【００３１】次に図２での説明以外の動作を説明する。
例えば、メモリライトデータ記憶部７に記憶されていて
まだメモリ１５へ書き込み動作が行なわれていないうち
に、そのデータと同アドレスにメモリリード要求がきた
場合は、メモリアドレス記憶部８の比較照合機能が働
く。メモリアドレス記憶部８は毎回、メモリアクセス体
Ａ１，メモリアクセス体Ｂ２からのメモリアドレスをメ
モリアドレス選択部６からのアドレス1 （１１６）とし
て受け取り、内部でＡ1 〜Ａn に格納されているアドレ
スと比較している。比較の結果アドレスが一致すれば、
メモリアドレス記憶部８はそのアドレスと対に記憶され
ているメモリライトデータ記憶部７のＤ1〜Ｄn のうち
の１つに対してアドレス照合信号１２８を有効にする。

【００３２】本信号によりメモリライトデータ記憶部７
は示されたデータをリードデータ1（１１４）としてメ
モリデータ選択部５に出力し、又メモリデータ選択部５
は競合制御部３からのメモリデータ制御信号１１０によ
り双方向バッファＡ１１もしくは双方向バッファＢ１２
を介しメモリアクセス体Ａ１又はメモリアクセス体Ｂ２
へメモリリードデータとして入力される。

【００３３】一方アドレス照合信号１２８はＯＲゲート
１６により論理和をとられ、アドレス一致信号１２９を
有効にする。本信号により、競合制御部３はメモリ１５
に対しアクセスが行かないように、メモリアクセス開始
信号１２０をマスクし、メモリ制御部４がメモリアクセ
スを開始するのを防ぐ。又、前回と同様な条件でメモリ
ライト要求が発生した場合、メモリアドレスがメモリア
ドレス記憶部８で比較され、一致したアドレスに対する
アドレス照合信号１２８が有効になる。そして本信号に
よりライトデータ2 （１１３）としてメモリアドレス記
憶部８に入力されたメモリライトデータがＤ1 からＤn
のうちの対応する部分に対して上書きされる。その他の
動作は前述のメモリリード要求時と同様である。

【００３４】次にメモリライトデータ記憶部７のデータ
格納数が許容数を満たしている場合、メモリアクセス体
Ａ1 又はＢ2 よりメモリライト要求がくるとデータバッ
ファ状態信号１１９によりデータ格納数のＦｕｌｌ状態
を競合制御部３に通知してメモリライトデータ記憶部７
への二重書込みを防いでいる。又逆にメモリライトデー
タ記憶部７のデータ格納数が０の状態の時にメモリライ
ト要求が来た場合は、メモリライトデータ記憶部７より
内部に格納しているデータがないことを示すデータバッ
ファ状態信号１１９が競合制御部３に通知される。

【００３５】競合制御部３はメモリデータ制御信号１１
０，メモリアドレス制御信号１１１によりそれぞれメモ
リデータ選択部５，メモリアドレス選択部６を制御し、
メモリアクセス体Ａ１又はメモリアクセス体Ｂ２からの
ライトデータをライトデータ1 （１１２）、アドレスを
アドレス3 （１１８）として出力する。更に競合制御部
３は、メモリデータセレクタ制御信号１２３、メモリア
ドレスセレクタ制御信号１２４によりメモリデータセレ
クタ９，メモリアドレスセレクタ１０を制御し、メモリ
１５に対し先ほどのライトデータ1 （１１２），アドレ
ス3 （１１８）を出力する。

【００３６】メモリ制御部４では、競合制御部３よりメ
モリアクセス開始信号１２０を入力され、メモリ１５に
対してメモリライトを行なうべくメモリ制御信号１２５
を出力する。このようにして、メモリライトデータ記憶
部７に有効データが記憶されていない場合、メモリアク
セス体からのメモリライト要求は直接メモリ１５に対し
て動作される。

【００３７】以上の説明から、特に図２の（ａ）と
（ｂ）の比較から、同条件下のアクセス頻度において
は、メモリアクセスに費やす時間が、（ｂ）の実施例の
方が（ａ）の従来技術の方より短くて済むことが分か
る。

【００３８】

【発明の効果】以上説明したように本発明は、複数のメ
モリアクセス体からのメモリアクセス要求に対しメモリ
ライトデータ及びメモリアドレスを一時記憶する機能を
持つことにより、メモリリードとメモリライトが競合し
た場合同時に処理することを可能としたので、メモリア
クセス競合時、メモリアクセス体のメモリアクセスを待
たされる時間が従来技術に対し大幅に削減でき、システ
ム全体の処理能力が向上するという効果を有する。

【図面の簡単な説明】

【図１】本発明の一実施例のブロック図

【図２】従来技術と本発明の実施例におけるメモリアク
セスタイミングの比較図

【符号の説明】

１ メモリアクセス体Ａ ２ メモリアクセス体Ｂ ３ 競合制御部 ４ メモリ制御部 ５ メモリデータ選択部 ６ メモリアドレス選択部 ７ メモリライトデータ記憶部 ８ メモリアドレス記憶部 ９ メモリデータセレクタ １０ メモリアドレスセレクタ １１ 双方向バッファＡ １２ 双方向バッファＢ １３ メモリデータ用双方向バッファ １４ アドレスバッファ １５ メモリ １６ ＯＲゲート １０１ データバスＡ １０２ アドレスバスＡ １０３ アドレスバスＢ １０４ データバスＢ １０５ メモリアクセス信号Ａ １０６ 応答信号Ａ １０７ メモリアクセス信号Ｂ １０８ 応答信号Ｂ １０９ クロック信号 １１０ メモリデータ制御信号 １１１ メモリアドレス制御信号 １１２ ライトデータ1 １１３ ライトデータ2 １１４ リードデータ1 １１５ リードデータ2 １１６ アドレス1 １１７ アドレス2 １１８ アドレス3 １１９ データバッファ状態信号 １２０ メモリアクセス開始信号 １２１ ライトデータ3 １２２ アドレス4 １２３ メモリデータセレクタ制御信号 １２４ メモリアドレスセレクタ制御信号 １２５ メモリ制御信号 １２６ メモリデータバス １２７ メモリアドレスバス １２８ アドレス照合信号 １２９ アドレス一致信号

Claims (1)

【特許請求の範囲】
1. 【請求項１】 複数のメモリアクセス体がただ１つのメ
   モリを共有するシステムにおいて、前記メモリアクセス
   体からのメモリライトデータを一時記憶させておく為の
   メモリライトデータ記憶部と、前記メモリアクセス体か
   らのメモリアドレスを一時記憶させておく為のメモリア
   ドレス記憶部と、前記メモリライトデータ記憶部及びメ
   モリアドレス記憶部を制御し、前記メモリへのアクセス
   の競合を調停する為の競合制御部と、前記メモリに対す
   る制御信号を生成する為のメモリ制御部とを有すること
   を特徴とするメモリ制御方式。