JPH1083373A - プログラマブルコントローラ - Google Patents

Abstract

(57)【要約】 【課題】 高速に機能ユニットがＣＰＵユニットのデバ
イス格納メモリの内容を参照又は書き換えることにより
シーケンスプログラムを高速に実行できるプログラマブ
ルコントローラを得ること。 【解決手段】 任意の機能ユニット３０からデバイス格
納メモリ１３をアクセスできるよう、デバイス格納メモ
リ１３に演算部１２側とバスインタフェース１０１側の
いずれか一方を接続するためのバスの切り替えを行うバ
ス切替部１１０を設け、更にバス切替部１１０にタイミ
ングの調停手段１０１ａを設ける。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、プログラマブル
コントローラに関し、特にＣＰＵユニットとは別に通
信、位置決め等の機能を実行する機能ユニットを有する
プログラマブルコントローラに関するものである。

【０００２】

【従来の技術】図７は一般的なユニット式のプログラマ
ブルコントローラの構成を示している。このプログラマ
ブルコントローラは、ＣＰＵユニット１０と、各種制御
対象（図示せず）に対してオン、オフ信号の入出力を行
う入出力ユニット２０と、通信、位置決め等の機能を実
行する機能ユニット３０と、電源ユニット４０と、これ
ら各ユニットを装着されるベースユニット５０とにより
構成されている。

【０００３】図８は従来におけるプログラマブルコント
ローラの内部構成を示している。

【０００４】ＣＰＵユニット１０は、シーケンスプログ
ラムを格納するプログラムメモリ１１と、シーケンスプ
ログラムを実行する演算部１２と、デバイスと呼ばれる
演算データを格納するデバイス格納メモリ１３と、ベー
スユニット５０に設けられている外部バス５１に対して
アクセス可能なバスインタフェース１４とを有してい
る。

【０００５】入出力ユニット２０は、入出力部２１と、
外部バス５１からアクセスされるバスインタフェース２
２とを有している。

【０００６】機能ユニット３０は、機能に応じて異なる
個別機能部３１と、２ポートメモリ３２と、外部バス５
１からアクセスされるバスインタフェース３３とを有し
ている。

【０００７】図９はデバイス格納メモリ１３のメモリマ
ップ例を示している。デバイス格納メモリ１３は、入出
力ユニット２０の入力データを格納する入力レジスタ１
３ａと、入出力ユニット２０の出力データを格納する出
力レジスタ１３ｂと、内部演算で使用するワードデータ
を格納するデータレジスタ１３ｃと、内部演算で使用す
るビットデータを格納する内部リレー１３ｄ等を含んで
いる。

【０００８】つぎに、上述の構成によりプログラマブル
コントローラの動作について説明する。ＣＰＵユニット
１０の演算部１２は予めプログラムメモリ１１に格納さ
れているシーケンスプログラムに基づきデバイス格納メ
モリ１３の入力レジスタ１３ａ、出力レジスタ１３ｂ、
データレジスタ１３ｃ、内部リレー１３ｄ等のデータを
使用して演算し、その結果をデバイス格納メモリ１３の
シーケンスプログラムにより指定された領域に格納す
る。

【０００９】ＣＰＵユニット１０は、シーケンスプログ
ラムを先頭から終わりまで実行すると、入出力ユニット
２０から外部バス５１を経由して入力情報を読み込み、
これをデバイス格納メモリ１３の入力レジスタ１３ａに
格納し、デバイス格納メモリ１３の出力レジスタ１３ｂ
の内容を外部バス５１経由で入出力ユニット２０に出力
する。その後、再度シーケンスプログラムの先頭に戻
り、シーケンスプログラムを実行すると云う動作を繰り
返す。

【００１０】一般的にプログラマブルコントローラは、
デバイス格納メモリ１３を有することに特徴が有り、プ
ログラムメモリ１１に格納されるシーケンスプログラム
とデバイス格納メモリ１３の内容が制御内容を決定す
る。

【００１１】シーケンス演算はビット演算が多く、この
性能を上げるために、マイクロプロセッサとは別にハー
ドウエアロジック演算器を備えている場合が多く、この
演算器を、シーケンスプログラム及びデバイス格納メモ
リ１３の内容からマイクロプロセッサを介さずに直接演
算できるように構成することで、性能向上を図ってい
る。

【００１２】従ってプログラムメモリ１１とデバイス格
納メモリ１３の二つメモリのアクセス速度がプログラマ
ブルコントローラの実行性能に大きな影響を持ってい
る。

【００１３】機能ユニット３０は、個別機能部３１によ
って通信や位置決め等のように機能が異なるが、ＣＰＵ
ユニット１０とのデータのやりとりを行う方式は共通で
ある。つぎに機能ユニット３０とＣＰＵユニット１０と
のデータのやりとりの動作について説明する。

【００１４】機能ユニット３０がＣＰＵユニット１０の
デバイス格納メモリ１３の内容を参照したい場合、個別
機能部３１は、２ポートメモリ３２に参照したいデータ
の種類と個数を書き込み、ＣＰＵユニット１０に外部バ
ス５１を経由して割り込みをかける。

【００１５】割り込みを受けたＣＰＵユニット１０は、
機能ユニット３０の２ポートメモリ３２のデータを参照
して要求内容に応じたデータをデバイス格納メモリ１３
から読み出し、これを２ポートメモリ３２に書き込み、
処理終了を知らせる割り込みを機能ユニット３０に対し
発行する。

【００１６】反対に、機能ユニット３０がＣＰＵユニッ
ト１０のデバイス格納メモリ１３の内容を書き換えたい
場合、個別機能部３１は、２ポートメモリ３２に書き換
えたいデータを書き込み、ＣＰＵユニット１０に外部バ
ス５１を経由して割り込みをかける。

【００１７】割り込みを受けたＣＰＵユニット１０は、
機能ユニット３０の２ポートメモリ３２を参照し、要求
内容に応じたデータをデバイス格納メモリ１３に書き込
み、処理終了を知らせる割り込みを機能ユニット３０に
対して発行する。

【００１８】従来のプログラマブルコントローラでは、
機能ユニット３０がＣＰＵユニット１０のデバイス格納
メモリ１３の内容を参照したい場合、あるいは書き換え
たい場合には、上述のように手続きが煩雑となり、この
処理を実行している間、シーケンスプログラムの実行が
中断されるため実行速度が遅くなり、制御性能が悪化す
ると云う問題点があった。

【００１９】上述の問題を解決すべく改良されたプログ
ラマブルコントローラが図１０に示されている。このプ
ログラマブルコントローラは外部バス５１に接続された
共有メモリ６０を有している。共有メモリ６０はＣＰＵ
ユニット１０、機能ユニット３０からアクセス可能なメ
モリである。

【００２０】ＣＰＵユニット１０は外部バス５１の調停
回路を含むバスインタフェース（マスタ）１０１を有
し、機能ユニット３０は調停回路は有さないが外部バス
５１に対してアクセスすることができるバスインタフェ
ース（スレーブ）３０１を有している。

【００２１】つぎに、このプログラマブルコントローラ
の動作について説明する。ＣＰＵユニット１０の演算部
１２がデバイス格納メモリ１３のデータを参照してシー
ケンスプログラムを実行し、シーケンスプログラムを先
頭から終わりまで一回実行する（以後１スキャンと呼
ぶ）度に、演算部４はデバイス格納メモリ１３の内容を
入れ換えると共に共有メモリ６０の内容も入れ換える。

【００２２】機能ユニット３０がＣＰＵユニット１０の
デバイス格納メモリ１３の内容を参照したい場合、デバ
イス格納メモリ１３に代えて共有メモリ６０に対してア
クセスする。１スキャンに一回、デバイス格納メモリ１
３の内容と共有メモリ６０の内容を入れ換えるため、見
かけ上、機能ユニット３０はデバイス格納メモリ１３の
データを参照する動作と同等の動作をすることになる。

【００２３】

【発明が解決しようとする課題】図１０に示されている
プログラマブルコントローラでは、機能ユニット３０が
共有メモリ６０のデータを参照する場合の手順は簡略化
され、図８に示されているプログラマブルコントローラ
に比して高速になるが、１スキャンに一回デバイス格納
メモリ１３の内容と共有メモリ６０の内容を入れ換える
処理が必要となるため、その分、プログラマブルコント
ローラの性能が悪化する。

【００２４】また、デバイス格納メモリ１３の内容と共
有メモリ６０の内容の時間差による不整合によって制御
に不都合が生じる場合がある。この場合には、一時的に
ＣＰＵユニット１０の演算部１２の動作か、機能ユニッ
ト３０の個別機能部３１の動作のいずれかを待たせる必
要が生じるため、プログラマブルコントローラの性能が
更に悪化すると云う問題点がある。

【００２５】この発明は、上述のような問題点を解決す
るためになされたもので、機能ユニットがＣＰＵユニッ
トのデバイス格納メモリの内容を高速で参照あるいは書
き換えることによりシーケンスプログラムを高速に実行
できるよう改良されたプログラマブルコントローラを得
ることを目的としている。

【００２６】

【課題を解決するための手段】上述の目的を達成するた
めに、この発明によるプログラマブルコントローラは、
シーケンスプログラムを格納するプログラムメモリとシ
ーケンスプログラムを実行する演算部とデバイスと呼ば
れる演算データを格納するデバイス格納メモリと外部バ
ス接続用のインタフェースからなるＣＰＵユニットと、
個別機能部と外部バス接続用のバスインタフェースから
なる一つ又は複数の機能ユニットとが外部バスにより接
続されたプログラマブルコントローラにおいて、前記Ｃ
ＰＵユニットの前記デバイス格納メモリに前記ＣＰＵユ
ニットの前記演算部側と前記バスインタフェース側のい
ずれか一方を接続するためのバス切り替えを行うバス切
替部を有しているものである。

【００２７】この発明によるプログラマブルコントロー
ラでは、バス切替部によるバス切り替えで、任意の機能
ユニットからもデバイス格納メモリに直接アクセスでき
る。

【００２８】つぎの発明によるプログラマブルコントロ
ーラは、上述のようなプログラマブルコントローラにお
いて、前記バス切替部が、前記デバイス格納メモリをア
クセスする時間を２分割し、その一方を前記演算部のア
クセス専用とし、他方を前記外部バス上に装着された任
意の機能ユニットのアクセスを許可するタイミングの調
停を行う時分割方式タイミング調停手段を含んでいるも
のである。

【００２９】この発明によるプログラマブルコントロー
ラでは、バス切替部の時分割方式タイミング調停手段に
よってデバイス格納メモリをアクセスする時間が２分割
され、一方が演算部のアクセス専用になり、他方が任意
の機能ユニットのアクセスを許可する時間帯になる。

【００３０】つぎの発明によるプログラマブルコントロ
ーラは、上述のようなプログラマブルコントローラにお
いて、前記バス切替部が、演算部側とバスインタフェー
ス側のアドレスとデータをラッチするラッチ回路を有し
ているものである。

【００３１】この発明によるプログラマブルコントロー
ラでは、デバイス格納メモリに対するアクセスが演算部
と機能ユニットとで時分割制御され、デバイス格納メモ
リのデータの読み書きの途中で、アクセス権が移行して
も、アドレスやデータがバス切替部のラッチ回路にラッ
チされる。

【００３２】つぎの発明によるプログラマブルコントロ
ーラは、上述のようなプログラマブルコントローラにお
いて、前記バス切替部が、前記演算部と任意の機能ユニ
ットを先着順に優先するタイミングの調停を行う先着順
方式タイミング調停手段を有しているものである。

【００３３】この発明によるプログラマブルコントロー
ラでは、バス切替部の先着順方式タイミング調停手段に
よってデバイス格納メモリに対するアクセス権が先着順
に設定される。

【００３４】つぎの発明によるプログラマブルコントロ
ーラは、シーケンスプログラムを格納するプログラムメ
モリとシーケンスプログラムを実行する演算部とデバイ
スと呼ばれる演算データを格納するデバイス格納メモリ
と外部バス接続用のインタフェースからなるＣＰＵユニ
ットと、個別機能部と外部バス接続用のバスインタフェ
ースからなる一つ又は複数の機能ユニットとが外部バス
により接続されたプログラマブルコントローラにおい
て、前記デバイス格納メモリが共用デバイス格納メモリ
として外部バス上に設けられているものである。

【００３５】この発明によるプログラマブルコントロー
ラでは、デバイス格納メモリが共用デバイス格納メモリ
として外部バス上に設けられており、ＣＰＵユニットと
任意の機能ユニットのいずれからもデバイス格納メモリ
を直接アクセスできる。

【００３６】つぎの発明によるプログラマブルコントロ
ーラは、上述のようなプログラマブルコントローラにお
いて、前記ＣＰＵユニットの前記バスインタフェース
が、前記共用デバイス格納メモリに対する同時アクセス
を禁止するために先着順にアクセスの許可信号を与える
調停回路を含んでいるものである。

【００３７】この発明によるプログラマブルコントロー
ラでは、ＣＰＵユニットのバスインタフェースが有して
いる調停回路によって先着順に共用デバイス格納メモリ
に対するアクセス権が与えられ、演算部と機能ユニット
とが共用デバイス格納メモリに対し同時にアクセスする
ことが回避される。

【００３８】つぎの発明によるプログラマブルコントロ
ーラは、上述のようなプログラマブルコントローラにお
いて、前記ＣＰＵユニットの前記バスインタフェース
が、複数の機能ユニットから同時にアクセスが有った場
合に最も早い機能ユニットに対してアクセス権を与え、
他の機能ユニットを待機させる調停手段を有しているも
のである。

【００３９】この発明によるプログラマブルコントロー
ラでは、複数の機能ユニットから同時にアクセスが有っ
た場合には、ＣＰＵユニットのバスインタフェースが有
している調停手段によって先着順にアクセス権が設定さ
れる。

【００４０】

【発明の実施の形態】以下に添付の図を参照してこの発
明の実施の形態を詳細に説明する。なお、以下に説明す
るこの発明の実施の形態において、上述の従来例と同一
構成の部分は、上述の従来例に付した符号と同一の符号
を付してその説明を省略する。

【００４１】（実施の形態１）図１は実施の形態１のプ
ログラマブルコントローラの内部構成を示している。

【００４２】ＣＰＵユニット１０は、プログラムメモリ
１１、演算部１２、デバイス格納メモリ１３、バスイン
タフェース（マスタ）１０１に加えて、デバイス格納メ
モリ１３に対して演算部１２側とバスインタフェース１
０１側のいずれか一方のバスを接続するバス切り替えを
行うバス切替部１１０を有している。

【００４３】機能ユニット３０は個別機能部３１とバス
インタフェース（スレーブ）３０１とにより構成されて
いる。

【００４４】図２はバス切替部１１０の内部構造を示し
ている。バス切替部１１０は、アドレスバススイッチ１
１２と、データバススイッチ１１４と、アドレスバス直
結スイッチ１１５と、データバス直結スイッチ１１６
と、アドレスラッチ回路１１７ａ、１１７ｂと、データ
ラッチ回路１１８ａ、１１８ｂと、時分割方式タイミン
グ調停回路１１９と、クロック生成回路１２０とを有し
ている。

【００４５】アドレスバススイッチ１１２は演算部１２
側のアドレスバス１１１ａとバスインタフェース１０１
側のアドレスバス１１１ｂのいずれか一方を選択的にデ
バイス格納メモリ１３に接続する。データバススイッチ
１１４は演算部１２側のデータバス１１３ａとバスイン
タフェース１０１側のデータバス１１３ｂのいずれか一
方を選択的にデバイス格納メモリ１３に接続する。

【００４６】アドレスバス直結スイッチ１１５は、ＣＰ
Ｕユニット１０が入出力ユニット２０をアクセスする場
合にオンし、演算部１２側のアドレスバス１１１ａとバ
スインタフェース１０１側のアドレスバス１１１ｂとを
直接接続する。データバス直結スイッチ１１６は、ＣＰ
Ｕユニット１０が入出力ユニット２０をアクセスする場
合にオンし、演算部１２側のデータバス１１３ａとバス
インタフェース１０１側のデータバス１１３ｂとを直接
接続する。

【００４７】アドレスラッチ回路１１７ａ、１１７ｂは
アドレスバス１１１ａ、１１１ｂのアドレスデータを保
持し、データラッチ回路１１８ａ、１１８ｂは双方向ラ
ッチとしてデータバス１１３ａ、１１３ｂのデータを保
持する。

【００４８】時分割方式タイミング調停回路１１９は、
各スイッチ１１２、１１４、１１５、１１６及び各ラッ
チ回路１１７ａ、１１７ｂ、１１８ａ、１１８ｂの動作
を制御する信号を生成するものであり、デバイス格納メ
モリ１３をアクセスする時間を２分割し、その一方を演
算部１２のアクセス専用とし、他方を外部バス５１上に
装着された機能ユニット３０等の任意のユニットのアク
セスを許可するタイミングの調停を行う。

【００４９】機能ユニット３０等のユニットが外部バス
５１に複数個接続されている場合には、バスインタフェ
ース（マスタ）１０１が内蔵している調停回路１０１ａ
が複数のユニットから同時にアクセスが有った場合に最
も早いユニットに対してアクセス権を与え、他のユニッ
トを待機させる。これにより機能ユニット３０等のユニ
ットのアクセス権が先着順に優先設定される。

【００５０】つぎに実施の形態１の動作について説明す
る。機能ユニット３０がＣＰＵユニット１０のデバイス
格納メモリ１３の内容を参照したい場合、個別機能部３
１はデバイス格納メモリ１３をバスインタフェース（マ
スタ）１０１及び外部バス５１を経由して直接的にアク
セスする。

【００５１】図３はバス切替部１１０のバス切り替え動
作による各部の波形を示している。図３において、ａは
クロック波形、ｂは演算部バス波形、ｃはデバイス格納
メモリバス波形、ｄはメモリ占有状況、ｅはバスＩ／Ｆ
バス波形をそれぞれ示している。

【００５２】クロック生成回路１２０により生成された
クロックａはバス切替部１１０、演算部１２、バスイン
タフェース（マスタ）１０１に供給される。

【００５３】演算部１２がデバイス格納メモリ１３の内
容を使ってシーケンスプログラムを実行する場合、デバ
イス格納メモリ１３の内容を参照する。このときのアド
レスバス１１１ａ、データバス１１３ａの動作を示して
いるのが演算部バス波形ｂである。またデバイス格納メ
モリ１３に対するアクセスの状況を示しているがデバイ
ス格納メモリバス波形ｃである。

【００５４】デバイス格納メモリ１３へのアクセスは演
算部１２からとバスインタフェース（マスタ）１０１か
らのアクセスが時間的に２分割され、メモリ占有状況ｄ
に示すように交互にアクセス権が与えられる。メモリ占
有状況ｄにおいて、Ａは演算部１２から、Ｂはバスイン
タフェース（マスタ）１０１からのアクセスを許可する
時間である。この例では、１クロックで一つのメモリア
クセスを行っており、演算部１２は２クロックで一つの
シーケンスプログラムを実行している。言い換えれば、
演算部１２での１実行時間の半分のクロックでメモリア
クセスが可能な回路としている。

【００５５】シーケンスプログラムは１実行に対し１メ
モリアクセスを行う場合が多いため、図３の演算部バス
波形ｂのようにメモリアクセスが連続する場合がよく起
こる。この１実行時間全部をデバイス格納メモリ１３を
占有しないよう、アドレスラッチ回路１１７ａ、双方向
のデータラッチ回路１１８ａによってアドレス、データ
のラッチを行い、演算部１２がデバイス格納メモリ１３
を占有する時間を半分にしている。後の半分の時間は、
バスインタフェース（マスタ）１０１経由のアクセス専
用に確保してある。

【００５６】バスインタフェース（マスタ）１０１経由
のアクセス速度は、外部バス５１にユニットが複数装着
されると、浮遊容量が大きくなるため、一般に演算部１
２からのアクセスに比べ遅い。機能ユニット３０がＣＰ
Ｕユニット１０のデバイス格納メモリ１３の内容を参照
あるいは書き換えているときのアドレスバス１１１ａ、
データバス１１３ａの動作を示しているのがバスＩ／Ｆ
バス波形ｅである。

【００５７】この場合も、演算部１２からのアクセス動
作時と同様に、アドレス、データの保持をアドレスラッ
チ１１７ｂ、双方向のデータラッチ１１８ｂで行うこと
により、バスインタフェース（マスタ）１０１からのア
クセス専用に確保してある時間の一つを利用してデバイ
ス格納メモリ１３へのアクセスを実行する。

【００５８】このとき、時分割方式タイミング調停回路
１１９はバスインタフェース（マスタ）１０１経由の機
能ユニット３０に対する許可信号によりバスインタフェ
ース（マスタ）１０１側を待機させることで、演算部１
２側のアクセスを優先させ、バスインタフェース（マス
タ）１０１側のアクセスを空いた時間に割り当てる。演
算部１２側はいつでもアクセス可能な状態であり、演算
部１２への許可信号は出さない。

【００５９】これにより演算部１２によるシーケンスプ
ログラムの実行時間が無駄に遅くなることがない。

【００６０】バスインタフェース（マスタ）１０１は、
内蔵の調停回路１０１ａによって、複数の機能ユニット
３０から同時にアクセスが有った場合に最も早い機能ユ
ニット３０に対してアクセス権を与え、他の機能ユニッ
ト３０を待機させる。

【００６１】各機能ユニット３０のバスインタフェース
（スレーブ）３０１はアクセスを開始するときにリクエ
スト信号をオンする。この信号を受け取ったバスインタ
フェース（マスタ）１０１の調停回路は最も早くリクエ
スト信号を受け取った機能ユニット３０に許可信号を与
え、この許可を受け取った機能ユニット３０がアクセス
を開始する。他の機能ユニット３０は許可信号が来るま
で待機する。

【００６２】上述のように、デバイス格納メモリ１３に
演算部１２側とバスインタフェース１０１側のいずれか
一方のバスがバス切替部１１０によって切り替え接続さ
れるから、機能ユニット３０から直接にデバイス格納メ
モリ１３をアクセスすることができ、ＣＰＵユニット１
０と機能ユニット３０との間のデータのやりとりに余分
な処理を必要とせずにシーケンスプログラムを高速に実
行することができるようになる。

【００６３】また、バス切替部１１０の時分割方式タイ
ミング調停手段１１９により演算部１２側とバスインタ
フェース（マスタ）１０１側のアクセス権が時分割設定
されるから、機能ユニット３０からのアクセスがあって
も演算部１２によるシーケンスプログラムの実行時間は
変化せず、高速で均一な制御が可能になる。

【００６４】（実施の形態２）図４は実施の形態２のバ
ス切替部１１０の内部構造を示している。バス切替部１
１０は、アドレスバススイッチ１１２と、データバスス
イッチ１１４と、アドレスバス直結スイッチ１１５と、
データバス直結スイッチ１１６と、先着順方式タイミン
グ調停回路１２１とを有している。

【００６５】アドレスバススイッチ１１２と、データバ
ススイッチ１１４と、アドレスバス直結スイッチ１１５
と、データバス直結スイッチ１１６とは、実施の形態１
におけるものと同じ動作を行う。

【００６６】先着順方式タイミング調停回路１２１は、
演算部１２と任意の機能ユニット３０を先着順に優先す
るタイミングの調停を行うものであり、演算部１２から
のアクセスとバスインタフェース（マスタ）１０１から
のアクセスにおいて、両者からのアクセスが重なった場
合にそれぞれから出されたリクエスト信号を受付け、先
着した方に対して許可信号を送り、アドレスバススイッ
チ１１２及びデータバススイッチ１１４を先着側に切り
替える。これにより後着側は先着側がアクセスを終了
し、自分に対する許可信号が来るまで待機する。

【００６７】つぎに、実施の形態２の動作について説明
する。演算部１２からのアクセスとバスインタフェース
（マスタ）１０１からのアクセスとが重なると、先着順
方式タイミング調停回路１２１が、そのそれぞれから出
されたリクエスト信号を受付け、先着した方に対して許
可信号を送り、アドレスバススイッチ１１２及びデータ
バススイッチ１１４が先着側に切り替えられる。これに
より先着側がデバイス格納メモリ１３にアクセスする。

【００６８】これに対し、後着側は、先着側がアクセス
を終了し、自分に対する許可信号がオンするまで待機
し、また許可信号がオフの間はアクセスを中断して待機
し、オンになるとアクセスを続行する。この様子は図５
に示されている。

【００６９】図５では、バスインタフェース（マスタ）
１０１からのアクセスが割り込むことにより演算部１２
からのアクセスが待機させられている。

【００７０】なお、複数の機能ユニット３０からのアク
セスが重なった場合の動作については、実施の形態１と
同様である。

【００７１】この実施の形態でも、上述のように、デバ
イス格納メモリ１３に演算部１２側とバスインタフェー
ス（マスタ）１０１側のいずれか一方のバスがバス切替
部１１０によって切り替え接続されるから、機能ユニッ
ト３０から直接にデバイス格納メモリ１２をアクセスす
ることができ、ＣＰＵユニット１０と機能ユニット３０
との間のデータのやりとりに余分な処理を必要とせずに
シーケンスプログラムを高速に実行することができるよ
うになる。

【００７２】実施の形態２では、先着順方式タイミング
調停回路１２１により、演算部１２側とバスインタフェ
ース（マスタ）１０１側とで先着順にデバイス格納メモ
リ１３に対するアクセス権が与えられるから、シーケン
スプログラムの実行速度を高速に保つ観点において、機
能ユニット３０の接続個数が比較的少ない小規模システ
ムで、また機能ユニット３０からのデバイス格納メモリ
１３に対するアクセス頻度が比較的少なく、シーケンス
プログラムの実行時間に与える影響が少ない場合におい
て有用であり、実施の形態１のもの比してアクセス速度
が２倍おそいメモリを使用することが可能になり、安価
に構成できる。

【００７３】（実施の形態３）図６は実施の形態３を示
している。なお、図６に於いて、図１に対応する部分は
図１に付した符号と同一の符号を付けてその説明を省略
する。

【００７４】実施の形態３では、デバイスと呼ばれる演
算データを格納するデバイス格納メモリが共用デバイス
格納メモリ７０としてベースユニット５０の外部バス５
１上に設けられている。

【００７５】共用デバイス格納メモリ７０は、ＣＰＵユ
ニット１０の演算部１２と機能ユニット３０のいずれか
らのアクセスを許すものであり、同時アクセスを禁止す
るためにバスインタフェース（マスタ）１０１の調停回
路１０１ａが先着順にアクセスの許可信号を与える。

【００７６】つぎに、実施の形態３の動作について説明
する。ＣＰＵユニット１０の演算部１２は予めプログラ
ムメモリ１１に格納されたシーケンスプログラムに基づ
き共用デバイス格納メモリ７０のデータを使用して演算
し、その結果を共用デバイス格納メモリ７０に格納す
る。

【００７７】演算部１２が共用デバイス格納メモリ７０
をアクセスする場合、他の機能ユニット３０からのアク
セスが競合しないようリクエスト信号をオンする。バス
インタフェース（マスタ）１０１の調停回路１０１ａ
は、機能ユニット３０からのリクエストをチェックし、
競合がなければ演算部１２に許可信号を返す。許可信号
を受け取った演算部１２は共用デバイス格納メモリ７０
をアクセスする。

【００７８】機能ユニット３０がデバイスの内容を参照
したい時などには、バスインタフェース（マスタ）１０
１に対しリクエスト信号をオンする。演算部１２からの
アクセスが重なっている場合には、調停回路１０１ａが
許可信号を返してくるまで待機し、許可信号が来ると、
共用デバイス格納メモリ７０を直接アクセスする。

【００７９】なお、この実施の形態でも、複数の機能ユ
ニット３０からのアクセスが重なった場合の動作につい
ては、実施の形態１と同様である。

【００８０】この実施の形態では、デバイス格納メモリ
が共用デバイス格納メモリ７０として外部バス５１上に
設けられているから、機能ユニット３０からデバイス格
納メモリのデータを直接に参照することができ、ＣＰＵ
ユニット１０と機能ユニット３０との間のデータのやり
とりに余分な処理を必要としないと云う効果がある。ま
た共用デバイス格納メモリ７０を複数のＣＰＵユニット
１０で共用することで、複数のＣＰＵユニット１０を持
つシステム構成が可能になる。

【００８１】

【発明の効果】以上の説明から理解される如く、この発
明によるプログラマブルコントローラによれば、バス切
替部によるバス切り替えで、任意の機能ユニットからも
デバイス格納メモリに直接アクセスできるから、ＣＰＵ
ユニットと機能ユニットとの間のデータのやりとりに余
分な処理を必要とせず、シーケンスプログラムを高速に
実行できるようになる。

【００８２】つぎの発明によるプログラマブルコントロ
ーラによれば、バス切替部の時分割方式タイミング調停
手段によってデバイス格納メモリをアクセスする時間が
２分割され、一方が演算部のアクセス専用になり、他方
が任意の機能ユニットのアクセスを許可する時間帯にな
るから、機能ユニットからのアクセスがあっても演算部
によるシーケンスプログラムの実行時間は変化せず、高
速で均一な制御が可能になるという効果が得られる。

【００８３】つぎの発明によるプログラマブルコントロ
ーラによれば、デバイス格納メモリに対するアクセスが
演算部と機能ユニットとで時分割制御され、デバイス格
納メモリのデータの読み書きの途中で、アクセス権が移
行しても、アドレスやデータがバス切替部のラッチ回路
にラッチされるから、演算部によるプログラム実行によ
ってメモリアクセスが連続する場合でも、１実行時間全
部に亙ってデバイス格納メモリを占有することがない。

【００８４】つぎの発明によるプログラマブルコントロ
ーラによれば、バス切替部の先着順方式タイミング調停
手段によってデバイス格納メモリに対するアクセス権が
先着順に設定されるから、アクセス速度が遅いメモリが
使用でき、安価に構成できると云う効果が得られる。

【００８５】つぎの発明によるプログラマブルコントロ
ーラによれば、デバイス格納メモリが共用デバイス格納
メモリとして外部バス上に設けられており、ＣＰＵユニ
ットと任意の機能ユニットのいずれからもデバイス格納
メモリに直接アクセスできるから、ＣＰＵユニットと機
能ユニットとの間のデータのやりとりに余分な処理を必
要とせず、シーケンスプログラムを高速に実行できるよ
うになる。また複数のＣＰＵユニットを持つシステム構
成が可能になる。

【００８６】つぎの発明によるプログラマブルコントロ
ーラによれば、ＣＰＵユニットのバスインタフェースが
有している調停回路によって先着順に共用デバイス格納
メモリに対するアクセス権が与えられるから、演算部と
機能ユニットとが共用デバイス格納メモリに対し同時に
アクセスすることが回避される。

【００８７】つぎの発明によるプログラマブルコントロ
ーラによれば、複数の機能ユニットから同時にアクセス
が有った場合には、ＣＰＵユニットのバスインタフェー
スが有している調停手段によって先着順にアクセス権が
設定されるから、外部バスに複数の機能ユニットが接続
されたシステム構成が可能になる。

【図面の簡単な説明】

【図１】 この発明に係る実施の形態１のプログラマブ
ルコントローラの内部構成例を示すブロック図である。

【図２】 実施の形態１に係るプログラマブルコントロ
ーラのバス切替部の内部構成例を示すブロック図であ
る。

【図３】 実施の形態１に係るバス切替部の動作を波形
で示した説明図である。

【図４】 実施の形態２に係るプログラマブルコントロ
ーラのバス切替部の内部構成例を示すブロック図であ
る。

【図５】 実施の形態２に係るバス切替部の動作を波形
で示した説明図である。

【図６】 この発明に係る実施の形態３のプログラマブ
ルコントローラの内部構成例を示すブロック図である。

【図７】 一般的なプログラマブルコントローラのシス
テム構成を示すブロック図である。

【図８】 従来例によるプログラマブルコントローラの
内部構成例を示すブロック図である。

【図９】 従来例によるデバイス格納メモリのメモリマ
ップを示す説明図である。

【図１０】 もう一つの従来例によるプログラマブルコ
ントローラの内部構成例を示すブロック図である。

【符号の説明】

１０ ＣＰＵユニット，１１ プログラムメモリ，１２
演算部，１３ デバイス格納メモリ，１０１ バスイ
ンタフェース（マスタ），１０１ａ 調停回路，１１０
バス切替部，１１２ アドレスバススイッチ，１１４
データバススイッチ，１１７ａ，１１７ｂ アドレス
ラッチ回路，１１８ａ，１１８ｂ データラッチ回路，
１１９ 時分割方式タイミング調停回路，１２０ クロ
ック生成回路，１２１ 先着順方式タイミング調停回
路，２０ 入出力ユニット，３０機能ユニット，３１
個別機能部，３０１ バスインタフェース（スレー
ブ），４０ 電源ユニット，５０ ベースユニット，７
０ 共用デバイス格納メモリ

Claims (7)

【特許請求の範囲】
1. 【請求項１】 シーケンスプログラムを格納するプログ
   ラムメモリとシーケンスプログラムを実行する演算部と
   デバイスと呼ばれる演算データを格納するデバイス格納
   メモリと外部バス接続用のインタフェースからなるＣＰ
   Ｕユニットと、個別機能部と外部バス接続用のバスイン
   タフェースからなる一つ又は複数の機能ユニットとが外
   部バスにより接続されたプログラマブルコントローラに
   おいて、 前記ＣＰＵユニットの前記デバイス格納メモリに前記Ｃ
   ＰＵユニットの前記演算部側と前記バスインタフェース
   側のいずれか一方を接続するためのバス切り替えを行う
   バス切替部を有していることを特徴とするプログラマブ
   ルコントローラ。
2. 【請求項２】 前記バス切替部は、前記デバイス格納メ
   モリをアクセスする時間を２分割し、その一方を前記演
   算部のアクセス専用とし、他方を前記外部バス上に装着
   された任意の機能ユニットのアクセスを許可するタイミ
   ングの調停を行う時分割方式タイミング調停手段を含ん
   でいることを特徴とする請求項１に記載のプログラマブ
   ルコントローラ。
3. 【請求項３】 前記バス切替部は、演算部側とバスイン
   タフェース側のアドレスとデータをラッチするラッチ回
   路を有していることを特徴とする請求項２に記載のプロ
   グラマブルコントローラ。
4. 【請求項４】 前記バス切替部は、前記演算部と任意の
   機能ユニットを先着順に優先するタイミングの調停を行
   う先着順方式タイミング調停手段を有していることを特
   徴とする請求項１に記載のプログラマブルコントロー
   ラ。
5. 【請求項５】 シーケンスプログラムを格納するプログ
   ラムメモリとシーケンスプログラムを実行する演算部と
   デバイスと呼ばれる演算データを格納するデバイス格納
   メモリと外部バス接続用のインタフェースからなるＣＰ
   Ｕユニットと、個別機能部と外部バス接続用のバスイン
   タフェースからなる一つ又は複数の機能ユニットとが外
   部バスにより接続されたプログラマブルコントローラに
   おいて、 前記デバイス格納メモリが共用デバイス格納メモリとし
   て外部バス上に設けられていることを特徴とするプログ
   ラマブルコントローラ。
6. 【請求項６】 前記ＣＰＵユニットの前記バスインタフ
   ェースは、前記共用デバイス格納メモリに対する同時ア
   クセスを禁止するために先着順にアクセスの許可信号を
   与える調停回路を含んでいることを特徴とする請求項５
   に記載のプログラマブルコントローラ。
7. 【請求項７】 前記ＣＰＵユニットの前記バスインタフ
   ェースは、複数の機能ユニットから同時にアクセスが有
   った場合に最も早い機能ユニットに対してアクセス権を
   与え、他の機能ユニットを待機させる調停手段を有して
   いることを特徴とする請求項１〜６のいずれか一つに記
   載のプログラマブルコントローラ。