JPH06301631A

JPH06301631A - メモリ制御回路

Info

Publication number: JPH06301631A
Application number: JP8356393A
Authority: JP
Inventors: Yuji Tanaka; 勇司田中
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1993-04-09
Filing date: 1993-04-09
Publication date: 1994-10-28

Abstract

(57)【要約】【目的】複数の中央処理装置からの個別的なアクセス
要求を、メモリ制御回路を設けて調停処理することによ
ってメモリの共有化を図る。【構成】メモリ制御回路１は、複数のＣＰＵ２１ａ，
２１ｂからの同時アクセスが発生したときには、調停回
路２は予め定められる優先順位に従って上位の要求を受
付け、下位の要求を保留し、受付け中のＣＰＵに対応す
るバッファ５、ラッチ６、セレクタ７を能動化あるいは
非能動化して、当該ＣＰＵのバスラインとメモリのバス
ラインとを接続する。メモリ３がＤＲＡＭの場合にはリ
フレッシュ要求が最優先に扱われる。上位のアクセスが
終われば、前記保留を解除して下位のアクセス要求を受
け付け、バスラインを切り換え接続する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、メモリ制御回路に関
し、さらに詳しくは、読み込みおよび書き込みが自在な
メモリを、複数の中央処理装置から個別にアクセスでき
るようにし、該メモリを該複数の中央処理装置によって
共有できるようにするメモリ制御回路に関する。

【０００２】

【従来の技術】中央処理装置（以下、「ＣＰＵ」とい
う）によって制御される各種の装置において、低機能の
装置では１個のＣＰＵでも対応できるが、装置の高速度
化、高機能化が要求されるにしたがい、対応しきれなく
なってくる。これに対処するためには高速ＣＰＵに置き
換えて処理能力をアップさせる方法があるが、新たなソ
フトウエアが必要となって過去のソフトウエア資産が生
かされず、ＣＰＵの高速化にともなって周辺デバイスも
高速化が必要になるなど、コスト面での問題が生じる。

【０００３】このような問題解消のために、プログラム
を複数のＣＰＵに分散し、ＣＰＵ１個当たりの作業分担
量を減じて高速化を図る方法が提案されている。たとえ
ば図９に示されている高速ファクシミリ装置５１では、
２個のＣＰＵ５２，５３を用いて、一方のＣＰＵ５２に
は図示しないインターフェイスを介して外部との送受信
に関連するモデム５４や操作パネルなどの入力手段５５
が接続され、他方のＣＰＵ５３には内部動作に関連する
スキャナ５６やプリンタ５７などが接続され、ＣＰＵ１
個の分担作業量を減じてその分の高速化が図られてい
る。これら２つのＣＰＵ５２，５３には自己用のＲＯＭ
５８，５９のほかに、双方から個別にアクセス可能な複
数個のデュアルポートＲＡＭ６０ａ，６０ｂ，６０ｃ，
…が接続され、一方のＣＰＵが書き込んだデータを、他
方のＣＰＵが読み込むといった、メモリの共有化によっ
て、データの転送などに要する処理と時間の低減化が図
られている。

【０００４】

【発明が解決しようとする課題】しかしながら前述の従
来技術に用いられているデュアルポートＲＡＭ６０は、
汎用性に欠ける上に比較的小容量でしかも高価であり、
バスラインを接続するためのポート端子数が増えるので
配線量が多くなり、基板面積と関連して小形化が困難と
いう問題点がある。

【０００５】小型大容量の観点からダイナミックＲＡＭ
（以下「ＤＲＡＭ」という）を使用するときにはリフレ
ッシュの問題があり、またメモリを共有することによっ
て双方のＣＰＵから同時にアクセス要求が発生した場合
の対処についての問題点がある。たとえば図１０に示さ
れるように、４ビットデータ「０，０，０，０」がスト
アされているメモリがあり、ここへ一方のＣＰＵが
「１，１，１，１」を新たに書き込み、同時に他方のＣ
ＰＵがこれを読み込む場合を想定する。信号の遅延など
のためすべてのデータの書き込みを終えるには時刻ｔ０
０から時刻ｔ０２までの時間Ｔｗが必要であり、この間
は各ビットデータは「０」，「１」まちまちである。し
たがって正確な読み込みは時刻ｔ０２以後になされなけ
ればならないが、同時アクセスのタイミングが不適切だ
と時刻ｔ０１で「０，１，０，１」のように誤って読み
込んでしまう。同様なことは読み込み−書き込みの場合
にも起こり得る。

【０００６】このような不具合を解消するために、たと
えば図１１のタイムチャートに示されるように、一定時
間幅Ｔｍでハイ・ローが交互に切り替わるアクセスタイ
ミング信号ＡＣＳＴＭによって、２個のＣＰＵのアクセ
スを交互に切換える方法がある。時間幅Ｔｍはたとえば
３クロックとされ、リフレッシュはアクセスタイミング
信号ＡＣＳＴＭのハイ期間に行われるようにされる。こ
のようにすれば、１つのアクセスだけがアクセスタイミ
ング信号ＡＣＳＴＭの半サイクルに実行されるので、前
述の不具合は解消されるけれども、タイミングによって
はアクセス要求を出してから完了するまでの時間が長く
なるという問題が生じる。これを図１１のタイムチャー
トを用いて説明する。

【０００７】図１１において、（１）はクロック信号Ｃ
ＬＫを、（２）はリフレッシュ要求信号ＲＦＲＥＱを、
（３）は第１ＣＰＵのアクセス要求信号ＲＥＱ１を、
（４）は第２ＣＰＵのアクセス要求信号ＲＥＱ２を、
（５）はアクセスタイミング信号ＡＣＳＴＭを、（６）
はリフレッシュ信号ＲＥＦを、（７）は第１ＣＰＵのア
クセス信号ＡＣＳ１を、（８）は第２ＣＰＵのアクセス
信号ＡＣＳ２を、（９）はアクセス要求に応答して出力
されるロウ信号・バーＲＡＳを、（１０）は同じくカラ
ム信号・バーＣＡＳをそれぞれ示す。図１１（２），
（３）のようにリフレッシュ要求信号ＲＦＲＥＱあるい
は第１アクセス要求信号ＲＥＱ１が出ると、図示しない
制御回路はこれに応答して図１１（６），（７）に示さ
れるリフレッシュ信号ＲＥＦあるいは第１アクセス信号
ＡＣＳ１を出してメモリとＣＰＵのバスとを接続し、図
１１（９），（１０）に示されるロウ信号バーＲＡＳ、
カラム信号バーＣＡＳを出力してアドレス指定が行われ
る。ロウ信号バーＲＡＳはＣＰＵからのアクセス時には
第１アクセス信号ＡＣＳ１の直後の時刻ｔ３３で出力さ
れ、カラム信号バーＣＡＳはそれより遅れて時刻ｔ３４
に出力されるが、リフレッシュ時には時刻ｔ３８，ｔ３
９に示されているように逆にカラム信号バーＣＡＳの方
が先に出力される。いまたとえば、時刻ｔ３１で第１Ｃ
ＰＵから図１１（３）に示される第１アクセス要求信号
ＲＥＱ１が出されても、図１１（５）のアクセスタイミ
ング信号ＡＳＣＴＭはローに下がっているので、第１ア
クセス要求信号ＲＥＱ１の受け付けはアクセスタイミン
グ信号ＡＣＳＴＭの１サイクル分延期され、時刻ｔ３２
で受付けられる。したがって第１ＣＰＵがアクセス要求
を出してから完了までには、３×２＋２．５＝８．５ク
ロック分の時間Ｔ３１を要することになる。これは一方
のアクセス要求が他と重ならない単独アクセスの場合で
あるが、タイミングが最悪だとこのようになる。

【０００８】また図１１の時刻ｔ３３，ｔ３４で、図１
１（２），（３），（４）のように、リフレッユ要求信
号ＲＦＲＥＱと、第１アクセス要求信号ＲＥＱ１と、第
２アクセス要求信号ＲＥＱ２の３つが殆ど同時に出さ
れ、このとき図１１（５）のアクセスタイミング信号Ａ
ＣＳＴＭとの間で図示のような位相関係にあるとすれ
ば、アクセスタイミング信号ＡＣＳＴＭの立ち上がり時
刻ｔ３５でリフレッシュ要求信号ＲＦＲＥＱが受け付け
られ、時刻ｔ３６でリフレッシュが完了し、次にアクセ
スタイミング信号ＡＣＳＴＭの立ち下がり時刻ｔ３７で
第１アクセス信号ＡＣＳ１が受け付けられて時刻ｔ３８
で第１ＣＰＵのアクセスが終わり、さらに時刻ｔ３０で
第２アクセス信号ＡＣＳ２が受け付けられて時刻ｔ４０
で第２ＣＰＵのアクセスが終わるといったシーケンス動
作になる。この場合の各々の要求発生から終了までの所
要時間は、リフレッシュ…５クロック（時間Ｔ３２）、
第１アクセス…８．５クロック（時間Ｔ３３）、第２ア
クセス…１１．５クロック（時間Ｔ３４）となり、リフ
レッシュと重なった時などは多大の待ち時間が生じて高
速化に支障をきたすことになってしまう。

【０００９】発明の目的は前述の問題点を解決して、適
切なタイミングによって複数のアクセス要求を調停管理
し、メモリを複数の中央処理装置で共有することができ
るメモリ制御回路を提供することである。

【００１０】

【課題を解決するための手段】本発明は、複数の中央処
理装置と、データの書き込みおよび読み込みが自在なメ
モリとの間に介在し、前記複数の中央処理装置からの個
別的なアクセス要求信号に応答して、前記メモリのバス
ラインが当該中央処理装置のバスラインに接続されるよ
うに制御するメモリ制御回路において、前記複数の中央
処理装置からのアクセス要求信号の到着が先後するとき
は、先着順に受付け、同時に到着するときには予め定め
る優先順位にしたがって受付け、先着または上位のアク
セス要求信号を受け付けている間は、後着または下位の
アクセス要求信号を保留し、前記先着または上位のアク
セス要求信号の処理が終わった後に前記保留を解除し、
後着または下位のアクセス要求信号を受け付けることに
よって、前記複数の中央処理装置からのアクセス要求を
順次的に調停処理するアクセス要求調停手段と、前記ア
クセス要求調停手段の出力に応答して、前記複数の中央
処理装置のバスラインを選択して前記メモリのバスライ
ンと接続するバスライン選択接続手段とを含むことを特
徴とするメモリ制御回路である。

【００１１】

【作用】本発明に従うメモリ制御回路は、アクセス要求
調停手段とバスライン選択接続手段とを備えている。複
数の中央処理装置から個別的なアクセス要求信号が到着
すると、アクセス要求調停手段は複数のアクセス要求信
号の到着に先後があるかどうかを調べ、先後があるとき
は先着のアクセス要求を受付け、また複数のアクセス要
求の到着が同時のときには予め定める優先順位にしたが
って受付け、先着または上位のアクセス要求信号を受付
けている間は後着または下位のアクセス要求信号を保留
し、前記先着または上位のアクセス要求信号の処理が終
わった後に、前記保留を解除して後着または下位のアク
セス要求信号を受付けることによって、前記複数の中央
処理装置からのアクセス要求を順次的に調停処理する。
またバスライン選択接続手段は、前記アクセス要求調停
手段の出力に応答して、前記複数の中央処理装置のバス
ラインから対応するバスラインを選択してこれをメモリ
のバスラインと接続する。これによって複数の中央処理
装置からの個別的なアクセスが可能となり、メモリを複
数の中央処理装置によって共有することができる。

【００１２】

【実施例】図１は、本発明の一実施例のメモリ制御回路
１の使用例を示すブロック図である。メモリ制御回路１
は、複数のＣＰＵ２１ａ，２１ｂとメモリ３との間に介
在し、相互にバスラインＬ１〜Ｌ３で結ばれている。メ
モリ３がＤＲＡＭの場合にはリフレッシュタイマ１０が
バスラインＬ４を介して接続され、一定周期ごとにリフ
レッシュ要求信号ＲＦＲＥＱがメモリ制御回路１に入力
される。またＣＰＵ２１ａ，２１ｂからのアクセス要求
信号ＲＥＱ１，ＲＥＱ２はバスラインＬ１，Ｌ２を介し
てメモリ制御回路１に入力され、メモリ制御回路１は、
これらのアクセス要求を適切なタイミングの下に、メモ
リ３のバスラインＬ３をバスラインＬ１，Ｌ２またはバ
スラインＬ４と接続するものである。

【００１３】図２は、本実施例のメモリ制御回路１の電
気的構成を示すブロック図である。メモリ制御回路１
は、アクセス要求調停手段である調停回路２を中心に、
バスライン選択接続手段を形成するＯＲゲート４ａ，４
ｂと、読み／書き用バッファゲート５ａ，５ｂと、ラッ
チ回路６ａ，６ｂと、一対のセレクタ回路７ａ，７ｂ
と、バッファゲート８と、タイミング生成回路９などの
各デバイスによって構成され、これらのデバイスは一部
を除いて第１ＣＰＵ２１ａ、第２ＣＰＵ２１ｂに対して
対称的に配置されている。第１バッファゲート５ａは第
１ＣＰＵ２１ａに対応し、読み込み用第１バッファ５ａ
ｒと書き込み用第１バッファ５ａｗとが対をなして形成
され、第２ＣＰＵ２１ｂに対応する第２バッファゲート
５ｂも同様に形成されている。メモリ３に対応するバッ
ファゲート８も同様に一対の読み込み用バッファ８ｒと
書き込み用バッファ８ｗとによって形成されている。前
記各バッファのうち、各ＣＰＵの読み込み用バッファ５
ａｒ，５ｂｒと、メモリ３に対する書き込み用バッファ
８ｗとはいずれもイネブル端子付きのもので、データの
衝突防止が図られている。

【００１４】前記一対のラッチ回路６ａ，６ｂは、後述
するように第１ＣＰＵ２１ａまたは第２ＣＰＵ２１ｂか
らのアクセスに対応してそれぞれのＣＰＵに対するメモ
リ３からの読み込みデータを一時保持するものである。
また前記一対のセレクタ７ａ，７ｂのうち、セレクタ７
ａはアドレス選択用セレクタであり、セレクタ７ｂは書
き込みデータ選択用セレクタであり、ともに常時は第１
ＣＰＵ２１ａ側のデータバスＤＡ１に接続され、第２Ｃ
ＰＵ２１ｂからのアクセス要求によって生成されるセレ
クタ信号ＳＥＬが入力されると第２ＣＰＵ２１ｂ側のデ
ータバスＤＡ２に切換えられるようになっている。一定
周期のクロック信号ＣＬＫが、発振器１１から調停回路
２とタイミング生成回路９とに入力され、第１ＣＰＵ２
１ａおよび第２ＣＰＵ２１ｂからのメモリ３への各アク
セスタイミングの調整が図られている。クロック信号Ｃ
ＬＫはリフレッシュタイマ１０にも入力され、一定周期
毎にリフレッシュ要求信号ＲＦＲＥＱがリフレッシュタ
イマ１０から調停回路２に出力される。本発明において
注目すべきは、メモリ制御回路１の内部に調停回路２を
設け、予め定められる優先順位または先着順によってア
クセス要求の調停管理を行い、これによって第１ＣＰＵ
２１ａと第２ＣＰＵ２１ｂとによるメモリ３の共有化を
図っていることである。

【００１５】調停回路２は、優先決定回路部１５を中心
に、各々一対のアクセス信号生成部１２ａ，１２ｂとウ
ェイト要求信号生成部１３ａ，１３ｂとが、第１ＣＰＵ
２１ａと第２ＣＰＵ２１ｂとに対して対称的に配置さ
れ、さらにリフレッシュタイマ１０からのリフレッシュ
要求信号ＲＦＲＥＱが入力されるリフレッシュ信号生成
部１４が設けられ、優先決定回路部１５に接続されてい
る。

【００１６】第１ＣＰＵ２１ａからのアクセス要求であ
る読み込み信号・バーＷＲ１または書き込み信号・バー
ＲＤ１が導出されると、第１ＯＲゲート４ａによって第
１アクセス要求信号ＲＥＱ１に変換され、調停回路２内
の第１アクセス信号生成部１２ａを介して優先決定回路
部１５に入力される。第１アクセス要求信号ＲＥＱ１に
応答して、優先決定回路部１５は第１アクセス信号生成
要求信号（以下「第１アクセス信号」という）・バーＡ
ＣＳ１を生成し、タイミング生成回路９に出力する。第
２ＣＰＵ２１ｂからのアクセス要求についても同様に、
読み込み信号・バーＷＲ２または書き込み信号・バーＲ
Ｄ２のいずれか一方によって第２アクセス要求信号ＲＥ
Ｑ２が生成され、優先決定回路部１５によって第２アク
セス信号・バーＡＣＳ２がタイミング生成回路９に出力
される。

【００１７】また書き込み信号・バーＷＲ１，バーＷＲ
２のいずれか一方がタイミング生成回路９に入力される
と書き込みと判断され、メモリ書き込み信号・バーＷＥ
がタイミング生成回路９からメモリ３に出力される。書
き込み信号・バーＷＲ１またはバーＷＲ２が入力されな
いときにはメモリ書き込み信号・バーＷＥは出力され
ず、この場合には読み込みと判断される。なお以下の説
明で、前記リフレッシュ要求信号、第１アクセス要求信
号、第２アクセス要求信号を総称してアクセス要求信号
ということもある。

【００１８】本実施例ではアクセス要求信号の到着に先
後があるときは先着の要求信号を先に受付け、受付け中
は後着のアクセス要求信号は保留される。また予め優先
順位をリフレッシュ要求−第１ＣＰＵ１のアクセス要求
−第２ＣＰＵ２のアクセス要求の順に定め、メモリ３へ
のアクセス要求が前記３者によって同時に発生しても、
この順に処理が行われ、その間他からの要求信号は保留
されるようになっている。

【００１９】たとえばリフレッシュ時には前記リフレッ
シュタイマ１０からのリフレッシュ要求信号ＲＦＲＥＱ
に応答して、調停回路２内の優先決定回路部１５からリ
フレッシュ信号・バーＲＥＦがタイミング生成回路部９
に出力されるとともに、ＣＰＵ２１ａ，２１ｂに対する
ウェイト要求信号・バーＷＡＩＴ１，バーＷＡＩＴ２が
ＣＰＵ２１ａ，２１ｂに入力され、されにリフレッシュ
信号・バーＲＥＦによって調停回路２内ではクロック信
号ＣＬＫが停止され、第１ＣＰＵ２１ａと第２ＣＰＵ２
１ｂからの各アクセス要求信号ＲＥＱ１，ＲＥＱ２は保
留されて、アクセス信号ＡＣＳ１，ＡＣＳ２はタイミン
グ生成回路９には出力されない。これによってメモリ３
のリフレッシュが最優先動作となる。

【００２０】図３は、調停回路２の電気的構成を示す回
路図である。図３において図２に対応する部分には同一
の参照符を付してある。調停回路２は、リフレッシュ信
号生成部１４と、第１および第２アクセス信号生成部１
２ａ，１２ｂと、第１および第２ウェイト要求信号生成
部１３ａ，１３ｂと、優先決定回路部１５と、要求取り
込みクロック信号生成部１６の各ブロックによって構成
されている。まず優先決定回路部１５から説明する。

【００２１】優先決定回路部１５は、５個の入力端子ｉ
２０〜ｉ２４と３個の出力端子ｐ７〜ｐ９とをもち、各
入力端子ｉ２０，ｉ２１，ｉ２２にはリフレッシュ要求
信号ＲＦＲＥＱ、第１アクセス要求信号ＲＥＱ１、第２
アクセス要求信号ＡＣＳ２がそれぞれ入力される。優先
決定回路部１５に設けられている３つのＮＡＮＤゲート
のうち、第１ＮＡＮＤゲートＱ１１は２入力、第２ＮＡ
ＮＤゲートＱ１３は３入力、第３ＮＡＮＤゲートＱ１５
は４入力であって、これらＮＡＮＤゲートの第１入力端
子にはアクセス要求信号ＲＦＲＥＱ，ＲＥＱ１，ＲＥＱ
２が個別に入力され、第２入力端子にはその前に置かれ
ているＤ型フリップフロップ回路（以下「Ｄ−ＦＦ回
路」という）Ｄ４〜Ｄ６からのアクセス要求信号（ＲＦ
ＲＥＱ），（ＲＥＱ１），（ＲＥＱ２）が対応して個別
に入力される。カッコはＤ−ＦＦ回路Ｄ４〜Ｄ６を介し
て出力される信号であることを示し、前記ＮＡＮＤゲー
トＱ１１〜Ｑ１３に直接入力されるアクセス要求信号Ｒ
ＦＲＥＱ，ＲＥＱ１，ＲＥＱ２と区別するためである。

【００２２】前記３つのＤ−ＦＦ回路Ｄ４，Ｄ５，Ｄ６
の入力端子Ｄ（以下「端子Ｄ」という）には、前記アク
セス要求信号ＲＦＲＥＱ，ＲＥＱ１，ＲＥＱ２がそれぞ
れ個別に入力される。またクロック端子ＣＫ（以下「端
子ＣＫ」という）は、入力端子ｉ２３に共通に接続さ
れ、後述する要求取り込みクロック信号ＲＱＣＬＫが入
力される。したがって端子Ｄにそれぞれ入力される要求
信号ＲＦＲＥＱ，ＲＥＱ１，ＲＥＱ２は、端子ＣＫに入
力される要求取り込みクロック信号ＲＱＣＬＫの立ち上
がりによって取り込まれ、出力端子Ｑ（以下「端子Ｑ」
という）にアクセス要求信号（ＲＦＲＥＱ），（ＲＥＱ
１），（ＲＥＱ２）が固定されて出力されることにな
る。これによってたとえば第１ＮＡＮＤゲートＱ１１
は、入力される２つのリフレッシュ要求信号ＲＦＲＥ
Ｑ，（ＲＦＲＥＱ）がともにハイのとき、バッファ回路
Ｑ１２を介して出力端子ｐ７にリフレッシュ信号・バー
ＲＥＦを出力する。第１アクセス信号・バーＡＣＳ１，
バーＡＣＳ２についても同様である。

【００２３】第１Ｄ−ＦＦ回路Ｄ４の反転出力端子・バ
ーＱ（以下「端子・バーＱ」という）は、第２ＮＡＮＤ
ゲートＱ１３と第３ＮＡＮＤゲートＱ１５との各第３入
力端子にそれぞれ接続され、第２Ｄ−ＦＦ回路Ｄ５の端
子・バーＱは第３ＮＡＮＤゲートＱ１５の第４入力端子
に接続されている。これによって前記３つの要求信号Ｒ
ＦＲＥＱ，ＲＥＱ１，ＲＥＱ２の間に、優先順位が付け
られることになる。すなわち第１Ｄ−ＦＦ回路Ｄ４の出
力・バーＱによって第２および第３のＮＡＮＤゲートＱ
１２，Ｑ１３の出力はすべてハイとなり、第１および第
２アクセス信号・バーＡＣＳ１，バーＡＣＳ２はハイと
なっていずれも非能動化される。したがってたとえばリ
フレッシュ要求信号ＲＦＲＥＱと同時に第１アクセス要
求信号ＲＥＱ１が入力されても、第１アクセス信号・バ
ーＡＣＳ１は出力されない。第１アクセス要求信号ＲＥ
Ｑ１と第２アクセス要求信号ＡＣＳ２の関係も同様であ
る。また前後して入力されるアクセス要求信号の場合に
は、先に到着するアクセス要求信号が後のアクセス要求
信号を保留させることになるので、複数のアクセス要求
信号に対する受付けの先後の秩序が保たれる。

【００２４】出力端子ｐ７に出力されるリフレッシュ信
号・バーＲＥＦと、出力端子ｐ８に出力される第１アク
セス信号・バーＡＣＳ１と、出力端子ｐ９に出力される
第２アクセス信号・バーＡＣＳ２とは、いずれも図示し
ないタイミング生成回路部（図２において参照符９で示
されている）に入力される。なお前記複数のＤ−ＦＦ回
路Ｄ４〜Ｄ６の各リセット端子（以下「端子Ｒ」とい
う）は、リセット入力端子ｉ２４に共通に接続され、外
部からの信号によってリセットされるようになってい
る。

【００２５】次にリフレッシュ信号生成部１４と、第１
および第２アクセス信号生成部１２ａ，１２ｂとはいず
れも同じ回路構成であり、リフレッシュ信号生成部１４
を例にとって説明する。リフレッシュ信号生成部１４
は、ＯＲゲートＱ１とＡＮＤゲートＱ２とＤ−ＦＦ回路
Ｄ１とで形成され、入力端子ｉ１にリフレッシュ要求信
号ＲＦＲＥＱが入力されないとき、Ｄ−ＦＦ回路Ｄ１の
端子・バーＲはローであり、Ｄ−ＦＦ回路Ｄ１はクリア
されて端子・バーＱはハイであり、したがって出力端子
ｐ１のレベルはローである。リフレッシュ要求信号ＲＦ
ＲＥＱによって入力端子ｉ１のレベルがハイになると、
Ｄ−ＦＦ回路Ｄ１のリセットが解除されるが、端子Ｄに
は電源電圧Ｖｃが印加されており、端子ＣＫのレベルも
この時点では変化しないから端子・バーＱのレベルはハ
イのままで、出力端子ｐ１からはハイのリフレッシュ要
求信号ＲＦＲＥＱが次段の優先決定回路部１５に入力さ
れる。

【００２６】優先決定回路部１５での動作は前述の通り
であり、このとき導出されるリフレッシュ信号・バーＲ
ＥＦはリフレッシュ信号生成部１４の入力端子ｉ２にも
入力される。またリフレッシュ信号・バーＲＥＦによっ
てタイミング生成回路部から導出されるカラム信号・バ
ーＣＡＳが入力端子ｉ３にも入力される。入力端子ｉ
２，ｉ３のレベルはハイからローに変わるが、Ｄ−ＦＦ
回路Ｄ１の状態は変化せず、リフレッシュ要求信号ＲＥ
Ｑ１はリフレッシュ終了まで保持され、この間にメモリ
のリフレッシュが行われるのである。リフレッシュ動作
が終了すると、カラム信号・バーＣＡＳがハイに変わる
ので入力端子ｉ３はハイに変化し、Ｄ−ＦＦ回路Ｄ１の
端子ＣＫがハイとなり、同時にリフレッシュ要求信号Ｒ
ＥＱ１がローに下がってＤ−ＦＦ回路Ｄ１の端子・バー
Ｒにリセットがかかり、リフレッシュ信号・バーＲＥＦ
はハイとなってリフレッシュ動作が終了する。

【００２７】同様にして第１アクセス信号生成部１２ａ
の入力端子ｉ４に第１アクセス要求信号ＲＥＱ１が入力
されると、出力端子ｐ２から第１アクセス要求信号ＲＥ
Ｑ１が出力され、優先決定回路部１５のＤ−ＦＦ回路Ｄ
５は、要求取り込みクロック信号ＲＱＣＬＫの立ち上が
りによって、第１アクセス要求信号ＲＥＱ１を取り込
み、第１アクセス信号・バーＡＣＳ１を出力する。これ
によって第１ＣＰＵ２１ａからの書き込み／読み込みが
実行される。また第１アクセス要求信号ＲＥＱ１が入力
されている間は、前記Ｄ−ＦＦ回路Ｄ５の端子・バーＱ
からのロー出力によって第２アクセス信号・バーＡＣＳ
２はハイとなって非能動化される。このため第１アクセ
ス信号・バーＡＣＳ１が第２アクセス信号ＡＣＳ２より
も優先して出力される。第２アクセス信号生成部１２ｂ
の動作は、前記優先動作を除けば第１アクセス信号生成
部１２ａと全く同じである。なおＣＰＵ２１ａ，２１ｂ
からアクセス要求信号ＲＥＱ１，ＲＥＱ２が入力される
と、次に述べるウェイト要求信号・バーＷＡＩＴ１，Ｗ
ＡＩＴ２がウェイト要求信号生成部１３ａ，１３ｂから
出力される。

【００２８】一対のウェイト要求信号生成部１３ａ，１
３ｂは、第１ＣＰＵ２１ａおよび第２第２ＣＰＵ２１ｂ
からの各アクセス要求に応答して、第１ＣＰＵ２１ａお
よび第２ＣＰＵ２１ｂに対して第１ウェイト要求信号Ｗ
ＡＩＴ１、第２ウェイト要求信号ＷＡＩＴ２を個別に出
力するもので、Ｄ−ＦＦ回路Ｄ７とＮＡＮＤゲートＱ
７、およびＤ−ＦＦ回路Ｄ８とＮＡＮＤゲートＱ８とに
よって同じ回路に形成されている。２つのＤ−ＦＦ回路
Ｄ７，Ｄ８の端子Ｄには電源電圧Ｖｃが印加されてハイ
に保たれ、端子ＣＫはそれぞれ前述のアクセス信号生成
部１２ａ，１２ｂのＤ−ＦＦ回路Ｄ２，Ｄ３の端子ＣＫ
に個別に接続されている。

【００２９】またＮＡＮＤゲートＱ７，Ｑ８のそれぞれ
一方にはアクセス要求信号ＲＥＱ１，ＲＥＱ２が入力さ
れ、他方にはＤ−ＦＦ回路Ｄ７，Ｄ８の出力・バーＱが
入力される。アクセス要求信号ＲＥＱ１，ＲＥＱ２はＤ
−ＦＦ回路Ｄ７，Ｄ８の端子・バーＲにも入力される。
したがってウェイト要求信号生成部１３ａ，１３ｂの入
力は、前述のアクセス要求信号生成部１２ａ，１２ｂと
同一構成であり、アクセス要求信号ＲＥＱ１あるいはア
クセス要求信号ＲＥＱ２が入力されると、出力端子ｐ
５，ｐ６からはアクセス要求信号ＲＥＱ１，ＲＥＱ２の
反転波形であるウェイト要求信号・バーＷＡＩＴ１，バ
ーＷＡＩＴ２がそれぞれ個別に出力される。ウェイト要
求信号・バーＷＡＩＴ１，バーＷＡＩＴ２はＣＰＵ２１
ａ，２１ｂのウェイト要求端子に入力され、ＣＰＵの動
作を一定時間遅延させるものである。

【００３０】要求取り込みクロック生成部１６は、４入
力ＮＡＮＤゲートＱ９とバッファＱ１０とで形成され、
４個の入力端子ｉ１０〜ｉ１３には、クロック信号ＣＬ
Ｋ、リフレッシュ信号・バーＲＥＦ、第１アクセス信号
・バーＡＣＳ１および第２アクセス信号・バーＡＣＳ２
の４つの信号が入力される。クロック信号ＣＬＫを除く
３つの信号バーＲＥＦ，バーＡＣＳ１，バーＡＣＳ２は
いずれもアクセス時以外はハイであるから、ＮＡＮＤゲ
ートＱ９を介して出力端子ｐ４から導出される要求取り
込みクロック信号ＲＱＣＬＫの波形はクロック信号ＣＬ
Ｋの反転波形となっている。

【００３１】優先決定回路部１５のＤ−ＦＦ回路Ｄ４〜
Ｄ６は、各々に入力されるアクセス要求信号ＲＦＲＥ
Ｑ，ＲＥＱ１，ＲＥＱ２をこの要求取り込みクロック信
号ＲＱＣＬＫの立ち上がりによって取り込んで、アクセ
ス要求信号（ＲＦＲＥＱ），（ＲＥＱ１），（ＲＥＱ
２）を導出し、各々ＮＡＮＤゲートＱ１１，Ｑ１３，Ｑ
１５の論理演算によってアクセス信号・バーＲＥＦ，バ
ーＡＣＳ１，バーＡＣＳ２を個別に導出するのである。

【００３２】図４は、本実施例の動作を示すタイムチャ
ートである。図４では２つのＣＰＵとリフレッシュの３
つのアクセスが想定されており、参照符号は図２〜図３
と同一である。図４において、（１）はクロック信号Ｃ
ＬＫを、（２）はリフレッシュ要求信号ＲＦＲＥＱを、
（３）は第１ＣＰＵ２１ａの第１アクセス要求信号ＲＥ
Ｑ１を、（４）は第２ＣＰＵ２１ｂのアクセス要求信号
ＲＥＱ２を、（５）は要求取り込みクロック信号ＲＱＣ
ＬＫを、（６）はリフレッシュ信号ＲＥＦを、（７）は
第１アクセス信号ＡＣＳ１を、（８）は第２アクセス信
号ＡＣＳ２を、（９）はロウ信号バーＲＡＳを、（１
０）はカラム信号バーＣＡＳをそれぞれ示している。

【００３３】いまたとえば図４（２），（３）に示され
るように、時刻ｔ１で第１アクセス要求信号ＲＥＱ１を
受け、次に時刻ｔ３でリフレッシュ要求信号ＲＦＲＥＱ
を受けたとすれば、リフレッシュ要求信号ＲＥＱはそれ
より１クロック以上遅れているので後着とされ、第１ア
クセス信号ＡＣＳ１の処理が先行される。図４（５），
（７）に示されるように、時刻ｔ２での取り込み要求ク
ロック信号ＲＱＣＬＫの立ち上がりによって第１アクセ
ス信号・バーＡＣＳ１がローに下がり、これによって取
り込み要求クロック信号ＲＱＣＬＫは時刻ｔ２以後はハ
イに保持されて停止する。第１アクセス信号／バーＡＣ
Ｓ１の立ち下がりから１／２クロック分遅れてロウ信号
・バーＲＡＳがローに下がり、次いで１クロック後にカ
ラム信号・バーＣＡＳがローに下がって、第１ＣＰＵ２
１ａのアクセスが実行される。

【００３４】アクセスが終わると時刻ｔ４でカラム信号
・バーＣＡＳとロウ信号・バーＲＡＳがハイに戻って要
求クロック信号ＲＱＣＬＫの停止が解け、要求取り込み
クロック信号ＲＱＣＬＫが次に立ち上がる時刻ｔ５で、
リフレッシュ要求信号ＲＦＲＥＱが受け付けられ、時刻
ｔ６までリフレッシュが行われることになる。この場合
のリフレッシュ要求から終了までの所要時間Ｔ１は５ク
ロック分であり、これが他の要求と重なる最悪タイミン
グであり、換言すればいかなる場合にも５クロック以内
にリフレッシュは完了することになる。たとえば図４
（３）の第１アクセス要求信号ＲＥＱ１が図の左方にシ
フトすれば（到着時刻が早い）、リフレッシュが開始さ
れる時刻が早まり、逆に第１アクセス信号ＡＣＳ１が右
方にシフトすれば（到着時刻が遅い）リフレッシュ要求
と同時になって、この場合には優先決定回路部１５によ
ってリフレッシュが優先されることになる。

【００３５】また図４（４）に示されるように、時刻ｔ
７で第２アクセス要求信号ＲＥＱ２が到着すると、この
場合には他の要求と重ならないから、時刻ｔ７〜ｔ８の
３．５クロック分の時間Ｔ２でアクセスが実行されるこ
とになる。これを図１１に示す従来例と比較すると、５
クロック分の時間短縮が図られる。これは従来例のよう
なアクセスタイミング信号ＡＣＳＴＭによる無用の待ち
時間が生じないことによるものである。

【００３６】さらに図４（２）〜（４）に示されるよう
に、時刻ｔ９，ｔ１０で３つの要求信号ＲＦＲＥＱ，Ｒ
ＥＱ１，ＲＥＱ２がほぼ同時に到着する場合には、優先
決定回路１５によってリフレッシュ要求信号ＲＦＲＥＱ
→第１アクセス要求信号ＲＥＱ１→第２アクセス要求信
号ＲＥ２の順に処理される。第１アクセス要求信号ＡＣ
Ｓ１の到着から終了までの時間Ｔ３（時刻ｔ９〜ｔ１
１）は６．５クロックであり、また第２アクセス要求信
号ＡＣＳ２の到着から終了までの時間Ｔ４（時刻ｔ９〜
時刻ｔ１２）は９．５クロックであり、これを図１１の
従来技術と比較すれば最悪タイミングの場合でも、いず
れも２クロック分の時間短縮が図られるのである。この
ように本発明では、従来技術のようなアクセスタイミン
グ信号などを用いないので、時間短縮を図ることができ
るのである。次に前述の同時アクセスの場合についてさ
らに詳しく説明する。

【００３７】図５は、本実施例の動作を動作を説明する
ためのタイムチャートである。図５はリフレッシュと、
第１ＣＰＵ２１ａと、第２ＣＰＵ２１ｂの３つのアクセ
ス要求が同時発生する場合を想定しており、参照記号は
図２〜図４と同一である。図５（１）はクロック信号Ｃ
ＬＫの波形であり、図５（２）〜（６）は第１ＣＰＵ２
１ａに関連する信号の動作波形であり、図５（７）〜
（１１）は第２ＣＰＵ２１ｂに関連する信号の動作波形
である。また図５（１２）〜（１３）はメモリ３へのデ
ータの書き込み、読み込みのタイミングを示し、図５
（１７）〜（２４）は主として調停回路２の内部で生成
される各部の信号波形が示されている。図５では時刻ｔ
０に、リフレッシュ要求と、第１ＣＰＵ２１ａからの第
１アクセス要求と、第２第２ＣＰＵ２１ｂからの第２ア
クセス要求の、３つのアクセス要求が同時に発生した場
合を想定し、そのタイミングが示されている。

【００３８】時刻ｔ１０に、リフレッシュタイマ１０か
ら図５（１７）に示されるリフレッシュ要求信号ＲＦＲ
ＥＱと、第１ＣＰＵ２１ａから図５（４）に示される読
み込み要求信号・バーＲＤ１によるアクセス要求と、第
２ＣＰＵ２１ｂから図５（１０）に示される書き込み要
求信号・バーＷＲ２によるアクセス要求が、それぞれ同
時に調停回路２に入力されると、図５（４）の読み込み
要求信号・バーＲＤ１の立ち下がりによって図５（６）
に示される第１ウェイト要求信号・バーＷＡＩＴ１と、
図５（１８）に示される第１アクセス要求信号ＲＥＱ１
とが生成される。また図５（１０）の書き込み要求信号
・バーＷＲ２によって、図５（１１）に示される第２ウ
ェイト要求信号・バーＷＡＩＴ２と、図５（１９）に示
される第２アクセス要求信号ＲＥＱ２とが生成される。
第１ＣＰＵ２１ａの読み込み動作と、第２ＣＰＵ２１ｂ
の書き込み動作とは待機させられ、最優先のリフレッシ
ュ動作が行われることになる。この間第１アクセス要求
信号ＲＥＱ１と第２アクセス要求信号ＲＥＱ２とは図５
（１８），（１９）に示されているように保持される。

【００３９】図５（１７），（２０），（２１）に示さ
れているように、時刻ｔ１１に、要求取り込みクロック
信号ＲＱＣＬＫの立ち上がりでリフレッシュ信号・バー
ＲＥＦが前記優先決定回路部１５から出力され、これに
よって時刻ｔ１２でタイミング生成回路９から図５（１
４）に示されるロウ信号・バーＲＡＳが出力され、続い
て時刻ｔ３で図５（１５）に示されるカラム信号・バー
ＣＡＳがそれぞれ出力される。リフレッシュの場合はカ
ラム信号・バーＣＡＳがロウ信号・バーＲＡＳよりも早
く出力される。また前記リフレッシュ信号・バーＲＥＦ
の立ち下がりによって要求取り込みクロック信号ＲＱＣ
ＬＫはハイに固定されて停止する。時刻ｔ１３でリフレ
ッシュが終わると、ロウ信号・バーＲＡＳとカラム信号
・バーＣＡＳはともに立ち上がり、同時にリフレッシュ
信号・バーＲＥＦがハイになってリフレッシュ優先処理
が解除され、取り込み要求クロック信号ＲＱＣＬＫが復
旧する。取り込み要求クロックＲＱＣＬＫの次の立ち上
がりで続いて第１アクセス要求の処理が行われることに
なる。

【００４０】図５（２２）に示されるように、時刻ｔ１
４で第１アクセス信号・バーＡＣＳ１がローに下がる。
この第１アクセス信号・バーＡＣＳ１の立ち下がりによ
って図５（２０）の要求取り込みクロック信号ＲＱＣＬ
Ｋは再び停止し、図５（１４）に示されるように時刻ｔ
１５でロウ信号・バーＲＡＳがローに下がり、続いて時
刻ｔ１６で図５（１５）のカラム信号・バーＣＡＳがロ
ーに下がり、セレクタ７ａを介して第１ＣＰＵ２１ａの
アドレスバスＡＤ１とメモリ３のアドレスバスＭＡ１と
が接続され、図５（２）のアドレスａ１が指定される。

【００４１】一定時間幅のカラム信号・バーＣＡＳが図
５（１５）で示されるように、時刻ｔ１７で立ち上がる
と、ロー信号・バーＲＡＳも立ち上がり、図５（６）に
示されるように第１ウェイト要求信号・バーＷＡＩＴ１
がハイとなってメモリ３からは図５（１３）のデータｄ
１が読み込まれ、読み込みバッファ８ｒを介して第１ラ
ッチ回路６ａに入力され、ラッチされる。読み込みであ
るからメモリ書き込み信号・バーＷＥはハイのままで、
書き込みバッファ８ｗは非導通状態となっている。第１
ウェイト要求信号・バーＷＡＩＴ１の立ち上がりによっ
て第１ＣＰＵ２１ａの待機が解除され、第１ＣＰＵ２１
ａによって前記ラッチされているデータが読み込間れ
る。

【００４２】読み込みが終われば第１ＣＰＵ２１ａは時
刻ｔ１８で図５（４）で示されるように読み込み要求信
号・バーＲＤ１をハイに戻し、これによって図５（２
２）のように第１アクセス信号・バーＡＣＳ１がハイと
なる。また図５（６）に示されるように前記ウェイト要
求信号・バーＷＡＩＴ１がハイとなって前記カラム信号
・バーＣＡＳの立ち上がりによって第１ラッチ回路６ａ
は入力されている前記メモリ３のデータｄ１をラッチ
し、読み込みバッファ５ａｒを介して第１ＣＰＵ２１ａ
のデータ端子に出力する。このようにして第１ＣＰＵ２
１ａのメモリ３からのデータの読み込みが行われる。

【００４３】読み込みが終わると第１ＣＰＵ２１ａは時
刻ｔ８で、図５（４）に示されるように読み込み要求信
号・バーＲＤ１をハイに立ち上げ、これによって図５
（１８）に示されるように第１アクセス要求信号ＲＥＱ
１がローとなって、第１ＣＰＵ２１ａによるデータ読み
込みが終了する。続いて第２ＣＰＵ２１ｂからのアクセ
ス要求の受付けが図５（２０）に示される時刻ｔ１８の
取り込要求クロックＲＱＣＬＫの立ち上がりで開始され
る。

【００４４】図５（２３）に示されるように時刻ｔ１８
で第２アクセス要求信号・バーＡＣＳ２がローに下が
り、これと連動して図５（２４）に示されるセレクタ信
号ＳＥＬがハイとなってセレクタ７ａ，７ｂを第２ＣＰ
Ｕ２１ｂ側に切換える。これによって第２ＣＰＵ２１ｂ
のアドレスバスＡＤ２とメモリ３のアドレスバスＭＡと
が接続され、第２ＣＰＵ２１ｂのデータバスＤＡ２とメ
モリ３のデータバスＭＤとが接続される。第２アクセス
信号ＡＣＳ２の立ち下がりによって要求取り込みクロッ
ク信号ＲＱＣＬＫは停止する。

【００４５】図５（１４）の時刻ｔ９でロウ信号・バー
ＲＡＳがローに下がり、その後カラム信号・バーＣＡＳ
もローに下がる。第２ＣＰＵ２１ｂからの書き込み要求
信号・バーＷＲ２が出力されているので、前記ロウ信号
・バーＲＡＳの立ち下がりによってタイミング生成回路
９は図５（１６）に示されるようにメモリ書き込み要求
信号・バーＷＥをローに下げる。これによって図５
（７）に示されるアドレスａ２によってメモリ３のアド
レス指定が行われ、次いで図５（８）のデータｄ２がメ
モリ３に書き込み可能となる。書き込み後の時刻ｔ２０
でカラム信号・バーＣＡＳがハイに立ち上がると、図５
（２３）の第２アクセス信号ＡＣＳ２はハイに立ち上が
る。図５（２４）のセレクタ信号ＳＥＬはローに下がっ
てセレクタ７ａ，７ｂは第１ＣＰＵ２１ａ側に復帰す
る。同時に図５（１１）に示されるように第２ウェイト
要求信号・バーＷＡＩＴ２がハイに立ち上がり、時刻ｔ
２１で第２ＣＰＵ２１ｂは図５（１０）に示されるよう
に、書き込み要求信号ＷＲ２をローに下げ、これによっ
て第２ＣＰＵ２１ｂによる書き込み動作が終了する。

【００４６】前述の説明では、第１ＣＰＵ２１ａのアク
セスを読み込み、第２ＣＰＵ２１ｂのアクセスを書き込
みとしたけれども、逆の場合も当然に可能であり、また
両方のＣＰＵから同時に書き込み要求あるいは読み込み
要求がなされても差し支えないことは明らかであろう。
このように本実施例では、調停回路２を設けることによ
って、最悪のタイミングである同時アクセスが発生して
も予め定められる優先順位によって処理するものである
から、誤動作することなく、信頼性が向上するのであ
る。

【００４７】図６〜図８は、本実施例の動作を示すフロ
ーチャートである。図６は第１ＣＰＵ２１ａの書き込み
／読み込み動作を示し、図６（１）には書き込み動作
が、図６（２）には読み込み動作がそれぞれ示されてい
る。図７は第２ＣＰＵ２１ｂの書き込み／読み込み動作
を示し、図７（１）には書き込み動作が、図７（２）に
は読み込み動作がそれぞれ示されている。また図８はリ
フレッシュ動作を示すものである。第１ＣＰＵ２１ａと
第２ＣＰＵ２１ｂの各アクセス動作は優先判断を除けば
同一であるから、ここでは第１ＣＰＵ２１ａのアクセス
動作を、図６を参照して説明する。なお参照符号は前掲
図３〜図５と同一であり、これらの図をあわせて参照さ
れたい。

【００４８】書き込み動作から説明する。図６（１）を
参照して、ステップｗ１１で第１ＣＰＵ２１ａは書き込
みのためにアドレスデータをアドレスバスＡＤ１に出力
し、同時に書き込み要求信号・バーＷＲ１をローに立ち
下げる。書き込みであるから読み込み要求信号・バーＲ
Ｄ１はハイのままである。ステップｗ１２では書き込み
要求信号・バーＷＲ１の立ち下がりによって第１ウェイ
ト要求信号・バーＷＡＩＴ１がローに下がって第１ＣＰ
Ｕ２１ａのウェイト端子に印加され、第１アクセス要求
信号ＲＥＱ１がハイとなって調停回路２に入力される。

【００４９】ステップｗ１３では要求取り込みクロック
信号ＲＱＣＬＫの立ち上がり時のリフレッシュ要求信号
ＲＦＲＥＱのレベルがハイかローかが判断される。ロー
であればステップｗ１４に移って後述する図８のリフレ
ッシュ動作が先に実行される。リフレッシュ要求信号Ｒ
ＦＲＥＱのレベルがローであれば、すなわちリフレッシ
ュ要求が出ていなければステップｗ１５に進み、第１ア
クセス信号・バーＡＣＳ１が優先決定回路部１５から出
力され、要求取り込みクロック信号ＲＱＣＬＫが停止す
る。

【００５０】ステップｗ１６ではセレクタ７ａを介して
第１ＣＰＵ２１ａのアドレスバスＡＤ１とメモリ３のア
ドレスバスＭＡとが接続され、セレクタ７ｂを介して第
１ＣＰＵ２１ａのデータバスＤＡ１とメモリ３のデータ
バスＭＤ１とが接続される。ロウ信号・バーＲＡＳとカ
ラム信号・バーＣＡＳが出力されてメモリ３のアドレス
が指定される。カラム信号・バーＣＡＳによってタイミ
ング生成回路部９からメモリ書き込み信号・バーＷＥが
出力され、書き込み用バッファ８ｗをＯＮさせる。これ
によって第１ＣＰＵ２１ａからデータがメモリ３に書き
込まれる。

【００５１】前記ステップｗ１６で書き込みが終わる
と、ステップｗ１７に進んで、カラム信号・バーＣＡＳ
がハイに立ち上がり、第１アクセス要求信号ＲＥＱ１は
ローに下がり、第１アクセス信号・バーＡＣＳ１と第１
ウェイト要求信号・バーＷＡＩＴ１はハイになって、こ
れらの信号のレベルはアクセス要求以前の状態に戻る。
次のステップｗ１８では、書き込み要求信号・バーＷＲ
１をハイに戻し、第１ＣＰＵ２１ａの書き込み動作が終
了する。

【００５２】次に読み込み動作を説明する。図６（２）
を参照して、第１ＣＰＵ２１ａが読み込みのためにアク
セスを要求すると、ステップｒ１１でアドレスデータが
第１ＣＰＵ２１ａのアドレスバスに出力され、同時に読
み込み要求信号・バーＲＤ１がローに下がる。読み込み
であるから書き込み要求信号・バーＷＲ１はハイのまま
である。ステップｒ１２では読み込み要求信号・バーＲ
Ｄ１の立ち下がりによって第１ウェイト要求信号・バー
ＷＡＩＴ１がローに下がって第１ＣＰＵ２１ａのウェイ
ト端子に印加され、第１アクセス要求信号ＲＥＱ１がハ
イとなって調停回路２に入力される。

【００５３】ステップｒ１３では要求取り込みクロック
信号ＲＱＣＬＫの立ち上がり時のリフレッシュ要求信号
ＲＦＲＥＱのレベルがハイかローかが判断される。ロー
であればステップｒ１４に移って後述する図８のリフレ
ッシュ動作が先に実行される。リフレッシュ要求信号Ｒ
ＦＲＥＱのレベルがローであれば、すなわちリフレッシ
ュ要求が出ていなければステップｒ１５に進み、第１ア
クセス信号・バーＡＣＳ１が優先決定回路部１５から出
力され、要求取り込みクロック信号ＲＱＣＬＫが停止す
る。

【００５４】ステップｒ１６で第１ＣＰＵ２１ａのアド
レスバスＡＤ１とメモリ３のアドレスバスＭＡとが接続
され、ロウ信号・バーＲＡＳとカラム信号・バーＣＡＳ
が出力されてメモリ３のアドレスが指定される。なお、
読み込みの際には書き込み要求信号・バーＷＥはハイの
ままで変化しない。これによってメモリ３からのデータ
読み込みが実行される。

【００５５】前記ステップｒ１６で読み込みが終わる
と、ステップｒ１７に進んで、カラム信号・バーＣＡＳ
がハイに立ち上がり、第１アクセス要求信号ＲＥＱ１は
ローに下がり、第１アクセス信号・バーＡＣＳ１と第１
ウェイト要求信号・バーＷＡＩＴ１はハイになって、こ
れらの信号のレベルはアクセス要求以前の状態に戻る。
次のステップｒ１８では、前記第１アクセス信号・バー
ＡＣＳ１の立ち上がりによって、ラッチ６ａはメモリ３
から読み出されたデータを保持し、データバスＤＡ１に
出力する。ステップｒ１９で第１ＣＰＵ２１ａは、デー
タバスＤＡ１のデータを読み込み、その後に読み込み要
求信号・バーＲＤ１をハイに戻し、動作が終了する。

【００５６】以上は第１ＣＰＵ２１ａの書き込み／読み
込み動作であるが、第２ＣＰＵ２１ｂの書き込み／読み
込み動作は、図７（１），（２）の各フローチャートに
示されている。図７（１）は書き込み動作で、図７
（２）は読み込み動作である。第２ＣＰＵ２１ａの動作
が第１ＣＰＵ２１ａの動作と異なるのは、書き込み動作
の際は図７（１）のステップｗ２５での判断動作が、ま
た読み込み動作の際には図７（２）のステップｒ２５で
の判断動作が、それぞれ加えられている点で、それ以外
は第１ＣＰＵ２１ａの動作と全く同様である。ここで付
加されている判断は、いずれも第１ＣＰＵ２１ａの優先
動作に対する判断で、たとえば図７（２）のステップｒ
２５では、第１ＣＰＵ２１ａからのアクセス要求が出て
いるかどうかが判断される。第１アクセス要求信号ＲＥ
Ｑ１が出ていれば、ステップｒ２６に移って、前述の図
６（２）に示されている第１ＣＰＵ２１ａによる読み込
み動作が先に実行されるのである。

【００５７】次にリフレッシュ動作を説明する。図８を
参照して、ステップｆ１でリフレッシュタイマ１０から
ハイレベルのリフレッシュ要求信号ＲＦＲＥＱが入力さ
れると、ステップｆ２で優先決定回路部１５は要求取り
込みクロック信号ＲＱＣＬＫの立ち上がりで、リフレッ
シュ要求信号ＲＦＲＥＱを取り込み、ローレベルのリフ
レッシュ信号・バーＲＥＦを出力し、要求取り込みクロ
ック信号ＲＱＣＬＫを停止させる。

【００５８】ステップｆ３でリフレッシュ信号・バーＲ
ＥＦに応答してタイミング生成回路部９は一定時間幅の
ロウ信号・バーＲＡＳとカラム信号・バーＣＡＳとを出
力し、リフレッシュが行われる。メモリ書き込み信号・
バーＷＥはハイのままで変化しない。リフレッシュが終
われば、ステップｆ４でカラム信号・バーＣＡＳが立ち
上がると、リフレッシュ要求信号ＲＦＲＥＱがロー、リ
フレッシ信号・バーＲＥＦがハイとなって要求取り込み
クロック信号ＲＱＣＬＫの停止が解除されてスタートす
る。これによってリフレッシュ動作が終了する。

【００５９】本実施例ではメモリにＤＲＡＭを使用して
いるので、同時アクセスの場合にはリフレッシュ動作を
最優先させ、第１ＣＰＵ２１ａ、第２ＣＰＵ２１の順に
順位を設けているけれども、メモリにスタティックＲＡ
Ｍなどのデバイスを使用することもできる。この場合は
リフレッシュが不要になるので、リフレッシュ信号生成
部１４を第１アクセス信号生成部に、第１アクセス信号
生成部１２ａを第２アクセス信号生成部１２ｂに振替え
ることもでき、リフレッシュタイマ１０が不要になるな
ど、構成を簡単化することができる。本発明に使用され
るメモリ３をはじめとするデバイスは、いずれも汎用性
のもので容易に入手可能であるから、生産コストの低減
化とメンテナンスの容易化も実現される。

【００６０】

【発明の効果】以上のように、本発明によるメモリ制御
回路は、複数の中央処理装置から個別に到着するアクセ
ス要求について、要求調停手段がその到着の先後を調
べ、同時であれば予め定める優先順位にしたがってアク
セス要求を受付け、到着に先後がある場合には先着のア
クセス要求を受付け、上位または先着のアクセス要求を
受付けている間は下位または後着の要求信号を保留し、
上位または先着信号の受付けが終わった後に前記保留を
解除して下位または後着の要求信号を受け付けるように
しているので、待ち時間が短縮され、高速化を図ること
ができる。またバスライン選択接続手段は、アクセス要
求調停手段の選択出力に応答して、対応する中央処理装
置のバスラインを選択してメモリのバスラインと接続す
るのでバスラインの接続が確実なものとなり、誤動作を
防止する。これによって複数の中央処理装置からメモリ
に対する個別的なアクセスが可能となり、メモリを複数
の中央処理装置によって共有することができ、複数の中
央処理装置によってシステムの高速化を図ることができ
る。またメモリには安価で大容量の汎用ＤＲＡＭを使用
できるので、コストダウンが図れ、メンテナンスも容易
である。

【図面の簡単な説明】

【図１】本発明の一実施例のメモリ制御回路の使用例を
示すブロック図である。

【図２】本発明の一実施例のメモリ制御回路の電気的構
成を示すブロック図である。

【図３】本実施例による調停回路の回路図である。

【図４】本実施例の動作を示すタイムチャートである。

【図５】本実施例の動作を示すタイムチャートである。

【図６】本実施例による第１ＣＰＵの動作を示すフロー
チャートである。

【図７】本実施例による第２ＣＰＵの動作を示すフロー
チャートである。

【図８】本実施例によるメモリのリフレッシュ動作を示
すフローチャートである。

【図９】従来技術を示すブロック図である。

【図１０】従来技術の書き込み／読み込み動作を示す図
である。

【図１１】従来技術の動作を示すタイムチャートであ
る。

【符号の説明】

１メモリ制御回路２調停回路３メモリ４ａ，４ｂＯＲゲート５ａ，５ｂバッファ６ａ，６ｂデータ読み込み用ラッチ７ａアドレス選択用セレクタ７ｂデータ選択用セレクタ８バッファ９タイミング生成回路部１０リフレッシュタイマ１２ａ，１２ｂアクセス信号生成部１３ａ，１３ｂウェイト要求信号生成部１４リフレッシュ信号生成部１５優先決定回路部２１ａ，２１ｂ中央処理装置ＡＤ１，ＡＤ２中央処理装置のアドレスバスＣＬＫクロック信号ＤＡ１，ＤＡ２中央処理装置のデータバスＭＡメモリのアドレスバスＭＤメモリのデータバスＲＥＱ１，ＲＥＱ２アクセス要求信号ＲＦＲＥＱリフレッシュ要求信号ＲＱＣＬＫ要求取り込みクロック信号バーＡＣＳ１，ＡＣＳ２アクセス信号バーＣＡＳカラム信号バーＲＡＳロウ信号バーＲＥＦリフレッシュ信号バーＷＡＩＴ１，バーＷＡＩＴ２ウェイト要求信号バーＷＥメモリ書き込み信号

Claims

【特許請求の範囲】

【請求項１】複数の中央処理装置と、データの書き込
みおよび読み込みが自在なメモリとの間に介在し、前記
複数の中央処理装置からの個別的なアクセス要求信号に
応答して、前記メモリのバスラインが当該中央処理装置
のバスラインに接続されるように制御するメモリ制御回
路において、前記複数の中央処理装置からのアクセス要求信号の到着
が先後するときは、先着順に受付け、同時に到着すると
きには予め定める優先順位にしたがって受付け、先着ま
たは上位のアクセス要求信号を受け付けている間は、後
着または下位のアクセス要求信号を保留し、前記先着ま
たは上位のアクセス要求信号の処理が終わった後に前記
保留を解除し、後着または下位のアクセス要求信号を受
け付けることによって、前記複数の中央処理装置からの
アクセス要求を順次的に調停処理するアクセス要求調停
手段と、前記アクセス要求調停手段の出力に応答して、前記複数
の中央処理装置のバスラインを選択して前記メモリのバ
スラインと接続するバスライン選択接続手段とを含むこ
とを特徴とするメモリ制御回路。