JP2017011609A - 半導体集積回路装置 - Google Patents

Abstract

【課題】発振周波数調整用のレジスタ部に格納された調整コードが変化した場合であっても、ロジック回路が動作不能に陥ることなくリフレッシュ動作を継続する。【解決手段】異常発振防止部７は、調整コードレジスタ８に格納された調整コードが電気的ノイズ等の影響により第１閾値及び第２閾値を超えた場合は異常であると判定し、調整コードレジスタ値に代えて異常回避コードを発振回路３に出力するので、ロジック回路２は、動作不能に陥ることなくリフレッシュ動作を継続して実行できる。この結果、ロジック回路２の動作可能範囲外の周波数のクロックが供給されることでリフレッシュ動作を行うことができず、ロジック回路２の動作不能状態が継続するといった事態の発生を未然に防止できる。【選択図】図１

Description

本発明は、ロジック回路及び発振回路を備えた半導体集積回路装置に関する。

従来、ロジック回路が搭載された半導体集積回路装置では、ロジック回路を動作させるための発振回路が搭載されている。発振回路が例えばＣＲ発振回路の場合、発振回路に搭載された内部コンデンサに所定の電荷量を蓄積することで、発振回路の発振周波数を決定することができる。

特開２０１１−１４９９１号公報

ところが、発振回路の内部コンデンサに所定の電荷量を蓄積するにしても半導体集積回路装置の製造ロット毎に発振周波数がばらついてしまうことを回避することはできないことから、発振周波数が目標周波数となるように調整する必要がある。
特許文献１では、発振回路の発振周波数を調整する手段として、記憶回路に複数の調整コードを記憶し、その調整コードの中から一の調整コードを選択して発振周波数調整用のレジスタ部に格納するようにしている。つまり、発振回路は、レジスタ部に格納された調整コードに対応した電荷量が内部コンデンサに蓄積されるように構成されているので、記憶回路に記憶された調整コードの中から適切な調整コードをレジスタ部に格納することにより発振回路を目標周波数または目標周波数に近い周波数で発振させることができる。

ここで、調整コードが格納されるレジスタ部は通常はＤＲＡＭ等のダイナミック回路で構成されていることから、ロジック回路のリフレッシュ動作により記憶回路からレジスタ部に調整コードを周期的に格納している。
しかしながら、レジスタ部は電気的ノイズ等の影響を受け易いことから、レジスタ部に格納された調整コードが電気的ノイズ等の影響により変化（ビット化け）することがあり、調整コードが変化して発振回路の発振周波数がロジック回路の動作可能範囲外となった場合には、ロジック回路が動作不能となる。このため、ロジック回路のリフレッシュ動作が正常に行われず、ロジック回路の動作不能状態が継続して異常状態から復帰できなくなってしまうという問題がある。

本発明は上記事情に鑑みてなされたもので、その目的は、発振周波数調整用のレジスタ部に格納された調整コードが変化した場合であっても、ロジック回路が動作不能に陥ることなくリフレッシュ動作を継続することができる半導体集積回路装置を提供することにある。

請求項１の発明によれば、ロジック部のリフレッシュ動作により記憶回路からレジスタ部に格納された調整コードが電気的ノイズ等の影響により変化（ビット化け）して異常となった場合は、異常発振防止部は、レジスタ部に格納された調整コードに代えて異常回避コードを発振回路に出力する。これにより、発振回路はロジック回路の動作可能範囲の周波数で発振するようになるので、ロジック回路が動作不能に陥ることなくリフレッシュ動作を継続することができる。

第１実施形態における半導体集積回路装置の電気的構成を示す機能ブロック図 ロジック回路の動作可能範囲の周波数と発振回路の周波数調整可能範囲との関係を示す図 変形例を示す機能ブロック図 第２実施形態における要部の構成を示す機能ブロック図 第３実施形態における要部の構成を示す機能ブロック図 第４実施形態における要部の構成を示す機能ブロック図

（第１実施形態）
第１実施形態について図１から図３を参照して説明する。
図１に示すように、半導体集積回路装置１は、ロジック回路２及び発振回路３を主要部とすると共に、パワーオンリセット回路４、ＲＯＭ５（記憶回路）、レジスタ部６、異常発振防止部７等を備えて構成されている。

発振回路３はＣＲ発振回路であり、図示しない並列の内部コンデンサに蓄積される全体の電荷量に応じて発振周波数が決定される。この場合、内部コンデンサを構成する各コンデンサはレジスタ部６に格納されている後述する調整コードのビットと１対１で対応しており、調整コードのビットパターンに対応して各コンデンサに電荷が蓄積されるようになっている。つまり、コンデンサに対応する調整コードのビットが「１」の場合には当該コンデンサに電荷が蓄積され、各コンデンサの電荷量を合計した電荷量が全体の電荷量となる。

ＲＯＭ５にはロジック回路２で使用される種々のデータが記憶されていると共に、発振回路３の発振周波数を設定するための調整コードも記憶されている。この調整コードは、上述したように発振回路３に搭載された内部コンデンサに蓄積される目標の電荷量（目標周波数に対応する電荷量）に対応したビットパターンとなるように設定されているものの、半導体集積回路装置１の製造ロット毎に発振周波数がばらついてしまうことから、目標周波数に設定することは困難である。

このような事情から、ＲＯＭ５には複数の調整コードが予め記憶されており、その複数の調整コードの内から発振回路３の発振周波数が目標周波数、または目標周波数に近似した周波数となる調整コードがロジック回路２のリフレッシュ動作時に読み出されるようになっている。

レジスタ部６は調整コードレジスタ８を主体としてなり、当該調整コードレジスタ８には、ロジック回路２によりＲＯＭ５から読み出された調整コードが格納される。
異常発振防止部７は、正／異判定回路９と切替回路１０とから構成されている。正／異判定回路９は調整コードが正常か異常かを判定するもので、調整コードレジスタ８に格納されている調整コード（以下、調整コードレジスタ値）が所定の閾値を超えていない場合は正常であると判定し、正常であることを示す判定信号を出力し、調整コードレジスタ値が所定の閾値を超えた場合は異常であると判定し、異常であることを示す判定信号を出力する。尚、正／異判定回路９から出力される判定信号は外部にも出力されており、ダイアグ情報として利用可能となっている。また、異常発振防止部７は、発振回路３からのクロックを用いることなく動作する論理回路を組み合わせ構成されており、ロジック回路２が動作不能となった場合であっても動作可能となっている。

ここで、ロジック回路２は、図２に示すように、所定の動作可能範囲の周波数で動作可能である一方、発振回路３は、ロジック回路２の動作可能範囲の周波数を含んだ周波数調整可能範囲で動作可能に設定されており、上記した所定の閾値としては、調整コードレジスタ値に対応した周波数が図２に示す発振回路３の周波数調整可能範囲外となったことを判定可能な値とする必要がある。

このような所定の閾値として、発振回路３の周波数調整可能範囲の最大周波数及び最小周波数に対応した値を設定することが考えられるが、上述したように発振回路３の発振周波数は半導体集積回路装置１の製造ロット毎にばらついて一定でないことから、本実施形態では、図２に示すように、調整周波数（調整コードレジスタ値に対応した周波数）とロジック回路２の動作可能範囲の最大周波数との間の任意の周波数に対応する値を第１閾値として設定すると共に、調整周波数とロジック回路２の動作可能範囲の最小周波数との間の任意の周波数に対応する値を第２閾値として設定するようにした。つまり、調整コードレジスタ値が第１閾値を上回った場合、または第２閾値を下回った場合に異常と判定して異常を示す判定信号を出力する。このように所定の閾値として第１閾値及び第２閾値を設定することにより、半導体集積回路装置１の製造ロットに関わらず調整コードレジスタ値が正常か異常かを確実に判定することができる。

切替回路１０は、正／異判定回路９からの判定信号が正常を示している場合は、調整コードレジスタ値を発振回路３に出力すると共に、判定信号が異常を示していた場合は、調整コードレジスタ値に代えて所定の異常回避コードを発振回路３に出力する。この異常回避コードは、ロジック回路２の動作可能範囲となる周波数に対応した値に設定されている。つまり、後述するようにロジック回路２の動作が継続する限り、次のリフレッシュ動作により正規の調整コードが調整コードレジスタ８に格納されることになるから、異常回避コードとしては、ロジック回路２の動作可能範囲の周波数であれば任意に設定することができる。また、本実施形態では、異常回避コードを半導体集積回路装置１の内部に電気的に固定するようにしたが、外部から入力するように構成してもよい。

ロジック回路２は発振回路３からのクロックにより所定の処理を実行すると共に、調整コードレジスタ８に対してリフレッシュ動作を周期的に実行する。このリフレッシュ動作は、調整コードレジスタ８がＤＲＡＭ等のダイナミック回路から構成されていることから、調整コードレジスタ８に格納された調整コードが自然放電により消失してしまうことを防止するために行われる。

ところで、上述したようにロジック回路２のリフレッシュ動作により調整コードレジスタ８に格納されている調整コードは周期的に更新されるものの、調整コードが電気的ノイズ等の影響によりロジック回路２の動作可能範囲外の周波数（図２に示すＮＧゾーン）に対応したビットパターンに変化した場合は、ロジック回路２の動作が停止してしまう。このようにロジック回路２が停止した場合には、以後のロジック回路２によるリフレッシュ動作が行われなくなるので、調整コードレジスタ８に格納された調整コードは更新されなくなる。このため、ロジック回路２の動作不能状態が継続するので、異常状態から復帰できなくなってしまう。

このとき、異常発振防止部７の正／異判定回路９は、調整コードレジスタ値が第１閾値または第２閾値を超えることから異常と判定し、異常を示す判定信号を切替回路１０に出力する。
切替回路１０は、正／異判定回路９からの判定信号が異常を示していることから、調整コードレジスタ値に代えて異常回避コードを発振回路３に出力する。これにより、発振回路３は異常回避コードに対応した発振周波数（ロジック回路２の動作可能範囲の周波数）で発振するようになるので、ロジック回路２は動作不能に陥ることなくリフレッシュ動作を継続して行うことができる。そして、次のリフレッシュ動作時にＲＯＭ５に記憶されている正規の調整コードが調整コードレジスタ８に格納されるようになるので、発振回路３が正規の調整コードレジスタ値に対応した調整周波数でもって発振するようになる。

以後は、ロジック回路２によりリフレッシュ動作が継続して行われ、それに伴ってＲＯＭ５に記憶されている正規の調整コードが調整コードレジスタ８を介して発振回路３に出力されるので、ロジック回路２は、発振回路３から出力されるクロックに応じてリフレッシュ動作を継続して実行することができる。

このような実施形態によれば、次のような効果を奏することができる。
異常発振防止部７は、調整コードレジスタ８に格納された調整コードが電気的ノイズ等の影響により第１閾値及び第２閾値を超えた場合は異常であると判定し、調整コードレジスタ値に代えて異常回避コードを発振回路３に出力するので、ロジック回路２は、動作不能に陥ることなくリフレッシュ動作を継続して実行できる。この結果、ロジック回路２の動作可能範囲外の周波数のクロックが供給されることでリフレッシュ動作を行うことができず、ロジック回路２の動作不能状態が継続するといった事態の発生を未然に防止できる。

また、従来では、異常状態からの再起動時にレジスタ部６をクリアするためにリセットする必要があったが、本実施形態では、異常発振防止部７を設けることで再起動が不要となりリセット入力を削除することができるので、レジスタ部６の回路構成の簡略化が可能となる。

尚、レジスタ部６へ格納させるためにＲＯＭ５から読み出す調整データは、図３に示すように、ＲＯＭ５の出力端子側にデータ誤り訂正回路１１を設け、当該データ誤り訂正回路１１の経由後のデータとしても良い。このようにデータ誤り訂正回路１１を設けた場合は、ＲＯＭ５に調整コードから作成した訂正コードを予め記憶し、データ誤り訂正回路１１により訂正コードに基づいて調整コードを訂正することになる。このような構成の場合、ＲＯＭ５から読み出した調整コードを訂正コードに基づいて訂正することができるので、ＲＯＭ５に記憶されている調整コードが何らかの要因で変化した場合であっても、リフレッシュ動作時に正規の調整コードを調整コードレジスタ８に格納することができる。尚、データ誤り訂正回路１１に代えて、各種の補正回路を設けるようにしても良い。
また、ＲＯＭ５には複数の調整コードを予め記憶するのに代えて、選択した一の調整コードのみを予め記憶するようにしても良い。

（第２実施形態）
第２実施形態について図４を参照して説明するに、第１実施形態と同一部分には同一符号を付して説明を省略するが、以下の実施形態でも同様に省略する。この第２実施形態は、調整コードレジスタ値が正常か異常かを２つの訂正コードを比較することにより判定することを特徴とする。

ＲＯＭ５には、調整コードを訂正するための訂正コードが予め記憶されている。
レジスタ部６は、調整コードレジスタ８と訂正コードレジスタ１２と訂正コード生成回路１３とから構成されている。訂正コードレジスタ１２は、リフレッシュ動作時に、ＲＯＭ５に記憶されている訂正コードが格納される。訂正コード生成回路１３は、調整コードレジスタ８に格納されている調整コードから訂正コードを生成する。

異常発振防止部７は、一致判定回路１４と切替回路１５とから構成されている。一致判定回路１４は、訂正コードレジスタ１２に格納されている訂正コードと、訂正コード生成回路１３が作成した訂正コードとを比較し、両者が一致している場合は一致を示す判定信号を出力し、一致していない場合は不一致（異常）を示す判定信号を出力する。

調整コードレジスタ値が電気的ノイズ等の影響により変化した場合は、訂正コード生成回路１３が作成した訂正コードが本来の訂正コードから変化するので、一致判定回路１４は、両方の訂正コードが一致していないと判定し、不一致（異常）を示す判定信号を出力する。

切替回路１５は、一致判定回路１４からの判定信号が一致を示していた場合は、調整コードレジスタ値を発振回路３に出力し、不一致を示していた場合は、調整コードレジスタ値に代えて異常回避コードを出力する。これにより、調整コードレジスタ値が電気的ノイズ等の影響により変化した場合であっても、発振回路３の発振周波数はロジック回路２の動作可能範囲の周波数に維持されるので、ロジック回路２は、動作不能に陥ることなくリフレッシュ動作を継続して実行することができる。

このような実施形態によれば、異常発振防止部７は、ＲＯＭ５に記憶されている訂正コードと、調整コードレジスタ値から作成した訂正コードとが異なる場合は異常であると判定し、調整コードレジスタ値に代えて異常回避コードを発振回路３に出力するので、調整コードレジスタ値が所定の閾値を超えたか否かを判定することなく、調整コードレジスタ値が正常か異常かを判定することができる。

（第３実施形態）
第３実施形態について図５を参照して説明する。この第３実施形態は、調整コードレジスタ値が正常か異常かを２つの調整コードを比較することにより判定することを特徴とする。

レジスタ部６は、調整コードレジスタ８と訂正コードレジスタ１２とデータ誤り訂正回路１６とから構成されている。データ誤り訂正回路１６は、調整コードレジスタ値を訂正コードレジスタ１２に格納された訂正コードに基づいて訂正する。
異常発振防止部７は、一致判定回路１４と切替回路１５とから構成されており、第２実施形態と同様に動作する。

このような実施形態によれば、異常発振防止部７は、調整コードレジスタ値と、この調整コードレジスタ値を訂正コードで訂正した値とが異なる場合は異常であると判定し、調整コードレジスタ値に代えて異常回避コードを発振回路３に出力するので、調整コードが所定の閾値を超えたか否かを判定することなく、調整コードレジスタ値が正常か異常かを判定することができる。

（第４実施形態）
第４実施形態について図６を参照して説明する。この第４実施形態は、調整コードレジスタ値が正常か異常かを複数の調整コードレジスタ値を比較することにより判定することを特徴とする。

ＲＯＭ５の異なるアドレスには同一の調整コードが予め記憶されている。この同一の調整コードが上記実施形態の一の調整コードに相当する。
レジスタ部６は複数の調整コードレジスタ８から構成されており、各調整コードレジスタ８には、ロジック回路２のリフレッシュ動作によりＲＯＭ５の異なるアドレスから読み出した同一の調整コードがそれぞれ格納（同一状態で複数格納）される。

異常発振防止部７は、一致判定回路１４と切替回路１５とから構成されている。一致判定回路１４は、複数の調整コードレジスタ値が全て一致しているか否かを判定し、一致している場合は一致を示す判定信号を出力し、一致していない場合は不一致（異常）を示す判定信号を出力する。

切替回路１５は、一致判定回路１４からの判定信号が一致を示していた場合は、調整コードレジスタ値を発振回路３に出力し、不一致を示していた場合は、調整コードレジスタ値に代えて異常回避コードを出力する。これにより、調整コードレジスタ値が電気的ノイズ等の影響により変化した場合であっても、発振回路３の発振周波数はロジック回路２の動作可能範囲の周波数に維持されるので、ロジック回路２は、動作不能に陥ることなくリフレッシュ動作を継続して実行することができる。

このような実施形態によれば、異常発振防止部７は、複数の調整コードレジスタ値の全てが一致しない場合は異常であると判定し、調整コードレジスタ値に代えて異常回避コードを発振回路３に出力するので、調整コードが所定の閾値を超えたか否かを判定することなく、調整コードレジスタ値が正常か異常かを判定することができる。

尚、ＲＯＭ５に複数の同一の調整コードを予め記憶するのに代えて、一の調整コードを予め記憶し、当該調整コードを複数の調整コードレジスタ８に格納（同一状態で複数格納）するようにしても良い。

（その他の実施形態）
本発明は、上記実施形態に限定されることなく、次のように変形または拡張したり、各変形例を上記実施形態と組み合せたり、各変形例を組み合わせることができる。
第１実施形態では、調整コードと所定の閾値とを比較したが、調整コードとＲＯＭ５に予め記憶されている複数の調整コードとを比較し、いずれとも一致しなかった場合に異常と判定するようにしても良い。

ロジック回路２の動作が停止した場合に切替回路１５に異常を示す判定信号を出力する動作停止検出手段を設け、ロジック回路２の動作が停止したことを検出した場合、切替回路１５から調整コードに代えて異常回避コードを発振回路３に出力するようにしても良い。このような構成によれば、上記各実施形態において、異常発振防止部７が正常に動作しなかった場合であっても、ロジック回路２によるリフレッシュ動作を継続して実行することが可能となる。

図面中、１は半導体集積回路装置、２はロジック回路、３は発振回路、５はＲＯＭ（記憶回路）、６はレジスタ部、７は異常発振防止部、１１はデータ誤り訂正回路である。

Claims (8)

1. 調整コードが予め記憶された記憶回路（５）と、
   前記記憶回路から読み出した調整コードを格納するレジスタ部（６）と、
   前記レジスタ部に格納された調整コードに対応した調整周波数で発振することによりクロックを出力する発振回路（３）と、
   前記発振回路からのクロックに応じて動作し、前記記憶回路に記憶された調整コードを前記レジスタ部に格納するリフレッシュ動作を周期的に実行するロジック回路（２）と、
   前記レジスタ部に記憶された調整コードが異常であると判定した場合、前記レジスタ部に格納された調整コードに代えて前記ロジック回路が動作可能な周波数に対応した異常回避コードを前記発振回路に出力する異常発振防止部（７）と、
   を備えたことを特徴とする半導体集積回路装置。
2. 前記調整周波数に対応したコードと、前記ロジック回路の動作可能範囲の最大周波数に対応したコードとの間に第１閾値を設定し、
   前記異常発振防止部は、前記レジスタ部に格納された調整コードが前記第１閾値を上回った場合に異常であると判定することを特徴とする請求項１に記載の半導体集積回路装置。
3. 前記調整周波数に対応したコードと、前記ロジック回路の動作可能範囲の最小周波数に対応したコードとの間に第２閾値を設定し、
   前記異常発振防止部は、前記レジスタ部に格納された調整コードが前記第２閾値を下回った場合に異常であると判定することを特徴とする請求項１または２に記載の半導体集積回路装置。
4. 前記記憶回路は、前記調整コードから作成された訂正コードを予め記憶し、
   前記異常発振防止部は、前記レジスタ部に格納されている調整コードから作成した訂正コードと、前記記憶回路に記憶されている訂正コードとが異なる場合に異常であると判定することを特徴とする請求項１に記載の半導体集積回路装置。
5. 前記記憶回路は、前記調整コードから作成した訂正コードを予め記憶し、
   前記異常発振防止部は、前記レジスタ部に格納されている調整コードと、当該調整コードを前記記憶回路に記憶されている訂正コードにより訂正した値とが異なる場合に異常であると判定することを特徴とする請求項１に記載の半導体集積回路装置。
6. 前記レジスタ部は、前記リフレッシュ動作により前記記憶回路に記憶されている前記調整コードが同一状態で複数格納され、
   前記異常発振防止回路は、前記レジスタ部に格納されている全ての調整コードが一致しない場合に異常であると判定することを特徴とする請求項１に記載の半導体集積回路装置。
7. 前記記憶回路は、前記調整コードから作成した訂正コードを予め記憶し、
   前記リフレッシュ動作に応じて前記記憶回路に記憶されている調整コードが読み出される際に、当該調整コードを前記訂正コードにより訂正するデータ誤り訂正回路（１１）を備えたことを特徴とする請求項１から６のいずれか一項に記載の半導体集積回路装置。
8. 前記発振回路は、並列の内部コンデンサを有したＣＲ発振回路であり、当該内部コンデンサに前記レジスタ部に格納された調整コードのビットパターンに対応した電荷量が蓄積されることを特徴とする請求項１から７のいずれか一項に記載の半導体集積回路装置。

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