JP6322434B2 - 負荷制御用バックアップ信号発生回路 - Google Patents
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- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 title claims description 71
- 230000005856 abnormality Effects 0.000 claims description 17
- 238000005259 measurement Methods 0.000 claims description 7
- 239000003990 capacitor Substances 0.000 description 20
- 238000000034 method Methods 0.000 description 11
- 238000012544 monitoring process Methods 0.000 description 8
- 230000008569 process Effects 0.000 description 8
- 238000012545 processing Methods 0.000 description 6
- 238000013461 design Methods 0.000 description 5
- 230000007257 malfunction Effects 0.000 description 5
- 230000006870 function Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 230000000903 blocking effect Effects 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 230000005611 electricity Effects 0.000 description 2
- 230000010355 oscillation Effects 0.000 description 2
- 238000013459 approach Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 230000009466 transformation Effects 0.000 description 1
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- G06—COMPUTING; CALCULATING OR COUNTING
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- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0706—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment
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- G06F11/0766—Error or fault reporting or storing
- G06F11/0772—Means for error signaling, e.g. using interrupts, exception flags, dedicated error registers
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- G—PHYSICS
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Description
本発明は、所定のプログラムに従って動作する制御用プロセッサに異常が発生した場合に、前記制御用プロセッサの出力に接続された負荷のスイッチに対して、バックアップ制御信号を供給するための、負荷制御用バックアップ信号発生回路に関する。
例えば、車両に搭載される様々な電子制御装置（ＥＣＵ：Electronic Control Unit）には所定のプログラムに従って動作する制御用のマイクロプロセッサ、すなわちマイクロコンピュータ（ＣＰＵ：Control Processing Unit）が内蔵されている。
このようなマイクロコンピュータは、通常は予め用意されたプログラムの内容にしたがって予定されたとおりに様々な制御を実施する。しかし、例えば外部から侵入した電磁ノイズの影響を受けた場合、マイクロコンピュータが故障した場合、プログラム自体に含まれる欠陥（バグ）の影響により予期しない動作が生じた場合等に、マイクロコンピュータが暴走状態になる場合がある。
マイクロコンピュータが暴走状態になると、電子制御装置の全体が制御不能の状態になる。したがって、様々な電子制御装置のシステムにおいては、マイクロコンピュータに異常が発生したか否かを監視し、異常の発生を検知した場合には、正常な状態に復帰させる必要がある。
そのため、従来より、様々な電子制御装置においては、マイクロコンピュータがウォッチドッグ信号と呼ばれるパルスを定期的に外部に出力するように制御している。そして、マイクロコンピュータの外部に監視回路を接続し、この監視回路がマイクロコンピュータから出力されるウォッチドッグ信号を常時監視している。マイクロコンピュータに異常が発生すると、ウォッチドッグ信号が現れなくなる。監視回路は、ウォッチドッグ信号が一定時間現れない状態を検出するとマイクロコンピュータの動作を初期化する。
特許文献１の車載電子制御装置は、図１に示されたメインＣＰＵ１０が暴走してウォッチドッグ信号ＷＤＳのパルス幅が過大になると、これを電源制御回路１１３が検出してリセットパルス信号ＲＳＴを発生する。
また、特許文献２の車両用電子制御システムにおいても、電源制御ＩＣ２３に内蔵されているウォッチドッグタイマ２４が、ＣＰＵ１から送出されるウォッチドッグ信号に基づきＣＰＵ１の動作状態を監視し、異常発生時にはリセットパルス信号ＲＳＴを送出する。
特許文献１及び特許文献２に示されているように、マイクロコンピュータが出力するウォッチドッグ信号を監視することにより、マイクロコンピュータの動作の異常を検出することが可能である。また、ウォッチドッグ信号を監視する回路は、異常を検出するとマイクロコンピュータに対してリセット信号を与える。リセット信号を与えると、マイクロコンピュータは電源投入時と同じように、ハードウェアの状態を初期化してプログラムの実行を先頭位置からやり直すことになる。
したがって、例えば電磁ノイズの入力などの一時的な要因によりマイクロコンピュータが暴走した場合には、リセット信号を与えることによりマイクロコンピュータの動作を正常な状態に復帰させることができる。
しかしながら、マイクロコンピュータの内部で継続的な故障が発生した場合には、リセット信号を与えてもマイクロコンピュータの動作を正常な状態に復帰させることができない。また、負荷の通電のオンオフを制御する電子制御装置においてマイクロコンピュータの故障が発生した場合には、ウォッチドッグ信号を監視する回路を搭載している場合であっても、負荷の通電のオンオフができなくなってしまう。
そのため、車載電子制御装置などにおいては、マイクロコンピュータの故障が発生した場合に備えて、バックアップをするための回路を搭載することが望ましい。つまり、マイクロコンピュータが故障した場合であっても負荷の通電のオンオフができるように、マイクロコンピュータの代わりに負荷を制御するバックアップ制御信号を生成する回路が必要になる。
このようなバックアップ制御信号を生成する回路については、例えば図４に示すようなアナログ回路を用いて構成することができる。このアナログ回路は、コンデンサＣｘと抵抗器Ｒｘとで構成される時定数回路と、電圧を比較するアナログコンパレータとを備えている。
図４の回路は、マイクロコンピュータが出力するウォッチドッグ信号Ｗ／Ｄのパルスが停止すると、図５に示すようにコンデンサＣｘの電圧が時定数に従って時間経過と共に上昇し、所定時間が経過するとＣｘの電圧が閾値に到達し、アナログコンパレータの出力信号が反転する。このアナログコンパレータの出力信号を負荷のオンオフ制御のためのバックアップ制御信号として利用することができる。
しかし、図４に示した回路を用いる場合には次のような課題がある。
（１）コンデンサＣｘに関する特性（静電容量）のばらつきが比較的大きいため、ＣＲ時定数回路の時定数のばらつきも大きくなる。したがって、この回路を含む電子制御装置を量産する場合には、個体差による時定数のばらつきを考慮して設計時に十分なマージンを取らざるを得ない。そのため、マイクロコンピュータに異常が発生してから実際にバックアップ制御信号が出力されるまでに時間がかかり、バックアップ制御系が負荷を制御可能になるまでの所要時間が長くなる。
（１）コンデンサＣｘに関する特性（静電容量）のばらつきが比較的大きいため、ＣＲ時定数回路の時定数のばらつきも大きくなる。したがって、この回路を含む電子制御装置を量産する場合には、個体差による時定数のばらつきを考慮して設計時に十分なマージンを取らざるを得ない。そのため、マイクロコンピュータに異常が発生してから実際にバックアップ制御信号が出力されるまでに時間がかかり、バックアップ制御系が負荷を制御可能になるまでの所要時間が長くなる。
（２）マイクロコンピュータは、その電源を投入した時に、又はリセット信号を入力した時に、事前に定めた初期化（イニシャライズ）の処理を実行し、これが終了した後でウォッチドッグ信号Ｗ／Ｄのパルス出力を開始する。したがって、ウォッチドッグ信号Ｗ／Ｄのパルスを監視する回路（例えば図４の回路）については、初期化の時間帯の間にウォッチドッグ信号Ｗ／Ｄのパルスが現れなくても、誤って異常と判別しないように時定数が定められる。ところが、電子制御装置等に供給される電源電力については、様々な要因により瞬断が発生する場合がある。そして、マイクロコンピュータが初期化の処理を実行している時に電源の瞬断が発生すると、電源回路がリセット信号を発生し、マイクロコンピュータは初期化の処理を最初からやり直す。その場合は、初期化の処理を完了するまでに要する時間が通常よりも長くなり、それに伴ってウォッチドッグ信号Ｗ／Ｄのパルス発生が開始されるまでの所要時間も長くなる。一方、図４の回路においては、電源の瞬断の際にコンデンサＣｘの電荷を放電しようとするが、瞬断の時間が非常に短い場合は電荷の放電が不十分になる。その結果、図６に示すようにマイクロコンピュータが初期化の処理を完了する前に、コンデンサＣｘの電圧が閾値まで到達する。したがって、実際にはマイクロコンピュータに異常が生じていないにもかかわらず、バックアップ制御系が誤って動作を開始してしまう。
一方、図４に示した回路をデジタル回路に置き換えることも考えられる。例えば、周期が一定のクロックパルスを計数するカウンタを用いることにより、ウォッチドッグ信号Ｗ／Ｄのパルスが現れなくなってからの経過時間を検出できる。また、この経過時間が所定時間に達した場合に、バックアップ制御信号を生成するように構成することもできる。
上記のようなデジタル回路の場合には、図４の回路のようにコンデンサＣｘの充放電を行う時定数回路は不要になるので、コンデンサＣｘの静電容量のばらつきの影響を回避することが可能である。しかし、デジタル回路の場合であっても、安価に構成可能なクロックパルス発生器は、コンデンサと抵抗器とで構成される時定数回路を含んでいるので、コンデンサの静電容量のばらつき（個体差）によってクロックパルスの周期にばらつきが生じる。そのため、設計の際にはクロックパルスの周期のばらつきを考慮して、バックアップ制御信号を生成する時間に十分なマージンを取らざるを得ない。
本発明は、上述した事情に鑑みてなされたものであり、その目的は、マイクロコンピュータに故障が発生した場合に、負荷の制御をするためのバックアップ制御信号を短時間で出力すると共に、電源の瞬断に起因する誤動作を防止することが可能な負荷制御用バックアップ信号発生回路を提供することにある。
前述した目的を達成するために、本発明に係る負荷制御用バックアップ信号発生回路は、下記（１）〜（６）を特徴としている。
（１） 所定のプログラムに従って動作する制御用プロセッサに異常が発生した場合に、前記制御用プロセッサの出力に接続された負荷のスイッチに対してバックアップ制御信号を供給するための負荷制御用バックアップ信号発生回路であって、
前記制御用プロセッサから定期的に出力されるウォッチドッグ信号を入力するウォッチドッグ入力端子と、
周期が一定のクロックパルスを計数すると共に、前記クロックパルスの計数状態を前記ウォッチドッグ入力端子の信号に従って制御するパルスカウント部と、
前記バックアップ制御信号を生成するバックアップ信号出力部と、
前記バックアップ信号出力部が前記バックアップ制御信号を生成するための、前記パルスカウント部が出力する複数ビットの計数出力信号に基づく所定の条件を、複数の選択肢の中から選択する信号選択部と、
を備え、
前記バックアップ信号出力部は、前記パルスカウント部の計数出力が前記所定の条件を満たした時に、生成した前記バックアップ制御信号の状態を自己保持するラッチ回路を含み、
前記ラッチ回路は、電源ラインに接続される第１入力端子と、前記信号選択部の出力信号を入力する第２入力端子と、を備え、前記ラッチ回路は、前記信号選択部の出力信号に応答して、前記電源ラインに基づいて前記バックアップ制御信号の状態を自己保持する、
ことを特徴とする負荷制御用バックアップ信号発生回路。
（２） 上記（１）に記載の負荷制御用バックアップ信号発生回路であって、
前記信号選択部は、前記パルスカウント部が出力する複数ビットの計数出力信号の中からいずれか１ビットの計数出力信号を選択し、選択した計数出力信号を前記バックアップ信号出力部に与える、
ことを特徴とする負荷制御用バックアップ信号発生回路。
（３） 上記（１）に記載の負荷制御用バックアップ信号発生回路であって、
前記信号選択部は、
前記所定の条件に相当する基準値を保持する基準値保持部と、
前記パルスカウント部が出力する複数ビットの計数出力信号と、前記基準値とを比較するデジタル比較器と、
を有し、前記デジタル比較器の出力信号を前記バックアップ信号出力部に与える、
ことを特徴とする負荷制御用バックアップ信号発生回路。
（４） 所定のプログラムに従って動作する制御用プロセッサに異常が発生した場合に、前記制御用プロセッサの出力に接続された負荷のスイッチに対してバックアップ制御信号を供給するための負荷制御用バックアップ信号発生回路であって、
前記制御用プロセッサから定期的に出力されるウォッチドッグ信号を入力するウォッチドッグ入力端子と、
周期が一定のクロックパルスを計数すると共に、前記クロックパルスの計数状態を前記ウォッチドッグ入力端子の信号に従って制御するパルスカウント部と、
バックアップ信号出力部が前記バックアップ制御信号を生成するための、前記パルスカウント部が出力する複数ビットの計数出力信号に基づく所定の条件を、複数の選択肢の中から選択する信号選択部と、
前記ウォッチドッグ信号を停止した状態で、前記パルスカウント部の実際の計数状態を計測し、計測の結果を反映するように、前記信号選択部の選択状態を自動的に調整する選択状態自動調整部と、
を備えたことを特徴とする負荷制御用バックアップ信号発生回路。
（５） 上記（１）に記載の負荷制御用バックアップ信号発生回路であって、
前記ウォッチドッグ入力端子と、前記パルスカウント部の制御入力端子との間に接続された直流遮断用コンデンサと、
前記パルスカウント部の制御入力端子と所定電位の電源ラインとの間に接続された電位制御用抵抗器と、
を更に備えたことを特徴とする負荷制御用バックアップ信号発生回路。
（６） 上記（１）に記載の負荷制御用バックアップ信号発生回路であって、
周期が一定のクロックパルスを発生するクロックパルス発生器、
を更に備えたことを特徴とする負荷制御用バックアップ信号発生回路。
（１） 所定のプログラムに従って動作する制御用プロセッサに異常が発生した場合に、前記制御用プロセッサの出力に接続された負荷のスイッチに対してバックアップ制御信号を供給するための負荷制御用バックアップ信号発生回路であって、
前記制御用プロセッサから定期的に出力されるウォッチドッグ信号を入力するウォッチドッグ入力端子と、
周期が一定のクロックパルスを計数すると共に、前記クロックパルスの計数状態を前記ウォッチドッグ入力端子の信号に従って制御するパルスカウント部と、
前記バックアップ制御信号を生成するバックアップ信号出力部と、
前記バックアップ信号出力部が前記バックアップ制御信号を生成するための、前記パルスカウント部が出力する複数ビットの計数出力信号に基づく所定の条件を、複数の選択肢の中から選択する信号選択部と、
を備え、
前記バックアップ信号出力部は、前記パルスカウント部の計数出力が前記所定の条件を満たした時に、生成した前記バックアップ制御信号の状態を自己保持するラッチ回路を含み、
前記ラッチ回路は、電源ラインに接続される第１入力端子と、前記信号選択部の出力信号を入力する第２入力端子と、を備え、前記ラッチ回路は、前記信号選択部の出力信号に応答して、前記電源ラインに基づいて前記バックアップ制御信号の状態を自己保持する、
ことを特徴とする負荷制御用バックアップ信号発生回路。
（２） 上記（１）に記載の負荷制御用バックアップ信号発生回路であって、
前記信号選択部は、前記パルスカウント部が出力する複数ビットの計数出力信号の中からいずれか１ビットの計数出力信号を選択し、選択した計数出力信号を前記バックアップ信号出力部に与える、
ことを特徴とする負荷制御用バックアップ信号発生回路。
（３） 上記（１）に記載の負荷制御用バックアップ信号発生回路であって、
前記信号選択部は、
前記所定の条件に相当する基準値を保持する基準値保持部と、
前記パルスカウント部が出力する複数ビットの計数出力信号と、前記基準値とを比較するデジタル比較器と、
を有し、前記デジタル比較器の出力信号を前記バックアップ信号出力部に与える、
ことを特徴とする負荷制御用バックアップ信号発生回路。
（４） 所定のプログラムに従って動作する制御用プロセッサに異常が発生した場合に、前記制御用プロセッサの出力に接続された負荷のスイッチに対してバックアップ制御信号を供給するための負荷制御用バックアップ信号発生回路であって、
前記制御用プロセッサから定期的に出力されるウォッチドッグ信号を入力するウォッチドッグ入力端子と、
周期が一定のクロックパルスを計数すると共に、前記クロックパルスの計数状態を前記ウォッチドッグ入力端子の信号に従って制御するパルスカウント部と、
バックアップ信号出力部が前記バックアップ制御信号を生成するための、前記パルスカウント部が出力する複数ビットの計数出力信号に基づく所定の条件を、複数の選択肢の中から選択する信号選択部と、
前記ウォッチドッグ信号を停止した状態で、前記パルスカウント部の実際の計数状態を計測し、計測の結果を反映するように、前記信号選択部の選択状態を自動的に調整する選択状態自動調整部と、
を備えたことを特徴とする負荷制御用バックアップ信号発生回路。
（５） 上記（１）に記載の負荷制御用バックアップ信号発生回路であって、
前記ウォッチドッグ入力端子と、前記パルスカウント部の制御入力端子との間に接続された直流遮断用コンデンサと、
前記パルスカウント部の制御入力端子と所定電位の電源ラインとの間に接続された電位制御用抵抗器と、
を更に備えたことを特徴とする負荷制御用バックアップ信号発生回路。
（６） 上記（１）に記載の負荷制御用バックアップ信号発生回路であって、
周期が一定のクロックパルスを発生するクロックパルス発生器、
を更に備えたことを特徴とする負荷制御用バックアップ信号発生回路。
上記（１）の構成の負荷制御用バックアップ信号発生回路によれば、電源に瞬断が発生した場合であっても、ウォッチドッグ信号にパルスが現れない時間の長さを、パルスカウント部で正確に検出することが可能になる。また、信号選択部が所定の条件を複数選択肢の中から適切に選択することにより、コンデンサ等の部品の特性のばらつきの影響を補償できるので、設計時のマージンを減らすことができる。これにより、制御用プロセッサ、すなわちマイクロコンピュータが故障した場合に短時間でバックアップ制御信号を出力できる。
更に、制御用プロセッサが故障した場合に、バックアップ制御信号のレベルを一定に維持できるので、このバックアップ制御信号により負荷のオンオフを制御できる。
上記（２）の構成の負荷制御用バックアップ信号発生回路によれば、個体差によりクロックパルスの周期に大きな誤差が発生し、パルスカウント部の計数する時間に個体差の影響が現れても、適切な１ビットの計数出力信号を選択することにより、個体差の影響を抑制できる。したがって、設計時のマージンを減らすことができ、マイクロコンピュータが故障した場合に短時間でバックアップ制御信号を出力できる。
上記（３）の構成の負荷制御用バックアップ信号発生回路によれば、個体差によりクロックパルスの周期に大きな誤差が発生し、パルスカウント部の計数する時間に個体差の影響が現れても、基準値を適切な値に決定すれば、個体差の影響を抑制できる。したがって、設計時のマージンを減らすことができ、マイクロコンピュータが故障した場合に短時間でバックアップ制御信号を出力できる。
上記（４）の構成の負荷制御用バックアップ信号発生回路によれば、個体差によるばらつきの影響を受けた実際の特性を選択状態自動調整部が計測し、その計測結果に従って信号選択部の選択状態を自動調整するので、調整作業を手動で行わなくても、適切な選択状態を維持することができる。
上記（５）の構成の負荷制御用バックアップ信号発生回路によれば、ウォッチドッグ信号にパルスが現れなくなった時に、パルスカウント部の制御入力端子を所定電位に固定することができ、誤動作の発生を防止できる。
上記（６）の構成の負荷制御用バックアップ信号発生回路によれば、クロックパルス発生器を内蔵しているので、外部からクロックパルスを供給する必要がない。したがって、車載機器のような環境でも利用できる。
更に、制御用プロセッサが故障した場合に、バックアップ制御信号のレベルを一定に維持できるので、このバックアップ制御信号により負荷のオンオフを制御できる。
上記（２）の構成の負荷制御用バックアップ信号発生回路によれば、個体差によりクロックパルスの周期に大きな誤差が発生し、パルスカウント部の計数する時間に個体差の影響が現れても、適切な１ビットの計数出力信号を選択することにより、個体差の影響を抑制できる。したがって、設計時のマージンを減らすことができ、マイクロコンピュータが故障した場合に短時間でバックアップ制御信号を出力できる。
上記（３）の構成の負荷制御用バックアップ信号発生回路によれば、個体差によりクロックパルスの周期に大きな誤差が発生し、パルスカウント部の計数する時間に個体差の影響が現れても、基準値を適切な値に決定すれば、個体差の影響を抑制できる。したがって、設計時のマージンを減らすことができ、マイクロコンピュータが故障した場合に短時間でバックアップ制御信号を出力できる。
上記（４）の構成の負荷制御用バックアップ信号発生回路によれば、個体差によるばらつきの影響を受けた実際の特性を選択状態自動調整部が計測し、その計測結果に従って信号選択部の選択状態を自動調整するので、調整作業を手動で行わなくても、適切な選択状態を維持することができる。
上記（５）の構成の負荷制御用バックアップ信号発生回路によれば、ウォッチドッグ信号にパルスが現れなくなった時に、パルスカウント部の制御入力端子を所定電位に固定することができ、誤動作の発生を防止できる。
上記（６）の構成の負荷制御用バックアップ信号発生回路によれば、クロックパルス発生器を内蔵しているので、外部からクロックパルスを供給する必要がない。したがって、車載機器のような環境でも利用できる。
本発明の負荷制御用バックアップ信号発生回路によれば、マイクロコンピュータに故障が発生した場合に、負荷の制御をするためのバックアップ制御信号を短時間で出力することができ、電源の瞬断に起因する誤動作も防止できる。また、コンデンサ等の部品の特性のばらつき（個体差）の影響を減らすことができる。
以上、本発明について簡潔に説明した。更に、以下に説明される発明を実施するための形態（以下、「実施形態」という。）を添付の図面を参照して通読することにより、本発明の詳細は更に明確化されるであろう。
本発明の負荷制御用バックアップ信号発生回路に関する具体的な実施形態について、各図を参照しながら以下に説明する。
＜構成例の説明＞
本実施形態のバックアップ信号発生回路２０を含む電子制御装置の主要部の構成例を図１に示す。
本実施形態のバックアップ信号発生回路２０を含む電子制御装置の主要部の構成例を図１に示す。
図１に示した電子制御装置は、メインの制御部としてマイクロコンピュータ１０を備えている。マイクロコンピュータ１０は、例えば内部メモリ（ＲＯＭ）に予め組み込まれているプログラムを実行することにより、この電子制御装置に必要とされる機能を実現するための制御を行うことができる。
図１に示した構成例においては、マイクロコンピュータ１０は、負荷３１の通電のオンオフを制御する機能を有している。負荷３１の具体例としては、様々な車載電装品を想定することができる。また、パワーＦＥＴにより構成されるスイッチングデバイス３２が、二値信号である通電制御信号ＳＧ２のレベルに従って、負荷３１の通電のオンオフを制御する。
負荷３１を制御するための通電制御信号ＳＧ２は、通常はマイクロコンピュータ１０の処理により制御される通常系制御信号ＳＧ１に従って変化する。しかし、マイクロコンピュータ１０に継続的な故障が発生する場合がある。マイクロコンピュータ１０が故障すると、通常系制御信号ＳＧ１が変化しなくなり、負荷３１のオンオフを制御できない状態になる。
バックアップ信号発生回路２０は、マイクロコンピュータ１０が故障した場合のバックアップとして搭載されている。つまり、通常系制御信号ＳＧ１が変化しなくなった時に、バックアップ信号発生回路２０の出力するバックアップ制御信号ＳＧＢが、マイクロコンピュータ１０の代わりに負荷３１を制御する。
信号の逆流を防止するために、マイクロコンピュータ１０の出力ポート１１とスイッチングデバイス３２の制御入力との間にダイオードＤ１を接続し、バックアップ信号発生回路２０のバックアップ制御信号出力端子２２とスイッチングデバイス３２の制御入力との間にダイオードＤ２を接続してある。
マイクロコンピュータ１０が通常の動作中であれば、マイクロコンピュータ１０のウォッチドッグ信号出力ポート１２には、ウォッチドッグ信号Ｗ／Ｄのパルスが周期的に現れる。但し、マイクロコンピュータ１０が初期化の処理を行っている間には、ウォッチドッグ信号Ｗ／Ｄを出力することができない。また、マイクロコンピュータ１０のプログラムが暴走したような場合にも、ウォッチドッグ信号Ｗ／Ｄのパルスが停止する。更に、マイクロコンピュータ１０が故障した場合には、ウォッチドッグ信号Ｗ／Ｄのパルスが停止し、且つウォッチドッグ信号出力ポート１２の電位が不確定の状態になる。
図１に示すように、マイクロコンピュータ１０のウォッチドッグ信号出力ポート１２に、バックアップ信号発生回路２０のウォッチドッグ入力端子２１が接続されている。つまり、バックアップ信号発生回路２０は、ウォッチドッグ信号Ｗ／Ｄのパルスを監視すると共に、ウォッチドッグ信号Ｗ／Ｄの状態が所定の条件を満たした時にバックアップ制御信号ＳＧＢを生成する。
図１に示したバックアップ信号発生回路２０は、ウォッチドッグ入力端子２１、バックアップ制御信号出力端子２２、コンデンサＣ１、抵抗器Ｒ１、カウンタ２３、クロック発生器２４、ラッチ回路２５、及びセレクタ２６を備えている。
クロック発生器２４は、所定の発振回路を内蔵しており、周期が一定のクロックパルスＣＫ１を常時出力する。なお、本実施形態のバックアップ信号発生回路２０は、クロックパルスの周期について比較的大きなばらつき（個体差）を許容できるので、クロック発生器２４についてはＣＲ時定数回路を含む安価な発振回路で構成してもかまわない。
カウンタ２３は、クロックパルス入力端子ＣＫ、クリア制御端子ＣＬＲ、及びｎビットの計数出力端子Ｑ１、Ｑ２、Ｑ３、・・・、Ｑｎを備えている。クロックパルス入力端子ＣＫには、クロック発生器２４が出力するクロックパルスＣＫ１が印加される。
カウンタ２３のクリア制御端子ＣＬＲは、コンデンサＣ１を介してウォッチドッグ入力端子２１と接続され、更に抵抗器Ｒ１を介して接地されている。コンデンサＣ１は、入力信号の直流成分を遮断するために設けてある。また、抵抗器Ｒ１はウォッチドッグ信号Ｗ／Ｄにパルスが現れない時に、クリア制御端子ＣＬＲの電位を素早く所望の電位に近づける機能を有している。
セレクタ２６は、ｎビットのデータ入力端子ＩＮ１、ＩＮ２、ＩＮ３、・・・ＩＮｎと、選択制御入力端子ＳＥＬと、１ビットの出力端子ＯＵＴとを備えている。すなわち、セレクタ２６は、データ入力端子ＩＮ１、ＩＮ２、ＩＮ３、・・・ＩＮｎに印加される複数の信号の中から、選択制御入力端子ＳＥＬに印加される制御信号の状態に応じて１つを選択し、選択した信号を出力端子ＯＵＴに出力する。
図１に示す例では、セレクタ２６のデータ入力端子ＩＮ１〜ＩＮｎには、カウンタ２３が出力するｎビットの計数出力Ｄｃｎｔが印加される。また、セレクタ２６の選択制御入力端子ＳＥＬは、マイクロコンピュータ１０の出力ポート１３と接続されている。つまり、本実施形態ではマイクロコンピュータ１０がセレクタ２６の選択状態を決定する。更に、セレクタ２６の出力端子ＯＵＴは、マイクロコンピュータ１０の入力ポート１４、及びラッチ回路２５と接続されている。
ラッチ回路２５は、Ｄタイプのフリップフロップ（Ｄ−ＦＦ）で構成してある。このラッチ回路２５は、カウンタ２３の計数出力Ｄｃｎｔが所定の条件を満たした時に、カウンタ出力信号ＳＧＡに従ってバックアップ制御信号ＳＧＢを生成してその信号レベルを保持する機能を有している。
ラッチ回路２５のＤ入力端子は電源ライン（ＶＤＤ）にプルアップしてある。また、図１の例ではラッチ回路２５のクロックパルス入力端子ＣＫには、セレクタ２６が出力するカウンタ出力信号ＳＧＡが印加される。ラッチ回路２５のＱ出力端子は、バックアップ制御信号出力端子２２と接続されている。
＜動作の説明＞
図１に示したバックアップ信号発生回路２０の動作に関する各信号のタイミングを図２に示し、動作の手順を図３に示す。なお、図３の動作手順の中には、バックアップ信号発生回路２０の動作だけでなく、所定のプログラムに従ってマイクロコンピュータ１０が実行する処理も含まれている。図２及び図３を参照しながらバックアップ信号発生回路２０及びマイクロコンピュータ１０の動作について説明する。
図１に示したバックアップ信号発生回路２０の動作に関する各信号のタイミングを図２に示し、動作の手順を図３に示す。なお、図３の動作手順の中には、バックアップ信号発生回路２０の動作だけでなく、所定のプログラムに従ってマイクロコンピュータ１０が実行する処理も含まれている。図２及び図３を参照しながらバックアップ信号発生回路２０及びマイクロコンピュータ１０の動作について説明する。
初期状態においては、バックアップ制御信号ＳＧＢはオフ（Ｌｏレベル）になっている（Ｓ１１）。つまり、ラッチ回路２５の状態がリセットされている。
クロック発生器２４が出力するクロックパルスＣＫ１については、個体差によるばらつきの影響により、パルスの周期が設計時に想定した数値から大きくずれている可能性もある。このずれについては、実際のパルスの周期に合わせてセレクタ２６の選択制御入力端子ＳＥＬに印加する制御信号を適切に決定することで補償できる。
したがって、適切な制御信号をセレクタ２６の選択制御入力端子ＳＥＬに与えるために、バックアップ信号発生回路２０が通常の監視動作を開始する前に、マイクロコンピュータ１０が、予め組み込まれたプログラムに従って、図３の各ステップＳ１２〜Ｓ１４、Ｓ１６及びＳ１７を実行する。
ステップＳ１２では、マイクロコンピュータ１０は、初期状態として、セレクタ２６が１ビット目の信号を選択するように、出力ポート１３に所定の制御信号を出力する。更に、マイクロコンピュータ１０は、ウォッチドッグ信号出力ポート１２に対するパルスの出力を停止して、ウォッチドッグ信号出力ポート１２をＬｏレベルに固定する。
カウンタ２３がクロックパルスＣＫ１の計数を開始し、計数出力Ｄｃｎｔの１ビット目がＨｉになり、セレクタ２６の出力端子ＯＵＴがＨｉになると、マイクロコンピュータ１０の処理はステップＳ１３からＳ１４に進む。
ステップＳ１４では、マイクロコンピュータ１０は計測用の状態として、セレクタ２６がｘビット目（ｘは任意）の信号を選択するように、出力ポート１３に所定の制御信号を出力する。更に、マイクロコンピュータ１０は内部タイマを用いて時間の計測を０秒からスタートする。
カウンタ２３は、クロックパルスＣＫ１の計数を継続するので、時間経過に伴ってカウントアップする（Ｓ１５）。
マイクロコンピュータ１０は、入力ポート１４で、カウンタ出力信号ＳＧＡ（セレクタ２６のＯＵＴの信号：１ビット）の状態を監視する。この場合は、セレクタ２６がｘビット目を選択しているので、計数出力Ｄｃｎｔのｘビット目をマイクロコンピュータ１０が監視していることになる。計数出力Ｄｃｎｔのｘビット目がＨｉになると、マイクロコンピュータ１０の処理はステップＳ１６からＳ１７に進む。
ステップＳ１７では、マイクロコンピュータ１０は、内部タイマによる時間計測をストップし、計測した時間値ｔ（秒）を内部タイマから取得する。そして、この時間値ｔから実際のクロックパルスＣＫ１におけるパルス周期Ｔを算出する。
Ｔ＝ｔ／（ｘ−１）
Ｔ＝ｔ／（ｘ−１）
更に、マイクロコンピュータ１０は、ウォッチドッグ信号Ｗ／Ｄのパルスが停止してからカウンタ出力信号ＳＧＡ（又はＳＧＢ）が立ち上がるまでの実際の遅延時間（ｄｅｌｅｙ）が期待値に近づくように、出力ポート１３に出力する制御信号を決定する。つまり、算出されたパルス周期Ｔに基づき、適切なｎビット目を決定し、セレクタ２６が計数出力Ｄｃｎｔのｎビット目を選択するように、出力ポート１３の制御信号を制御する。
以上の処理により、バックアップ信号発生回路２０を使用する準備が整ったので、マイクロコンピュータ１０は、ウォッチドッグ信号出力ポート１２に対して、ウォッチドッグ信号Ｗ／Ｄのパルス出力を開始する（Ｓ１７）。
図２に示すように、クロックパルスＣＫ１は常時出力されている。また、マイクロコンピュータ１０が正常に動作している時にはウォッチドッグ信号Ｗ／Ｄに周期的にパルスが現れるが、マイクロコンピュータ１０に異常が発生するとウォッチドッグ信号Ｗ／Ｄのパルス出力が中断又は停止する。
カウンタ２３は、常時入力されるクロックパルスＣＫ１を計数する。しかし、ウォッチドッグ信号Ｗ／Ｄのパルス発生により、カウンタ２３のクリア制御端子ＣＬＲが高レベル（Ｈｉ）になると、その都度、計数状態がクリアされ（Ｓ１９）て初期状態に戻る。したがって、ウォッチドッグ信号Ｗ／Ｄが正常な時には、図２に示すようにカウンタ２３の各計数出力端子Ｑ１、Ｑ２、Ｑ３は低レベル（Ｌｏ）の状態を維持する。
一方、ウォッチドッグ信号Ｗ／Ｄのパルス出力が停止した状態になると、ウォッチドッグ信号出力ポート１２の電位がＨｉ／Ｌｏいずれの場合であっても、直流成分はコンデンサＣ１で遮断され、しかもコンデンサＣ１等に蓄積された電荷を抵抗器Ｒ１が素早く放電するので、クリア制御端子ＣＬＲによるクリア動作が解除された状態になる。これにより、図３に示すステップＳ１８からＳ２０に進む。
つまり、カウンタ２３がクロックパルスＣＫ１の計数動作を継続し、時間の経過に伴って計数値がカウントアップする。したがって、マイクロコンピュータ１０に異常が発生した場合には、図２に示すように、カウンタ２３の各計数出力端子Ｑ１、Ｑ２、Ｑ３のレベルが変化する。
また、ステップＳ１７の実行により、計数出力Ｄｃｎｔのｘビット目に相当するカウンタ出力信号ＳＧＡをラッチ回路２５が監視しているので、ｘビット目がＬｏからＨｉに変化した時に（Ｓ２１）、これをラッチ回路２５がラッチして（Ｓ２２）バックアップ制御信号ＳＧＢをＨｉに切り替える（Ｓ２３）。
したがって、マイクロコンピュータ１０が故障した場合には、マイクロコンピュータ１０自身が通電制御信号ＳＧ２を制御することはできなくなるが、その場合は、代わりにバックアップ信号発生回路２０が出力するバックアップ制御信号ＳＧＢが通電制御信号ＳＧ２を制御するので、負荷３１の通電を制御することができる。
例えば、電源の瞬断が発生した場合であっても、時定数を決定するための比較的容量の大きい部品（図４のコンデンサＣｘ）を用いていないので、カウンタ２３の計数値を瞬時にクリアすることが可能であり、図６に示すような瞬断時の誤動作を防止できる。瞬断時にカウンタ２３をクリアする方法については、マイクロコンピュータ１０の初期化処理の中で１回だけパルスをウォッチドッグ信号出力ポート１２に出力しても良いし、図示しない電源回路で発生したリセット信号をカウンタ２３に与えても良い。
また、低コストのクロック発生器２４の採用により、クロックパルスＣＫ１の実際のパルス周期に個体差による大きなばらつきが生じる場合であっても、本実施形態では、セレクタ２６の選択状態を適切に調整することにより、ばらつきの影響を抑制できる。したがって、ウォッチドッグ信号Ｗ／Ｄのパルス出力が停止してからバックアップ制御信号ＳＧＢが起動するまでの所要時間（遅延時間：ｄｅｌｅｙ）に関しては、設計時に大きなマージンを見込む必要がない。そのため、遅延時間を短縮し、バックアップ信号発生回路２０の応答速度を改善することが可能になる。
また、いずれにしても、セレクタ２６の選択状態の調整により、バックアップ制御信号ＳＧＢを生成する条件を変更することができ、クロックパルスＣＫ１のパルス周期のばらつきを補償できる。
＜変形例の説明＞
図１に示したバックアップ信号発生回路２０の構成に関する変形例を図７に示す。図７のバックアップ信号発生回路２０Ｂは、図１のセレクタ２６の代わりに、デジタル比較器２７及びｎビットラッチ回路２８を備えている。それ以外は、図１に示した構成と同様である。
図１に示したバックアップ信号発生回路２０の構成に関する変形例を図７に示す。図７のバックアップ信号発生回路２０Ｂは、図１のセレクタ２６の代わりに、デジタル比較器２７及びｎビットラッチ回路２８を備えている。それ以外は、図１に示した構成と同様である。
ｎビットラッチ回路２８の入力端子は、マイクロコンピュータ１０の出力ポート１３Ｂ、１３Ｃと接続されている。したがって、マイクロコンピュータ１０は、所望の基準値Ｄｒｅｆを出力ポート１３Ｂを介してｎビットラッチ回路２８に与え、出力ポート１３Ｃの制御信号で保持させることができる。
デジタル比較器２７は、カウンタ２３が出力するｎビットの計数出力Ｄｃｎｔ（図１と同様）と、ｎビットラッチ回路２８が保持しているｎビットの基準値Ｄｒｅｆとを比較し、両者の値の一致の有無を表す二値信号をカウンタ出力信号ＳＧＡとして出力することができる。
したがって、図７に示したバックアップ信号発生回路２０Ｂにおいては、マイクロコンピュータ１０が出力する基準値Ｄｒｅｆを変更することにより、バックアップ制御信号ＳＧＢを生成する条件を変更することができ、クロックパルスＣＫ１のパルス周期のばらつきを補償できる。また、図７に示したバックアップ信号発生回路２０Ｂは、図１の構成と比べると、バックアップ制御信号ＳＧＢを生成する条件をより精密に調整することが可能である。
＜その他の変形の可能性＞
図１に示した構成においては、セレクタ２６の選択状態をマイクロコンピュータ１０が自動的に制御する場合を想定しているが、手動で操作可能なスイッチを用いてセレクタ２６の選択を制御しても良い。また、例えば不揮発性メモリに保持したデータを用いてセレクタ２６を制御することも想定できる。同様に、図７に示した構成においても、基準値Ｄｒｅｆを手動で変更できるように構成しても良いし、基準値Ｄｒｅｆを不揮発性メモリに保持しておいても良い。
図１に示した構成においては、セレクタ２６の選択状態をマイクロコンピュータ１０が自動的に制御する場合を想定しているが、手動で操作可能なスイッチを用いてセレクタ２６の選択を制御しても良い。また、例えば不揮発性メモリに保持したデータを用いてセレクタ２６を制御することも想定できる。同様に、図７に示した構成においても、基準値Ｄｒｅｆを手動で変更できるように構成しても良いし、基準値Ｄｒｅｆを不揮発性メモリに保持しておいても良い。
また、図３に示した計測手順（Ｓ１２〜Ｓ１７）については、様々な変形が考えられる。すなわち、クロックパルスＣＫ１の実際のパルス周期と事前に想定したパルス周期との違いを補償するように制御すれば良いので、例えばクロックパルスＣＫ１のパルス周期を直接マイクロコンピュータ１０で計測しても良い。
図１に示した構成においては、バックアップ信号発生回路２０がクロック発生器２４を内蔵しているが、所望のクロックパルスを出力可能な外部装置（図示せず）とバックアップ信号発生回路２０とを接続できる環境であれば、クロック発生器２４をバックアップ信号発生回路２０に内蔵する必要はなくなる。
図１に示した構成においては、ウォッチドッグ信号Ｗ／Ｄのパルス出力が停止し、バックアップ制御信号ＳＧＢがオンになると、スイッチングデバイス３２がオンになって負荷３１が常時通電状態になる。しかし、例えば手動でも負荷３１を制御したいような場合には、所定の操作スイッチに応じて変化する信号と、バックアップ制御信号ＳＧＢとの論理和や論理積により通電制御信号ＳＧ２を制御することも想定できる。
ここで、上述した本発明に係る負荷制御用バックアップ信号発生回路の実施形態の特徴をそれぞれ以下（１）〜（７）に簡潔に纏めて列記する。
（１） 所定のプログラムに従って動作する制御用プロセッサ（マイクロコンピュータ１０）に異常が発生した場合に、前記制御用プロセッサの出力に接続された負荷（３１）のスイッチ（スイッチングデバイス３２）に対してバックアップ制御信号（ＳＧＢ）を供給するための負荷制御用バックアップ信号発生回路（バックアップ信号発生回路２０）であって、
前記制御用プロセッサから定期的に出力されるウォッチドッグ信号（Ｗ／Ｄ）を入力するウォッチドッグ入力端子（２１）と、
周期が一定のクロックパルス（ＣＫ１）を計数すると共に、前記クロックパルスの計数状態を前記ウォッチドッグ入力端子の信号に従って制御するパルスカウント部（カウンタ２３）と、
バックアップ信号出力部（ラッチ回路２５）が前記バックアップ制御信号を生成するための、前記パルスカウント部が出力する複数ビットの計数出力（Ｄｃｎｔ）信号に基づく所定の条件を、複数の選択肢の中から選択する信号選択部（セレクタ２６）と、
を備えたことを特徴とする負荷制御用バックアップ信号発生回路。
（２） 上記（１）に記載の負荷制御用バックアップ信号発生回路であって、
前記信号選択部は、前記パルスカウント部が出力する複数ビットの計数出力信号の中からいずれか１ビットの計数出力信号を選択し、選択した計数出力信号（カウンタ出力信号ＳＧＡ）を前記バックアップ信号出力部に与える、
ことを特徴とする負荷制御用バックアップ信号発生回路。
（３） 上記（１）または（２）に記載の負荷制御用バックアップ信号発生回路であって、
前記信号選択部は、
前記所定の条件に相当する基準値を保持する基準値保持部（ｎビットラッチ回路２８）と、
前記パルスカウント部が出力する複数ビットの計数出力信号と、前記基準値とを比較するデジタル比較器（２７）と、
を有し、前記デジタル比較器の出力信号を前記バックアップ信号出力部に与える、
ことを特徴とする負荷制御用バックアップ信号発生回路。
（４） 上記（１）から（３）のいずれか１項に記載の負荷制御用バックアップ信号発生回路であって、
前記ウォッチドッグ信号を停止した状態で、前記パルスカウント部の実際の計数状態を計測し、計測の結果を反映するように、前記信号選択部の選択状態を自動的に調整する選択状態自動調整部（マイクロコンピュータ１０）、
を更に備えることを特徴とする負荷制御用バックアップ信号発生回路。
（５） 上記（１）に記載の負荷制御用バックアップ信号発生回路であって、
前記ウォッチドッグ入力端子と、前記パルスカウント部の制御入力端子（クリア制御端子ＣＬＲ）との間に接続された直流遮断用コンデンサ（コンデンサＣ１）と、
前記パルスカウント部の制御入力端子と所定電位の電源ラインとの間に接続された電位制御用抵抗器（抵抗器Ｒ１）と、
を更に備えたことを特徴とする負荷制御用バックアップ信号発生回路。
（６） 上記（１）に記載の負荷制御用バックアップ信号発生回路であって、
周期が一定のクロックパルスを発生するクロックパルス発生器（クロック発生器２４）、
を更に備えたことを特徴とする負荷制御用バックアップ信号発生回路。
（７） 上記（１）に記載の負荷制御用バックアップ信号発生回路であって、
前記バックアップ信号出力部は、前記パルスカウント部の計数出力が所定の条件を満たした時に、生成した前記バックアップ制御信号の状態を自己保持するラッチ回路（２５）を含む、
ことを特徴とする負荷制御用バックアップ信号発生回路。
（１） 所定のプログラムに従って動作する制御用プロセッサ（マイクロコンピュータ１０）に異常が発生した場合に、前記制御用プロセッサの出力に接続された負荷（３１）のスイッチ（スイッチングデバイス３２）に対してバックアップ制御信号（ＳＧＢ）を供給するための負荷制御用バックアップ信号発生回路（バックアップ信号発生回路２０）であって、
前記制御用プロセッサから定期的に出力されるウォッチドッグ信号（Ｗ／Ｄ）を入力するウォッチドッグ入力端子（２１）と、
周期が一定のクロックパルス（ＣＫ１）を計数すると共に、前記クロックパルスの計数状態を前記ウォッチドッグ入力端子の信号に従って制御するパルスカウント部（カウンタ２３）と、
バックアップ信号出力部（ラッチ回路２５）が前記バックアップ制御信号を生成するための、前記パルスカウント部が出力する複数ビットの計数出力（Ｄｃｎｔ）信号に基づく所定の条件を、複数の選択肢の中から選択する信号選択部（セレクタ２６）と、
を備えたことを特徴とする負荷制御用バックアップ信号発生回路。
（２） 上記（１）に記載の負荷制御用バックアップ信号発生回路であって、
前記信号選択部は、前記パルスカウント部が出力する複数ビットの計数出力信号の中からいずれか１ビットの計数出力信号を選択し、選択した計数出力信号（カウンタ出力信号ＳＧＡ）を前記バックアップ信号出力部に与える、
ことを特徴とする負荷制御用バックアップ信号発生回路。
（３） 上記（１）または（２）に記載の負荷制御用バックアップ信号発生回路であって、
前記信号選択部は、
前記所定の条件に相当する基準値を保持する基準値保持部（ｎビットラッチ回路２８）と、
前記パルスカウント部が出力する複数ビットの計数出力信号と、前記基準値とを比較するデジタル比較器（２７）と、
を有し、前記デジタル比較器の出力信号を前記バックアップ信号出力部に与える、
ことを特徴とする負荷制御用バックアップ信号発生回路。
（４） 上記（１）から（３）のいずれか１項に記載の負荷制御用バックアップ信号発生回路であって、
前記ウォッチドッグ信号を停止した状態で、前記パルスカウント部の実際の計数状態を計測し、計測の結果を反映するように、前記信号選択部の選択状態を自動的に調整する選択状態自動調整部（マイクロコンピュータ１０）、
を更に備えることを特徴とする負荷制御用バックアップ信号発生回路。
（５） 上記（１）に記載の負荷制御用バックアップ信号発生回路であって、
前記ウォッチドッグ入力端子と、前記パルスカウント部の制御入力端子（クリア制御端子ＣＬＲ）との間に接続された直流遮断用コンデンサ（コンデンサＣ１）と、
前記パルスカウント部の制御入力端子と所定電位の電源ラインとの間に接続された電位制御用抵抗器（抵抗器Ｒ１）と、
を更に備えたことを特徴とする負荷制御用バックアップ信号発生回路。
（６） 上記（１）に記載の負荷制御用バックアップ信号発生回路であって、
周期が一定のクロックパルスを発生するクロックパルス発生器（クロック発生器２４）、
を更に備えたことを特徴とする負荷制御用バックアップ信号発生回路。
（７） 上記（１）に記載の負荷制御用バックアップ信号発生回路であって、
前記バックアップ信号出力部は、前記パルスカウント部の計数出力が所定の条件を満たした時に、生成した前記バックアップ制御信号の状態を自己保持するラッチ回路（２５）を含む、
ことを特徴とする負荷制御用バックアップ信号発生回路。
１０ マイクロコンピュータ
１１ 出力ポート
１２ ウォッチドッグ信号出力ポート
１３ 出力ポート
１４ 入力ポート
２０ バックアップ信号発生回路
２１ ウォッチドッグ入力端子
２２ バックアップ制御信号出力端子
２３ カウンタ
２４ クロック発生器
２５ ラッチ回路
２６ セレクタ
２７ デジタル比較器
２８ ｎビットラッチ回路
３１ 負荷
３２ スイッチングデバイス
Ｃ１ コンデンサ
Ｒ１ 抵抗器
Ｄ１，Ｄ２ ダイオード
Ｄｃｎｔ 計数出力
Ｄｒｅｆ 基準値
ＣＫ１ クロックパルス
ＳＧ１ 通常系制御信号
ＳＧ２ 通電制御信号
ＳＧＡ カウンタ出力信号
ＳＧＢ バックアップ制御信号
１１ 出力ポート
１２ ウォッチドッグ信号出力ポート
１３ 出力ポート
１４ 入力ポート
２０ バックアップ信号発生回路
２１ ウォッチドッグ入力端子
２２ バックアップ制御信号出力端子
２３ カウンタ
２４ クロック発生器
２５ ラッチ回路
２６ セレクタ
２７ デジタル比較器
２８ ｎビットラッチ回路
３１ 負荷
３２ スイッチングデバイス
Ｃ１ コンデンサ
Ｒ１ 抵抗器
Ｄ１，Ｄ２ ダイオード
Ｄｃｎｔ 計数出力
Ｄｒｅｆ 基準値
ＣＫ１ クロックパルス
ＳＧ１ 通常系制御信号
ＳＧ２ 通電制御信号
ＳＧＡ カウンタ出力信号
ＳＧＢ バックアップ制御信号
Claims (4)
- 所定のプログラムに従って動作する制御用プロセッサに異常が発生した場合に、前記制御用プロセッサの出力に接続された負荷のスイッチに対してバックアップ制御信号を供給するための負荷制御用バックアップ信号発生回路であって、
前記制御用プロセッサから定期的に出力されるウォッチドッグ信号を入力するウォッチドッグ入力端子と、
周期が一定のクロックパルスを計数すると共に、前記クロックパルスの計数状態を前記ウォッチドッグ入力端子の信号に従って制御するパルスカウント部と、
前記バックアップ制御信号を生成するバックアップ信号出力部と、
前記バックアップ信号出力部が前記バックアップ制御信号を生成するための、前記パルスカウント部が出力する複数ビットの計数出力信号に基づく所定の条件を、複数の選択肢の中から選択する信号選択部と、
を備え、
前記バックアップ信号出力部は、前記パルスカウント部の計数出力が前記所定の条件を満たした時に、生成した前記バックアップ制御信号の状態を自己保持するラッチ回路を含み、
前記ラッチ回路は、電源ラインに接続される第１入力端子と、前記信号選択部の出力信号を入力する第２入力端子と、を備え、前記ラッチ回路は、前記信号選択部の出力信号に応答して、前記電源ラインに基づいて前記バックアップ制御信号の状態を自己保持する、
ことを特徴とする負荷制御用バックアップ信号発生回路。 - 請求項１に記載の負荷制御用バックアップ信号発生回路であって、
前記信号選択部は、前記パルスカウント部が出力する複数ビットの計数出力信号の中からいずれか１ビットの計数出力信号を選択し、選択した計数出力信号を前記バックアップ信号出力部に与える、
ことを特徴とする負荷制御用バックアップ信号発生回路。 - 請求項１に記載の負荷制御用バックアップ信号発生回路であって、
前記信号選択部は、
前記所定の条件に相当する基準値を保持する基準値保持部と、
前記パルスカウント部が出力する複数ビットの計数出力信号と、前記基準値とを比較するデジタル比較器と、
を有し、前記デジタル比較器の出力信号を前記バックアップ信号出力部に与える、
ことを特徴とする負荷制御用バックアップ信号発生回路。 - 所定のプログラムに従って動作する制御用プロセッサに異常が発生した場合に、前記制御用プロセッサの出力に接続された負荷のスイッチに対してバックアップ制御信号を供給するための負荷制御用バックアップ信号発生回路であって、
前記制御用プロセッサから定期的に出力されるウォッチドッグ信号を入力するウォッチドッグ入力端子と、
周期が一定のクロックパルスを計数すると共に、前記クロックパルスの計数状態を前記ウォッチドッグ入力端子の信号に従って制御するパルスカウント部と、
バックアップ信号出力部が前記バックアップ制御信号を生成するための、前記パルスカウント部が出力する複数ビットの計数出力信号に基づく所定の条件を、複数の選択肢の中から選択する信号選択部と、
前記ウォッチドッグ信号を停止した状態で、前記パルスカウント部の実際の計数状態を計測し、計測の結果を反映するように、前記信号選択部の選択状態を自動的に調整する選択状態自動調整部と、
を備えたことを特徴とする負荷制御用バックアップ信号発生回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2014027593A JP6322434B2 (ja) | 2014-02-17 | 2014-02-17 | 負荷制御用バックアップ信号発生回路 |
| DE102015202473.3A DE102015202473A1 (de) | 2014-02-17 | 2015-02-12 | Ladesteuerungs-Backupsignal-Erzeugungsschaltung |
| US14/622,336 US9639410B2 (en) | 2014-02-17 | 2015-02-13 | Load-control backup signal generation circuit |
| CN201510085081.4A CN104850464B (zh) | 2014-02-17 | 2015-02-16 | 负载控制备用信号产生电路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2014027593A JP6322434B2 (ja) | 2014-02-17 | 2014-02-17 | 負荷制御用バックアップ信号発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2015151043A JP2015151043A (ja) | 2015-08-24 |
| JP6322434B2 true JP6322434B2 (ja) | 2018-05-09 |
Family
ID=53759147
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2014027593A Active JP6322434B2 (ja) | 2014-02-17 | 2014-02-17 | 負荷制御用バックアップ信号発生回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US9639410B2 (ja) |
| JP (1) | JP6322434B2 (ja) |
| CN (1) | CN104850464B (ja) |
| DE (1) | DE102015202473A1 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6450094B2 (ja) * | 2014-06-09 | 2019-01-09 | 矢崎総業株式会社 | 定周期信号監視回路及び負荷制御用バックアップ信号発生回路 |
| US20180144560A1 (en) * | 2016-11-22 | 2018-05-24 | GM Global Technology Operations LLC | Motor vehicle device and system controller and method |
| US10713118B2 (en) * | 2018-03-09 | 2020-07-14 | Hamilton Sundstand Corporation | Single event latchup recovery with state protection |
| CN110727220B (zh) * | 2019-10-15 | 2022-10-14 | 天津津航计算技术研究所 | 一种主从双余度fpga切换控制电路 |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
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-
2014
- 2014-02-17 JP JP2014027593A patent/JP6322434B2/ja active Active
-
2015
- 2015-02-12 DE DE102015202473.3A patent/DE102015202473A1/de active Pending
- 2015-02-13 US US14/622,336 patent/US9639410B2/en active Active
- 2015-02-16 CN CN201510085081.4A patent/CN104850464B/zh active Active
Also Published As
| Publication number | Publication date |
|---|---|
| CN104850464B (zh) | 2018-06-22 |
| JP2015151043A (ja) | 2015-08-24 |
| DE102015202473A1 (de) | 2015-08-20 |
| US20150234696A1 (en) | 2015-08-20 |
| US9639410B2 (en) | 2017-05-02 |
| CN104850464A (zh) | 2015-08-19 |
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Legal Events
| Date | Code | Title | Description |
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|
| A977 | Report on retrieval |
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|
| A131 | Notification of reasons for refusal |
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|
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|
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| R250 | Receipt of annual fees |
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| R250 | Receipt of annual fees |
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| S531 | Written request for registration of change of domicile |
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