JP6450094B2 - 定周期信号監視回路及び負荷制御用バックアップ信号発生回路 - Google Patents
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Description
(1) 所定のプログラムに従って動作する制御用プロセッサが正常時に定期的に出力する所定の定周期信号を、制御用プロセッサの外側から監視する定周期信号監視回路であって、
前記定周期信号を入力するための信号入力端子と、
前記信号入力端子に現れた前記定周期信号における低レベルから高レベルへの変化、または高レベルから低レベルへの変化をエッジとして検出するエッジ検出部と、
前記エッジ検出部の出力に基づき、前記エッジが検出されない状態が継続する時間の長さを計測し、計測時間が閾値を超えた場合に所定の異常検出信号を出力する時間計測部と、
を備え、
前記エッジ検出部は、
前記信号入力端子に現れた前記定周期信号における低レベルから高レベルへの変化をポジエッジとして検出するポジエッジ検出部と、
前記信号入力端子に現れた前記定周期信号における高レベルから低レベルへの変化をネガエッジとして検出するネガエッジ検出部と、
を備え、
前記時間計測部は、周期が一定のクロックパルスを出力するクロック発生部と、前記クロックパルスを計数するカウンタと、を備え、
前記時間計測部は、前記ポジエッジ検出部の出力と、前記ネガエッジ検出部の出力とに基づき、前記ポジエッジが検出されず、且つ前記ネガエッジも検出されない状態が継続する時間の長さを前記クロックパルスのパルス数に基づいて計測し、計測時間が閾値を超えた場合に所定の異常検出信号を出力し、
前記ポジエッジ検出部は、前記ポジエッジを検出したときに、ポジエッジパルス信号を出力し、
前記ネガエッジ検出部は、前記ネガエッジを検出したときに、ネガエッジパルス信号を出力し、
前記ポジエッジパルス信号及び前記ネガエッジパルス信号のパルス幅は、前記定周期信号のパルス幅より短い前記クロックパルスのパルス幅よりも短い、
ことを特徴とする定周期信号監視回路。
(2) 上記(1)の構成の定周期信号監視回路であって、
前記時間計測部は、前記ポジエッジ検出部が前記ポジエッジを検出したとき、及び前記ネガエッジ検出部が前記ネガエッジを検出したときに計測時間をクリアするための信号を生成するクリア信号発生部、
を備えたことを特徴とする定周期信号監視回路。
(3) 所定のプログラムに従って動作する制御用プロセッサが正常時に定期的に出力する所定の定周期信号を、制御用プロセッサの外側から監視する定周期信号監視回路であって、
前記定周期信号を入力するための信号入力端子と、
前記信号入力端子に現れた前記定周期信号における低レベルから高レベルへの変化、または高レベルから低レベルへの変化をエッジとして検出するエッジ検出部と、
前記エッジ検出部の出力に基づき、前記エッジが検出されない状態が継続する時間の長さを計測し、計測時間が閾値を超えた場合に所定の異常検出信号を出力する時間計測部と、
を備え、
前記エッジ検出部は、
前記信号入力端子に現れた前記定周期信号における低レベルから高レベルへの変化をポジエッジとして検出するポジエッジ検出部と、
前記信号入力端子に現れた前記定周期信号における高レベルから低レベルへの変化をネガエッジとして検出するネガエッジ検出部と、
を備え、
前記時間計測部は、前記ポジエッジ検出部の出力と、前記ネガエッジ検出部の出力とに基づき、前記ポジエッジが検出されず、且つ前記ネガエッジも検出されない状態が継続する時間の長さを計測し、計測時間が閾値を超えた場合に所定の異常検出信号を出力し、
前記ポジエッジ検出部は、前記ポジエッジを検出したときに、ポジエッジパルス信号を出力し、
前記ネガエッジ検出部は、前記ネガエッジを検出したときに、ネガエッジパルス信号を出力し、
前記ポジエッジ検出部は、前記ポジエッジを検出したときにセットされる第1のフリップフロップと、前記第1のフリップフロップがセットされた後で前記第1のフリップフロップを自動的にリセットする第1の遅延回路とを備え、
前記ネガエッジ検出部は、前記ネガエッジを検出したときにセットされる第2のフリップフロップと、前記第2のフリップフロップがセットされた後で前記第2のフリップフロップを自動的にリセットする第2の遅延回路とを備えた、
ことを特徴とする定周期信号監視回路。
更に、前記定周期信号におけるポジエッジ及びネガエッジを検出したタイミングに基づいて時間を計測するので、直流を遮断するためのコンデンサを利用する必要がない。したがって、CR回路の時定数の影響を受けなくなる。つまり、ウォッチドッグ信号のような定周期信号が停止した場合に、最小の時間で異常を検出することが可能になる。
更に、前記ポジエッジを検出したタイミング、及び前記ネガエッジを検出したタイミングでそれぞれパルスを出力するので、これらのパルスに基づいて容易にタイミングの制御を行うことが可能になる。
更に、クロックパルスの計数により時間を計測するので、比較的高精度で時間を測定することが可能になる。
上記(2)の構成の定周期信号監視回路によれば、前記ポジエッジを検出した時、及び前記ネガエッジを検出したときに計測時間をクリアすることができるので、定周期信号が停止している時間だけを計測することが可能になる。
上記(3)の構成の定周期信号監視回路によれば、前記ポジエッジを検出したタイミング、及び前記ネガエッジを検出したタイミングでそれぞれパルスを出力することができる。
(4) 所定のプログラムに従って動作する制御用プロセッサに異常が発生した場合に、前記制御用プロセッサの出力に接続された負荷のスイッチに対してバックアップ制御信号を供給するための負荷制御用バックアップ信号発生回路であって、
前記制御用プロセッサが正常時に定期的に出力する所定の定周期信号を入力するための信号入力端子と、
前記信号入力端子に現れた前記定周期信号における低レベルから高レベルへの変化、または高レベルから低レベルへの変化をエッジとして検出するエッジ検出部と、
前記エッジ検出部の出力に基づき、前記エッジが検出されない状態が継続する時間の長さを計測し、計測時間が閾値を超えた場合に所定の異常検出信号を出力する時間計測部と、
前記時間計測部の出力に前記異常検出信号が現れたときに、前記バックアップ制御信号を生成するバックアップ信号出力部と、
を備え、
前記エッジ検出部は、
前記信号入力端子に現れた前記定周期信号における低レベルから高レベルへの変化をポジエッジとして検出するポジエッジ検出部と、
前記信号入力端子に現れた前記定周期信号における高レベルから低レベルへの変化をネガエッジとして検出するネガエッジ検出部と、
を備え、
前記時間計測部は、周期が一定のクロックパルスを出力するクロック発生部と、前記クロックパルスを計数するカウンタと、を備え、
前記時間計測部は、前記ポジエッジ検出部の出力と、前記ネガエッジ検出部の出力とに基づき、前記ポジエッジが検出されず、且つ前記ネガエッジも検出されない状態が継続する時間の長さを前記クロックパルスのパルス数に基づいて計測し、計測時間が閾値を超えた場合に所定の異常検出信号を出力し、
前記ポジエッジ検出部は、前記ポジエッジを検出したときに、ポジエッジパルス信号を出力し、
前記ネガエッジ検出部は、前記ネガエッジを検出したときに、ネガエッジパルス信号を出力し、
前記ポジエッジパルス信号及び前記ネガエッジパルス信号のパルス幅は、前記定周期信号のパルス幅より短い前記クロックパルスのパルス幅よりも短い、
ことを特徴とする負荷制御用バックアップ信号発生回路。
<装置全体の概要の説明>
本実施形態の定周期信号監視回路21及びバックアップ信号発生部22を含む電子制御装置100の主要部の構成例を図1に示す。
図1に示した定周期信号監視回路21は、マイクロコンピュータ10のウォッチドッグ信号出力ポート12と接続されたウォッチドッグ入力端子21aを備えている。つまり、定周期信号監視回路21は定周期信号であるウォッチドッグ信号SGw/dを監視して異常の有無を識別する。
図1に示した回路の一部分の詳細な構成を図2に示す。すなわち、図1に示したポジエッジ検出回路23及びネガエッジ検出回路24の詳細な構成例を図2に示してある。
図1に示したバックアップ信号発生部22は、D型フリップフロップを用いたラッチ回路27として構成してある。ラッチ回路27のデータ入力端子(D)は、抵抗器を介して高レベルの電源ライン(VDD)に接続してプルアップしてある。また、ラッチ回路27のクロック入力端子(CK:Hiでアクティブ)は、入力端子22bを経由してカウンタ25の3ビット目の出力端子(Q3)と接続してある。
図1に示した回路の動作例を図3に示す。図3に示す動作について以下に説明する。
図1に示した構成においては、カウンタ25の計数出力端子Q3から出力されるカウンタ出力信号をラッチ回路27が監視しているが、必要に応じてQ1〜Qnのいずれかの信号を監視するように変更しても良い。すなわち、クロック発生器26が出力するクロックパルスCLKのパルス周期の違いや、ウォッチドッグ信号SGw/dのパルス出力が停止してからバックアップ制御信号SGbkが起動するまでの所要時間の期待値に合わせて適宜変更することが想定される。
[1] 所定のプログラムに従って動作する制御用プロセッサ(マイクロコンピュータ10)が正常時に定期的に出力する所定の定周期信号(ウォッチドッグ信号SGw/d)を、制御用プロセッサの外側から監視する定周期信号監視回路(21)であって、
前記定周期信号を入力するための信号入力端子(ウォッチドッグ入力端子21a)と、
前記信号入力端子に現れた前記定周期信号における低レベルから高レベルへの変化、または高レベルから低レベルへの変化をエッジとして検出するエッジ検出部(ポジエッジ検出回路23,ネガエッジ検出回路24)と、
前記エッジ検出部の出力に基づき、前記エッジが検出されない状態が継続する時間の長さを計測し、計測時間が閾値を超えた場合に所定の異常検出信号を出力する時間計測部(カウンタ25)と、
を備えたことを特徴とする定周期信号監視回路。
[2] 上記[1]に記載の定周期信号監視回路であって、
前記エッジ検出部は、
前記信号入力端子に現れた前記定周期信号における低レベルから高レベルへの変化をポジエッジとして検出するポジエッジ検出部(ポジエッジ検出回路23)と、
前記信号入力端子に現れた前記定周期信号における高レベルから低レベルへの変化をネガエッジとして検出するネガエッジ検出部(ネガエッジ検出回路24)と、
を備え、
前記時間計測部は、前記ポジエッジ検出部の出力と、前記ネガエッジ検出部の出力とに基づき、前記ポジエッジが検出されず、且つ前記ネガエッジも検出されない状態が継続する時間の長さを計測し、計測時間が閾値を超えた場合に所定の異常検出信号を出力する、
ことを特徴とする定周期信号監視回路。
[3] 上記[2]に記載の定周期信号監視回路であって、
前記時間計測部は、前記ポジエッジ検出部が前記ポジエッジを検出したとき、及び前記ネガエッジ検出部が前記ネガエッジを検出したときに計測時間をクリアするための信号(クリア信号SGcr)を生成するクリア信号発生部(ダイオードD1,D2)、
を備えたことを特徴とする定周期信号監視回路。
[4] 上記[2]に記載の定周期信号監視回路であって、
前記ポジエッジ検出部は、前記ポジエッジを検出したときに、ポジエッジパルス信号(Pp)を出力し、
前記ネガエッジ検出部は、前記ネガエッジを検出したときに、ネガエッジパルス信号(Pn)を出力する、
ことを特徴とする定周期信号監視回路。
[5] 上記[4]に記載の定周期信号監視回路であって、
前記ポジエッジ検出部は、前記ポジエッジを検出したときにセットされる第1のフリップフロップ(D型フリップフロップ23a)と、前記第1のフリップフロップがセットされた後で前記第1のフリップフロップを自動的にリセットする第1の遅延回路(23b)とを備え、
前記ネガエッジ検出部は、前記ネガエッジを検出したときにセットされる第2のフリップフロップ(D型フリップフロップ24a)と、前記第2のフリップフロップがセットされた後で前記第2のフリップフロップを自動的にリセットする第2の遅延回路(24b)とを備えた、
ことを特徴とする定周期信号監視回路。
[6] 上記[2]に記載の定周期信号監視回路であって、
前記時間計測部は、周期が一定のクロックパルスを出力するクロック発生部(クロック発生器26)と、前記クロックパルスを計数するカウンタ(25)と、を備える、
ことを特徴とする定周期信号監視回路。
[7] 所定のプログラムに従って動作する制御用プロセッサ(マイクロコンピュータ10)に異常が発生した場合に、前記制御用プロセッサの出力に接続された負荷(31)のスイッチ(スイッチングデバイス32)に対してバックアップ制御信号(SGbk)を供給するための負荷制御用バックアップ信号発生回路(定周期信号監視回路21、バックアップ信号発生部22)であって、
前記制御用プロセッサが正常時に定期的に出力する所定の定周期信号(ウォッチドッグSGw/d)を入力するための信号入力端子(ウォッチドッグ入力端子21a)と、
前記信号入力端子に現れた前記定周期信号における低レベルから高レベルへの変化、または高レベルから低レベルへの変化をエッジとして検出するエッジ検出部(ポジエッジ検出回路23,ネガエッジ検出回路24)と、
前記エッジ検出部の出力に基づき、前記エッジが検出されない状態が継続する時間の長さを計測し、計測時間が閾値を超えた場合に所定の異常検出信号を出力する時間計測部(カウンタ25)と、
前記時間計測部の出力に前記異常検出信号が現れたときに、前記バックアップ制御信号を生成するバックアップ信号出力部(ラッチ回路27)と、
を備えたことを特徴とする負荷制御用バックアップ信号発生回路。
11 出力ポート
12 ウォッチドッグ信号出力ポート
21 定周期信号監視回路
22 バックアップ信号発生部
21a ウォッチドッグ入力端子
22a バックアップ制御信号出力端子
23 ポジエッジ検出回路
24 ネガエッジ検出回路
23a,24a D型フリップフロップ
23b,24b 遅延回路
25 カウンタ
26 クロック発生器
27 ラッチ回路
31 負荷
32 スイッチングデバイス
33 電源ライン
34 アースライン
100 電子制御装置
D1,D2,D3,D4 ダイオード
CLK クロックパルス信号
SG2 通電制御信号
SGw/d ウォッチドッグ信号
SGcr クリア信号
SGbk バックアップ制御信号
Claims (4)
- 所定のプログラムに従って動作する制御用プロセッサが正常時に定期的に出力する所定の定周期信号を、制御用プロセッサの外側から監視する定周期信号監視回路であって、
前記定周期信号を入力するための信号入力端子と、
前記信号入力端子に現れた前記定周期信号における低レベルから高レベルへの変化、または高レベルから低レベルへの変化をエッジとして検出するエッジ検出部と、
前記エッジ検出部の出力に基づき、前記エッジが検出されない状態が継続する時間の長さを計測し、計測時間が閾値を超えた場合に所定の異常検出信号を出力する時間計測部と、
を備え、
前記エッジ検出部は、
前記信号入力端子に現れた前記定周期信号における低レベルから高レベルへの変化をポジエッジとして検出するポジエッジ検出部と、
前記信号入力端子に現れた前記定周期信号における高レベルから低レベルへの変化をネガエッジとして検出するネガエッジ検出部と、
を備え、
前記時間計測部は、周期が一定のクロックパルスを出力するクロック発生部と、前記クロックパルスを計数するカウンタと、を備え、
前記時間計測部は、前記ポジエッジ検出部の出力と、前記ネガエッジ検出部の出力とに基づき、前記ポジエッジが検出されず、且つ前記ネガエッジも検出されない状態が継続する時間の長さを前記クロックパルスのパルス数に基づいて計測し、計測時間が閾値を超えた場合に所定の異常検出信号を出力し、
前記ポジエッジ検出部は、前記ポジエッジを検出したときに、ポジエッジパルス信号を出力し、
前記ネガエッジ検出部は、前記ネガエッジを検出したときに、ネガエッジパルス信号を出力し、
前記ポジエッジパルス信号及び前記ネガエッジパルス信号のパルス幅は、前記定周期信号のパルス幅より短い前記クロックパルスのパルス幅よりも短い、
ことを特徴とする定周期信号監視回路。 - 請求項1に記載の定周期信号監視回路であって、
前記時間計測部は、前記ポジエッジ検出部が前記ポジエッジを検出したとき、及び前記ネガエッジ検出部が前記ネガエッジを検出したときに計測時間をクリアするための信号を生成するクリア信号発生部、
を備えたことを特徴とする定周期信号監視回路。 - 所定のプログラムに従って動作する制御用プロセッサが正常時に定期的に出力する所定の定周期信号を、制御用プロセッサの外側から監視する定周期信号監視回路であって、
前記定周期信号を入力するための信号入力端子と、
前記信号入力端子に現れた前記定周期信号における低レベルから高レベルへの変化、または高レベルから低レベルへの変化をエッジとして検出するエッジ検出部と、
前記エッジ検出部の出力に基づき、前記エッジが検出されない状態が継続する時間の長さを計測し、計測時間が閾値を超えた場合に所定の異常検出信号を出力する時間計測部と、
を備え、
前記エッジ検出部は、
前記信号入力端子に現れた前記定周期信号における低レベルから高レベルへの変化をポジエッジとして検出するポジエッジ検出部と、
前記信号入力端子に現れた前記定周期信号における高レベルから低レベルへの変化をネガエッジとして検出するネガエッジ検出部と、
を備え、
前記時間計測部は、前記ポジエッジ検出部の出力と、前記ネガエッジ検出部の出力とに基づき、前記ポジエッジが検出されず、且つ前記ネガエッジも検出されない状態が継続する時間の長さを計測し、計測時間が閾値を超えた場合に所定の異常検出信号を出力し、
前記ポジエッジ検出部は、前記ポジエッジを検出したときに、ポジエッジパルス信号を出力し、
前記ネガエッジ検出部は、前記ネガエッジを検出したときに、ネガエッジパルス信号を出力し、
前記ポジエッジ検出部は、前記ポジエッジを検出したときにセットされる第1のフリップフロップと、前記第1のフリップフロップがセットされた後で前記第1のフリップフロップを自動的にリセットする第1の遅延回路とを備え、
前記ネガエッジ検出部は、前記ネガエッジを検出したときにセットされる第2のフリップフロップと、前記第2のフリップフロップがセットされた後で前記第2のフリップフロップを自動的にリセットする第2の遅延回路とを備えた、
ことを特徴とする定周期信号監視回路。 - 所定のプログラムに従って動作する制御用プロセッサに異常が発生した場合に、前記制御用プロセッサの出力に接続された負荷のスイッチに対してバックアップ制御信号を供給するための負荷制御用バックアップ信号発生回路であって、
前記制御用プロセッサが正常時に定期的に出力する所定の定周期信号を入力するための信号入力端子と、
前記信号入力端子に現れた前記定周期信号における低レベルから高レベルへの変化、または高レベルから低レベルへの変化をエッジとして検出するエッジ検出部と、
前記エッジ検出部の出力に基づき、前記エッジが検出されない状態が継続する時間の長さを計測し、計測時間が閾値を超えた場合に所定の異常検出信号を出力する時間計測部と、
前記時間計測部の出力に前記異常検出信号が現れたときに、前記バックアップ制御信号を生成するバックアップ信号出力部と、
を備え、
前記エッジ検出部は、
前記信号入力端子に現れた前記定周期信号における低レベルから高レベルへの変化をポジエッジとして検出するポジエッジ検出部と、
前記信号入力端子に現れた前記定周期信号における高レベルから低レベルへの変化をネガエッジとして検出するネガエッジ検出部と、
を備え、
前記時間計測部は、周期が一定のクロックパルスを出力するクロック発生部と、前記クロックパルスを計数するカウンタと、を備え、
前記時間計測部は、前記ポジエッジ検出部の出力と、前記ネガエッジ検出部の出力とに基づき、前記ポジエッジが検出されず、且つ前記ネガエッジも検出されない状態が継続する時間の長さを前記クロックパルスのパルス数に基づいて計測し、計測時間が閾値を超えた場合に所定の異常検出信号を出力し、
前記ポジエッジ検出部は、前記ポジエッジを検出したときに、ポジエッジパルス信号を出力し、
前記ネガエッジ検出部は、前記ネガエッジを検出したときに、ネガエッジパルス信号を出力し、
前記ポジエッジパルス信号及び前記ネガエッジパルス信号のパルス幅は、前記定周期信号のパルス幅より短い前記クロックパルスのパルス幅よりも短い、
ことを特徴とする負荷制御用バックアップ信号発生回路。
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