JPH0933579A - 周期測定回路 - Google Patents
周期測定回路Info
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- JPH0933579A JPH0933579A JP18608495A JP18608495A JPH0933579A JP H0933579 A JPH0933579 A JP H0933579A JP 18608495 A JP18608495 A JP 18608495A JP 18608495 A JP18608495 A JP 18608495A JP H0933579 A JPH0933579 A JP H0933579A
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- Japan
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- clock
- cycle
- circuit
- period
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Abstract
(57)【要約】
【課題】 パルスの周期測定回路を小規模の回路で実現
する。 【解決手段】 分周回路１２は、入力パルスＩＮの立ち
下がりエッジを検出して“Ｈ”又は“Ｌ”の期間が該入
力パルスＩＮの周期と同一の分周信号Ｓ１２を生成し、
ＡＮＤゲート１３が分周信号Ｓ１２の“Ｈ”又は“Ｌ”
の期間のみクロックｃｋを通過させる。そして、カウン
タ１５は分周信号Ｓ１２の“Ｈ”又は“Ｌ”の期間のみ
ＡＮＤゲート１３の出力信号Ｓ１３のクロック数をカウ
ントし、ＣＰＵ１６が前記クロック数と該クロックの周
期とを乗算することにより入力パルスＩＮの周期を求め
る。
する。 【解決手段】 分周回路１２は、入力パルスＩＮの立ち
下がりエッジを検出して“Ｈ”又は“Ｌ”の期間が該入
力パルスＩＮの周期と同一の分周信号Ｓ１２を生成し、
ＡＮＤゲート１３が分周信号Ｓ１２の“Ｈ”又は“Ｌ”
の期間のみクロックｃｋを通過させる。そして、カウン
タ１５は分周信号Ｓ１２の“Ｈ”又は“Ｌ”の期間のみ
ＡＮＤゲート１３の出力信号Ｓ１３のクロック数をカウ
ントし、ＣＰＵ１６が前記クロック数と該クロックの周
期とを乗算することにより入力パルスＩＮの周期を求め
る。
Description
【０００１】
【発明の属する技術分野】本発明は、例えばマイクロコ
ントローラ（以下、ＣＰＵという）等の周辺回路として
内蔵されたり、その他のＣＰＵと共に使用されるパルス
波形の周期測定回路に関するものである。
ントローラ（以下、ＣＰＵという）等の周辺回路として
内蔵されたり、その他のＣＰＵと共に使用されるパルス
波形の周期測定回路に関するものである。
【０００２】
【従来の技術】図２は従来の周期測定回路の一例を示す
構成ブロック図である。又、図３は図２の動作を説明す
るためのタイムチャートであり、縦軸に論理レベル、及
び横軸に時間がとられている。但し、図３中のｖ２はカ
ウンタ２のカウント値を示している。この周期測定回路
では、入力パルスＩＮの周期を測定する場合、キャプチ
ャ・インプット機能を使用している。このキャプチャ・
インプット機能による周期測定法では、エッジ検出回路
１により入力パルスＩＮの低レベル（以下、“Ｌ”とい
う）から高レベル（以下、“Ｈ”という）への立ち上が
りエッジを検出し、この時のカウンタ２によるカウント
クロックｃｋのカウント値（即ち、Ａ，Ｂ，Ｃ，・・
・）をレジスタ３にラッチし、新旧のラッチ値の差（即
ち、（Ｂ−Ａ），（Ｃ−Ｂ），・・・）及びカウントク
ロックｃｋの周期Ｔｃｔから、入力パルスＩＮの周期
（即ち、Ｔｃｔ×（Ｂ−Ａ），Ｔｃｔ１×（Ｃ−Ｂ），
・・・）を算出している。この方法による測定では、測
定する入力パルスが複数存在する場合、エッジ検出回路
及びレジスタを必要数追加し、カウンタ２を共用するの
で、更にカウンタを追加する必要がない。
構成ブロック図である。又、図３は図２の動作を説明す
るためのタイムチャートであり、縦軸に論理レベル、及
び横軸に時間がとられている。但し、図３中のｖ２はカ
ウンタ２のカウント値を示している。この周期測定回路
では、入力パルスＩＮの周期を測定する場合、キャプチ
ャ・インプット機能を使用している。このキャプチャ・
インプット機能による周期測定法では、エッジ検出回路
１により入力パルスＩＮの低レベル（以下、“Ｌ”とい
う）から高レベル（以下、“Ｈ”という）への立ち上が
りエッジを検出し、この時のカウンタ２によるカウント
クロックｃｋのカウント値（即ち、Ａ，Ｂ，Ｃ，・・
・）をレジスタ３にラッチし、新旧のラッチ値の差（即
ち、（Ｂ−Ａ），（Ｃ−Ｂ），・・・）及びカウントク
ロックｃｋの周期Ｔｃｔから、入力パルスＩＮの周期
（即ち、Ｔｃｔ×（Ｂ−Ａ），Ｔｃｔ１×（Ｃ−Ｂ），
・・・）を算出している。この方法による測定では、測
定する入力パルスが複数存在する場合、エッジ検出回路
及びレジスタを必要数追加し、カウンタ２を共用するの
で、更にカウンタを追加する必要がない。
【０００３】
【発明が解決しようとする課題】しかしながら、図２の
周期測定回路では、次のような課題があった。即ち、測
定する入力パルスが１系統のみの場合でも、カウンタ及
びレジスタがそれぞれ１個必要となる。そのため、キャ
プチャ・インプット機能を用いた周期測定回路では、測
定精度を確保するために、カウンタ、レジスタ共に複数
ビット（例えば、８〜１６ビット、又はそれ以上）必要
であり、回路の規模が大きいという問題があった。
周期測定回路では、次のような課題があった。即ち、測
定する入力パルスが１系統のみの場合でも、カウンタ及
びレジスタがそれぞれ１個必要となる。そのため、キャ
プチャ・インプット機能を用いた周期測定回路では、測
定精度を確保するために、カウンタ、レジスタ共に複数
ビット（例えば、８〜１６ビット、又はそれ以上）必要
であり、回路の規模が大きいという問題があった。
【０００４】
【課題を解決するための手段】本発明は、前記課題を解
決するために、周期測定回路において、入力信号中のパ
ルスの立ち上がりエッジ又は立ち下がりエッジを検出
し、“Ｈ”又は“Ｌ”の期間が該入力信号の周期の整数
倍の分周信号を生成する分周回路と、周期が前記分周信
号の“Ｈ”又は“Ｌ”の期間よりも短いクロックを発生
するクロック発生回路と、前記分周信号が“Ｈ”又は
“Ｌ”の期間のみ前記クロックを通過させるゲート回路
とが備えられている。又、この周期測定回路には、前記
ゲート回路を通過したクロックのクロック数をカウント
するカウンタと、前記カウンタでカウントされたクロッ
ク数と該クロックの周期とを乗算することにより前記入
力信号の周期を求める周期算出手段とが、設けられてい
る。
決するために、周期測定回路において、入力信号中のパ
ルスの立ち上がりエッジ又は立ち下がりエッジを検出
し、“Ｈ”又は“Ｌ”の期間が該入力信号の周期の整数
倍の分周信号を生成する分周回路と、周期が前記分周信
号の“Ｈ”又は“Ｌ”の期間よりも短いクロックを発生
するクロック発生回路と、前記分周信号が“Ｈ”又は
“Ｌ”の期間のみ前記クロックを通過させるゲート回路
とが備えられている。又、この周期測定回路には、前記
ゲート回路を通過したクロックのクロック数をカウント
するカウンタと、前記カウンタでカウントされたクロッ
ク数と該クロックの周期とを乗算することにより前記入
力信号の周期を求める周期算出手段とが、設けられてい
る。
【０００５】本発明によれば、以上のように周期測定回
路を構成したので、入力信号中のパルスの立ち上がりエ
ッジ又は立ち下がりエッジが分周回路で検出され、
“Ｈ”又は“Ｌ”の期間が該入力信号の周期の整数倍の
分周信号が生成される。一方、周期が前記分周信号の
“Ｈ”又は“Ｌ”の期間よりも短いクロックがクロック
発生回路から発生される。ゲート回路は、前記分周信号
が“Ｈ”又は“Ｌ”の期間のみ前記クロックを通過させ
る。ゲート回路を通過した前記クロックは、カウンタで
クロック数がカウントされる。前記クロック数と該クロ
ックの周期とが周期算出手段で乗算されて前記入力信号
の周期が求められる。そのため、従来よりも小規模の回
路でパルスの周期測定回路が実現する。従って、前記課
題を解決できるのである。
路を構成したので、入力信号中のパルスの立ち上がりエ
ッジ又は立ち下がりエッジが分周回路で検出され、
“Ｈ”又は“Ｌ”の期間が該入力信号の周期の整数倍の
分周信号が生成される。一方、周期が前記分周信号の
“Ｈ”又は“Ｌ”の期間よりも短いクロックがクロック
発生回路から発生される。ゲート回路は、前記分周信号
が“Ｈ”又は“Ｌ”の期間のみ前記クロックを通過させ
る。ゲート回路を通過した前記クロックは、カウンタで
クロック数がカウントされる。前記クロック数と該クロ
ックの周期とが周期算出手段で乗算されて前記入力信号
の周期が求められる。そのため、従来よりも小規模の回
路でパルスの周期測定回路が実現する。従って、前記課
題を解決できるのである。
【０００６】
【発明の実施の形態】第１の実施形態 図１は、本発明の第１の実施形態を示す周期測定回路の
回路図である。この周期測定回路は入力パルスＩＮを入
力する入力端子１１を有し、該入力端子１１が分周回路
１２のクロック入力端子ＣＫに接続されている。この分
周回路１２は、反転出力端子Ｑ／と入力端子Ｄとが接続
されたＤ−ＦＦ１２ａで構成され、入力パルスＩＮのパ
ルスの立ち下がりエッジを検出して“Ｈ”又は“Ｌ”の
期間が該入力パルスＩＮの周期と同一の分周信号Ｓ１２
を生成する機能を有している。Ｄ−ＦＦ１２ａの非反転
出力端子Ｑは、ゲート回路を構成する２入力ＡＮＤ回路
１３の第１の入力端子に接続されている。又、この周期
測定回路は、図示しないクロック発生回路からのクロッ
クｃｋを入力するクロック入力端子１４を有し、該入力
端子１４がＡＮＤ回路１３の第２の入力端子に接続され
ている。このクロック発生回路は、分周信号Ｓ１２の
“Ｈ”又は“Ｌ”の期間よりも短いクロックを発生する
回路である。ＡＮＤ回路１３の出力端子は、カウンタ１
５のクロック入力端子ＣＫに接続されている。カウンタ
１５の出力端子は、周期算出手段であるＣＰＵ１６に接
続されている。図４は、図１の動作を説明するためのタ
イムチャートであり、縦軸に論理レベル、及び横軸に時
間がとられている。但し、ｖ１５はカウンタ１５のカウ
ント値を示している。
回路図である。この周期測定回路は入力パルスＩＮを入
力する入力端子１１を有し、該入力端子１１が分周回路
１２のクロック入力端子ＣＫに接続されている。この分
周回路１２は、反転出力端子Ｑ／と入力端子Ｄとが接続
されたＤ−ＦＦ１２ａで構成され、入力パルスＩＮのパ
ルスの立ち下がりエッジを検出して“Ｈ”又は“Ｌ”の
期間が該入力パルスＩＮの周期と同一の分周信号Ｓ１２
を生成する機能を有している。Ｄ−ＦＦ１２ａの非反転
出力端子Ｑは、ゲート回路を構成する２入力ＡＮＤ回路
１３の第１の入力端子に接続されている。又、この周期
測定回路は、図示しないクロック発生回路からのクロッ
クｃｋを入力するクロック入力端子１４を有し、該入力
端子１４がＡＮＤ回路１３の第２の入力端子に接続され
ている。このクロック発生回路は、分周信号Ｓ１２の
“Ｈ”又は“Ｌ”の期間よりも短いクロックを発生する
回路である。ＡＮＤ回路１３の出力端子は、カウンタ１
５のクロック入力端子ＣＫに接続されている。カウンタ
１５の出力端子は、周期算出手段であるＣＰＵ１６に接
続されている。図４は、図１の動作を説明するためのタ
イムチャートであり、縦軸に論理レベル、及び横軸に時
間がとられている。但し、ｖ１５はカウンタ１５のカウ
ント値を示している。
【０００７】この図を参照しつつ、図１の動作を説明す
る。入力パルスＩＮは、分周回路１２で立ち下がりエッ
ジが検出されることにより、１／２分周されて分周パル
スＳ１２となる。時間ｔ１において、分周パルスＳ１２
が“Ｈ”になっているので、クロックｃｋがＡＮＤ回路
１３を経てカウントクロックＳ１３（周期；Ｔｃｔ１）
となり、該カウントクロックＳ１３がカウンタ１５でカ
ウントされてカウント値Ｄ（図４ではＤ＝８）となる。
時間ｔ２において、分周パルスＳ１２が“Ｌ”となり、
カウンタ１５のカウントの停止後にカウント値ＤがＣＰ
Ｕ１６により読み出される。その後カウンタ１５がリセ
ットされ、入力パルスＩＮの周期（Ｄ×Ｔｃｔ１）が算
出される。時間ｔ３において、時間ｔ１と同様に、分周
パルスＳ１２が“Ｈ”となり、カウントクロックＳ１３
（周期；Ｔｃｔ１）がカウンタ１５でカウントされてカ
ウント値Ｅ（図４ではＥ＝８）となる。時間ｔ４におい
て、時間ｔ２と同様に、分周パルスＳ１２が“Ｌ”とな
り、カウンタ１５のカウントの停止後にカウント値Ｅが
ＣＰＵ１６により読み出される。その後カウンタ１５が
リセットされ、入力パルスＩＮの周期（Ｅ×Ｔｃｔ１）
が算出される。このように、カウント値の読み出し後に
カウンタ１５をリセットすれば、周期測定時に従来のよ
うなキャプチャ・インプット機能による周期測定法にお
ける引算が不要となる。以上のように、この第１の実施
形態では、従来技術におけるキャプチャ・インプット機
能で必要な複数ビット（例えば、８〜１６ビット又はそ
れ以上）のレジスタが不要になり、小規模の回路でパル
スの周期測定回路が実現する。
る。入力パルスＩＮは、分周回路１２で立ち下がりエッ
ジが検出されることにより、１／２分周されて分周パル
スＳ１２となる。時間ｔ１において、分周パルスＳ１２
が“Ｈ”になっているので、クロックｃｋがＡＮＤ回路
１３を経てカウントクロックＳ１３（周期；Ｔｃｔ１）
となり、該カウントクロックＳ１３がカウンタ１５でカ
ウントされてカウント値Ｄ（図４ではＤ＝８）となる。
時間ｔ２において、分周パルスＳ１２が“Ｌ”となり、
カウンタ１５のカウントの停止後にカウント値ＤがＣＰ
Ｕ１６により読み出される。その後カウンタ１５がリセ
ットされ、入力パルスＩＮの周期（Ｄ×Ｔｃｔ１）が算
出される。時間ｔ３において、時間ｔ１と同様に、分周
パルスＳ１２が“Ｈ”となり、カウントクロックＳ１３
（周期；Ｔｃｔ１）がカウンタ１５でカウントされてカ
ウント値Ｅ（図４ではＥ＝８）となる。時間ｔ４におい
て、時間ｔ２と同様に、分周パルスＳ１２が“Ｌ”とな
り、カウンタ１５のカウントの停止後にカウント値Ｅが
ＣＰＵ１６により読み出される。その後カウンタ１５が
リセットされ、入力パルスＩＮの周期（Ｅ×Ｔｃｔ１）
が算出される。このように、カウント値の読み出し後に
カウンタ１５をリセットすれば、周期測定時に従来のよ
うなキャプチャ・インプット機能による周期測定法にお
ける引算が不要となる。以上のように、この第１の実施
形態では、従来技術におけるキャプチャ・インプット機
能で必要な複数ビット（例えば、８〜１６ビット又はそ
れ以上）のレジスタが不要になり、小規模の回路でパル
スの周期測定回路が実現する。
【０００８】第２の実施形態 図５は、本発明の第２の実施形態を示す周期測定回路の
回路図である。この周期測定回路は、入力パルスＩＮを
入力する入力端子２１を有し、該入力端子２１が分周回
路２２のクロック入力端子ＣＫに接続されている。この
分周回路２２は、図１中の分周回路１２と同様の図示し
ない分周回路２２ａ，２２ｂ，２２ｃを順次縦続接続し
て構成されている。更に、分周回路２２は、図示しない
セレクタ等により、入力パルスＩＮのエッジの立ち上が
り、立ち下がり、及び両方を選択可能な構成になってい
る。分周回路２２ｃを構成するＤ−ＦＦの非反転出力端
子Ｑは、クロックゲートコントローラ２３の第１の入力
端子に接続されている。又、この周期測定回路は、クロ
ックｃｋを入力するクロック入力端子２４を有し、該入
力端子２４がクロックゲートコントローラ２３の第２の
入力端子に接続されている。クロックゲートコントロー
ラ２３は、２入力ＡＮＤ回路及び分周回路２２の出力信
号Ｓ２２で所定の時間幅のパルスを発生する単安定マル
チバイブレータで構成され、該単安定マルチバイブレー
タからは割り込み要求信号Ｓ２３ａが発生し、周期算出
手段であるＣＰＵ２６に入力されるようになっている。
クロックゲートコントローラ２３のカウントクロック出
力端子は、カウンタ２５のクロック入力端子ＣＫに接続
されている。このカウンタ２５からオーバーフロー信号
Ｓ２５が出力し、ＣＰＵ２６に入力されるようになって
いる。図６は、図５の動作を説明するためのタイムチャ
ートであり、縦軸に論理レベル、及び横軸に時間がとら
れている。但し、ｖ２５はカウンタ２５のカウント値を
示している。
回路図である。この周期測定回路は、入力パルスＩＮを
入力する入力端子２１を有し、該入力端子２１が分周回
路２２のクロック入力端子ＣＫに接続されている。この
分周回路２２は、図１中の分周回路１２と同様の図示し
ない分周回路２２ａ，２２ｂ，２２ｃを順次縦続接続し
て構成されている。更に、分周回路２２は、図示しない
セレクタ等により、入力パルスＩＮのエッジの立ち上が
り、立ち下がり、及び両方を選択可能な構成になってい
る。分周回路２２ｃを構成するＤ−ＦＦの非反転出力端
子Ｑは、クロックゲートコントローラ２３の第１の入力
端子に接続されている。又、この周期測定回路は、クロ
ックｃｋを入力するクロック入力端子２４を有し、該入
力端子２４がクロックゲートコントローラ２３の第２の
入力端子に接続されている。クロックゲートコントロー
ラ２３は、２入力ＡＮＤ回路及び分周回路２２の出力信
号Ｓ２２で所定の時間幅のパルスを発生する単安定マル
チバイブレータで構成され、該単安定マルチバイブレー
タからは割り込み要求信号Ｓ２３ａが発生し、周期算出
手段であるＣＰＵ２６に入力されるようになっている。
クロックゲートコントローラ２３のカウントクロック出
力端子は、カウンタ２５のクロック入力端子ＣＫに接続
されている。このカウンタ２５からオーバーフロー信号
Ｓ２５が出力し、ＣＰＵ２６に入力されるようになって
いる。図６は、図５の動作を説明するためのタイムチャ
ートであり、縦軸に論理レベル、及び横軸に時間がとら
れている。但し、ｖ２５はカウンタ２５のカウント値を
示している。
【０００９】この図を参照しつつ、図５の動作を説明す
る。入力パルスＩＮは、分周回路２２で立ち下がりエッ
ジが検出されることにより、１／６分周されて分周パル
スＳ２２となる。時間ｔ１において、分周パルスＳ２２
が“Ｈ”になっているので、クロックｃｋがクロックゲ
ートコントローラ２３を経てカウントクロックＳ２３ｂ
（周期；Ｔｃｔ２）となり、該カウントクロックＳ２３
ｂがカウンタ２５でカウントされてカウント値Ｆ（図６
ではＦ＝８）となる。時間ｔ２において、分周パルスＳ
２２が“Ｌ”となり、カウンタ２５のカウントの停止後
にカウント値Ｆが割込み要求信号Ｓ２３ａに基づいて図
示しないＣＰＵにより読み出される。その後、カウンタ
２５がリセットされ、入力パルスＩＮの周期（Ｆ×Ｔｃ
ｔ２／３）が算出される。時間ｔ３において、時間ｔ１
と同様に、分周パルスＳ２２が“Ｈ”となり、カウント
クロックＳ２３ｂ（周期；Ｔｃｔ２）がカウンタ２５で
カウントされてカウント値Ｇ（図６ではＧ＝８）とな
る。時間ｔ４において、時間ｔ２と同様に、分周パルス
Ｓ２２が“Ｌ”となり、カウンタ２５のカウントの停止
後にカウント値Ｆが割込み要求信号Ｓ２３ａに基づいて
ＣＰＵにより読み出される。その後、カウンタ２５がリ
セットされ、入力パルスＩＮの周期（Ｆ×Ｔｃｔ２／
３）が算出される。又、分周回路２２において、入力パ
ルスＩＮの有効エッジの立ち上がり、立ち下がり、及び
両方を選択可能とすることにより、入力パルスＩＮの周
期のみでなく、“Ｈ”又は“Ｌ”の信号幅も測定可能と
なる。以上のように、この第２の実施形態では、分周回
路２２を複数段とすることで、入力パルスＩＮの周期が
高速でも、その周期の測定が可能となる。又、分周回路
２２への入力信号の有効エッジを立ち上がり、立ち下が
り、及び両方を選択可能とすることにより、入力パルス
ＩＮの周期のみでなく、“Ｈ”又は“Ｌ”の時間幅も測
定可能となる。更に、分周パルスＳ２２の立ち下がりで
割込み要求信号Ｓ２３ａを出力することにより、本回路
をマイクロコントローラ等のＣＰＵと共に使用する場合
に、本回路を制御するプログラムを簡略化できる。又、
カウンタ２５がオーバーフローしてもオーバーフロー信
号Ｓ２５により、それを検知することができる。
る。入力パルスＩＮは、分周回路２２で立ち下がりエッ
ジが検出されることにより、１／６分周されて分周パル
スＳ２２となる。時間ｔ１において、分周パルスＳ２２
が“Ｈ”になっているので、クロックｃｋがクロックゲ
ートコントローラ２３を経てカウントクロックＳ２３ｂ
（周期；Ｔｃｔ２）となり、該カウントクロックＳ２３
ｂがカウンタ２５でカウントされてカウント値Ｆ（図６
ではＦ＝８）となる。時間ｔ２において、分周パルスＳ
２２が“Ｌ”となり、カウンタ２５のカウントの停止後
にカウント値Ｆが割込み要求信号Ｓ２３ａに基づいて図
示しないＣＰＵにより読み出される。その後、カウンタ
２５がリセットされ、入力パルスＩＮの周期（Ｆ×Ｔｃ
ｔ２／３）が算出される。時間ｔ３において、時間ｔ１
と同様に、分周パルスＳ２２が“Ｈ”となり、カウント
クロックＳ２３ｂ（周期；Ｔｃｔ２）がカウンタ２５で
カウントされてカウント値Ｇ（図６ではＧ＝８）とな
る。時間ｔ４において、時間ｔ２と同様に、分周パルス
Ｓ２２が“Ｌ”となり、カウンタ２５のカウントの停止
後にカウント値Ｆが割込み要求信号Ｓ２３ａに基づいて
ＣＰＵにより読み出される。その後、カウンタ２５がリ
セットされ、入力パルスＩＮの周期（Ｆ×Ｔｃｔ２／
３）が算出される。又、分周回路２２において、入力パ
ルスＩＮの有効エッジの立ち上がり、立ち下がり、及び
両方を選択可能とすることにより、入力パルスＩＮの周
期のみでなく、“Ｈ”又は“Ｌ”の信号幅も測定可能と
なる。以上のように、この第２の実施形態では、分周回
路２２を複数段とすることで、入力パルスＩＮの周期が
高速でも、その周期の測定が可能となる。又、分周回路
２２への入力信号の有効エッジを立ち上がり、立ち下が
り、及び両方を選択可能とすることにより、入力パルス
ＩＮの周期のみでなく、“Ｈ”又は“Ｌ”の時間幅も測
定可能となる。更に、分周パルスＳ２２の立ち下がりで
割込み要求信号Ｓ２３ａを出力することにより、本回路
をマイクロコントローラ等のＣＰＵと共に使用する場合
に、本回路を制御するプログラムを簡略化できる。又、
カウンタ２５がオーバーフローしてもオーバーフロー信
号Ｓ２５により、それを検知することができる。
【００１０】尚、本発明は上記実施形態に限定されず、
種々の変形が可能である。その変形例としては、例えば
次のようなものがある。 （ａ） 第１の実施形態において、分周回路１２は入力
パルスＩＮの立ち下がりエッジを検出しているが、立ち
上がりエッジを検出するようにしてもよい。 （ｂ） 第１及び第２の実施形態では分周パルスの
“Ｈ”の期間でカウンタがカウントクロックをカウント
するようにしているが、該分周パルスが“Ｌ”の期間で
カウンタがカウントクロックをカウントするようにして
もよい。
種々の変形が可能である。その変形例としては、例えば
次のようなものがある。 （ａ） 第１の実施形態において、分周回路１２は入力
パルスＩＮの立ち下がりエッジを検出しているが、立ち
上がりエッジを検出するようにしてもよい。 （ｂ） 第１及び第２の実施形態では分周パルスの
“Ｈ”の期間でカウンタがカウントクロックをカウント
するようにしているが、該分周パルスが“Ｌ”の期間で
カウンタがカウントクロックをカウントするようにして
もよい。
【００１１】
【発明の効果】以上詳細に説明したように、本発明によ
れば、分周回路は入力信号中のパルスの立ち上がりエッ
ジ又は立ち下がりエッジを検出して“Ｈ”又は“Ｌ”の
期間が該入力信号の周期の整数倍の分周信号を生成し、
ゲート回路が前記分周信号の“Ｈ”又は“Ｌ”の期間の
みクロックを通過させる。そして、カウンタは前記分周
信号の“Ｈ”又は“Ｌ”の期間のみ前記ゲート回路から
出力されるクロック数をカウントし、周期算出手段が前
記クロック数と該クロックの周期とを乗算することによ
り前記入力信号の周期を求めるようにしたので、従来技
術におけるキャプチャ・インプット機能で必要な複数ビ
ット（例えば、８〜１６ビット又はそれ以上）のレジス
タが不要になる。そのため、従来よりも小規模の回路で
パルスの周期測定回路を実現できる。
れば、分周回路は入力信号中のパルスの立ち上がりエッ
ジ又は立ち下がりエッジを検出して“Ｈ”又は“Ｌ”の
期間が該入力信号の周期の整数倍の分周信号を生成し、
ゲート回路が前記分周信号の“Ｈ”又は“Ｌ”の期間の
みクロックを通過させる。そして、カウンタは前記分周
信号の“Ｈ”又は“Ｌ”の期間のみ前記ゲート回路から
出力されるクロック数をカウントし、周期算出手段が前
記クロック数と該クロックの周期とを乗算することによ
り前記入力信号の周期を求めるようにしたので、従来技
術におけるキャプチャ・インプット機能で必要な複数ビ
ット（例えば、８〜１６ビット又はそれ以上）のレジス
タが不要になる。そのため、従来よりも小規模の回路で
パルスの周期測定回路を実現できる。
【図１】本発明の第１の実施形態の周期測定回路の回路
図である。
図である。
【図２】従来の周期測定回路の構成ブロック図である。
【図３】図２のタイムチャートである。
【図４】図１のタイムチャートである。
【図５】本発明の第２の実施形態の周期測定回路の回路
図である。
図である。
【図６】図５のタイムチャートである。
１２，２２ 分周回路 １３，２３ ゲート回路 １５，２５ カウンタ １６，２５ ＣＰＵ（周
期算出手段）
期算出手段）
Claims (1)
- 【請求項１】 入力信号中のパルスの立ち上がりエッジ
又は立ち下がりエッジを検出し、高レベル又は低レベル
の期間が該入力信号の周期の整数倍の分周信号を生成す
る分周回路と、 周期が前記分周信号の高レベル又は低レベルの期間より
も短いクロックを発生するクロック発生回路と、 前記分周信号が高レベル又は低レベルの期間のみ前記ク
ロックを通過させるゲート回路と、 前記ゲート回路を通過したクロックのクロック数をカウ
ントするカウンタと、 前記カウンタでカウントされたクロック数と該クロック
の周期とを乗算することにより前記入力信号の周期を求
める周期算出手段とを、 備えたことを特徴とする周期測定回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18608495A JPH0933579A (ja) | 1995-07-21 | 1995-07-21 | 周期測定回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18608495A JPH0933579A (ja) | 1995-07-21 | 1995-07-21 | 周期測定回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0933579A true JPH0933579A (ja) | 1997-02-07 |
Family
ID=16182102
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18608495A Withdrawn JPH0933579A (ja) | 1995-07-21 | 1995-07-21 | 周期測定回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0933579A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105320029A (zh) * | 2014-06-09 | 2016-02-10 | 矢崎总业株式会社 | 恒定周期信号监视电路和负载控制备用信号发生电路 |
-
1995
- 1995-07-21 JP JP18608495A patent/JPH0933579A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105320029A (zh) * | 2014-06-09 | 2016-02-10 | 矢崎总业株式会社 | 恒定周期信号监视电路和负载控制备用信号发生电路 |
| CN105320029B (zh) * | 2014-06-09 | 2019-12-20 | 矢崎总业株式会社 | 恒定周期信号监视电路和负载控制备用信号发生电路 |
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| A300 | Withdrawal of application because of no request for examination |
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