JPH0894660A

JPH0894660A - パルス計測装置

Info

Publication number: JPH0894660A
Application number: JP23152094A
Authority: JP
Inventors: Katsue Kobayashi; 克衛小林
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1994-09-27
Filing date: 1994-09-27
Publication date: 1996-04-12

Abstract

(57)【要約】【目的】経時的に周波数の変化するパルス信号の周波
数または周期を、広い周波数範囲において精度よく計測
する。【構成】パルス信号１０５の周波数情報１６６を、カ
ウンタ１１０、１１２、コンペアレジスタ１２０および
レジスタ１３１によって得、周期情報１６４をカウンタ
１１１およびレジスタ１３０によって得る。判断回路１
４０はパルス信号の周波数の高低を判断し、これにもと
づいて選択回路１５０が周波数情報および周期情報のい
ずれか一方をＣＰＵ１０３に供給する。ＣＰＵは、供給
される情報に対応する割り込み信号１７０または１８０
に応答してかかる情報をもとに演算を行い、パルス信号
を計測する。これにより、パルス信号の周波数が低いと
きには周期情報にもとづき、高いときには周波数情報に
もとづいて計測が行われるため、広い周波数範囲におい
てパルス信号を精度よく計測できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、パルス信号の周波数ま
たは周期を計測するパルス計測装置に関し、特にマイク
ロコンピュータに内蔵され、周波数が経時変化するパル
ス信号の周波数または周期を測定するパルス計測装置に
関する。

【０００２】

【従来の技術】周波数が経時変化するパルス信号の周波
数または周期を測定するパルス計測装置は、例えば自動
車の車速の測定に利用されている。すなわち、自動車の
車輪の回転に対応した周波数のパルス信号を、周辺回路
としてパルス計測装置を内蔵するマイクロコンピュータ
に供給する。かかるパルス信号はその周波数がパルス計
測装置で計測され、その計測値にもとづいてマイクロコ
ンピュータのＣＰＵは自動車の車速を演算する。測定さ
れた車速はアンチロックブレーキシステム等の制御に用
いられる。

【０００３】図１１に、従来のパルス計測装置を内蔵す
るマイクロコンピュータとパルス発生器とを示。パルス
発生器１０１は、自動車の車輪の回転速度に応じた周波
数をもつパルス信号１０５を発生し、かかる信号はマイ
クロコンピュータ１１００に供給されている。マイクロ
コンピュータ１１００は、パルス計測部１１０２、ＣＰ
Ｕ１１０３および内部バス１１０４からなる。パルス計
測部１１０２は、カウンタ１１１０および１１１２、コ
ンペアレジスタ１１２０、レジスタ１１３１からなり、
カウンタ１１１０にはＣＰＵ１１０３を動作させる内部
クロック信号１１０６が、カウンタ１１１２にはパルス
信号１０５が供給されており、カウンタ１１１０は内部
クロック信号１１０６の立ち上がりエッジをカウントし
てカウント値１１６０をコンペアレジスタ１１２０に供
給し、カウンタ１１１２はパルス信号１０５の立ち上が
りエッジをカウントしてカウント値１１６２をレジスタ
１１３１に供給する。コンペアレジスタ１１２０には、
ＣＰＵ１１０３が内部バス１１０４を通じて設定する設
定値が格納されており、カウンタ１１１０から供給され
るカウント値１１６０とかかる設定値とが一致すると一
致信号１１７０を発生する。レジスタ１１３１は、一致
信号１１７０を受けるとカウント値１１６２を取り込む
レジスタである。一致信号１１７０は、さらにＣＰＵ１
１０３、カウンタ１１１０および１１１２にもそれぞれ
供給されており、これを受けてＣＰＵ１１０３は割り込
みルーチンによる周波数演算プログラムを起動する一
方、カウンタ１１１０および１１１２はともにクリアさ
れる。このように、カウンタ１１１０は一致信号１１７
０の発生によりクリアされるため、一致信号１１７０は
一定時間毎に繰り返し発生されることになり、かかる一
定時間はコンペアレジスタ１１２０に設定された設定値
により規定されることになる。以下、上記一定時間を周
波数計測時間Ｔという。

【０００４】次に、パルス計測部１１０２の動作を、タ
イミング図である図１２を参照して説明する。まず、Ｃ
ＰＵ１１０３が、内部バス１１０４を通じてコンペアレ
ジスタ１１２０に所定の設定値を設定して周波数計測時
間Ｔを規定した後、カウンタ１１１０、１１１２はそれ
ぞれカウント動作を開始する。カウントアップにより、
カウンタ１１１０のカウント値１１６０とコンペアレジ
スタ１１２０の設定値とが一致すると、すなわち周波数
計測時間Ｔが経過すると、一致信号１１７０が発生す
る。図１２においては、１回目の周波数計測時間Ｔ１の
間にパルス信号１０５が１回だけ立ち上がっているの
で、１回目の一致信号１１７０の発生に応答して、レジ
スタ１１３１にはカウント値「１」が格納されることに
なる。一方、上述のように一致信号１１７０の発生は、
ＣＰＵ１１０３に割り込みをかけ、割り込みルーチンを
起動させる。すなわち、レジスタ１１３１に格納された
値を読み出し、かかる値にもとづいてパルス信号１０５
の周波数を演算する。これにより、自動車の車輪の回転
速度、つまり車速が測定されることになる。つづいて、
２回目の周波数計測時間Ｔ２の間にはパルス信号１０５
が４回立ち上がっているので、２回目の一致信号１１７
０の発生に応答して、ＣＰＵ１１０３はレジスタ１１３
１に格納された値「４」を読み出し、パルス信号１０５
の周波数を演算する。同様に、３回目の周波数計測時間
Ｔ３の間にはパルス信号１０５が２回立ち上がっている
ので、３回目の一致信号１１７０の発生に応答して、Ｃ
ＰＵ１１０３はレジスタ１１３１に格納された値「３」
を読み出し、パルス信号１０５の周波数を演算する。

【０００５】このように、図１１に示すパルス計測装置
では、周波数計測時間毎にパルス信号１０５の周波数が
演算されるので、経時的に変化するパルス信号１０５の
周波数が、周波数計測時間毎に測定される。

【０００６】

【発明が解決しようとする課題】しかしながら、図１１
に示したパルス計測装置を用いて、経時的に変化するパ
ルス信号の周波数測定を精度よく行うためには、レジス
タ１１３１に取り込まれるカウント値１１６２がある程
度多くなければならず、これが少なくなればなるほど精
度の高いパルス計測が行えなくなる。図１３はこの理由
を説明するための図である。図のように周波数計測時間
Ｔにおいては、パルス信号１０５は（ａ）、（ｂ）、
（ｃ）の３つの立ち上がりエッジが検出されることにな
るが、計測のタイミングによっては検出されるエッジ数
が異なり、例えば周波数計測時間Ｔ’のタイミングで測
定すると、パルス信号１０５の立ち上がりエッジは
（ｂ）、（ｃ）の２つしか検出されないことになる。こ
のように、一定の周波数をもつパルス信号１０５の立ち
上がりエッジを、一定の計測時間においてカウントした
場合であっても、計測のタイミングによってはカウント
値にばらつきが生じてしまい、かかるばらつきの影響は
カウント値が小さければ小さいほど、すなわちパルス信
号１０５の周波数が低くなれば低くなるほど顕著なもの
となる。したがって、図１１のパルス計測装置を自動車
の車速の測定に用いると、車速が低速になればなるほど
測定される車速の誤差が大きくなってしまい、かかるパ
ルス計測装置により得られた車速にもとづいて制御され
るアンチロックブレーキシステム等が誤動作するおそれ
があり危険である。

【０００７】また、周波数計測時間Ｔを大きくすること
によりかかる誤差の影響を小さくすることができるが、
周波数計測時間Ｔを大きくすることは、カウンタ１１１
０を構成するフリップフロップの数が増加するだけで、
パルス信号１０５の周波数がさらに低くなれば低くなる
ほど測定誤差の影響が大きくことには変わりなく、上記
問題点の本質的解決にはならない。

【０００８】一方、パルス信号１０５の周波数を測定す
るのではなく、パルス信号１０５の１周期当たりの時間
を測定することも考えられるが、この方法では、パルス
信号１０５の立ち上がりエッジ毎にＣＰＵ１１０３に割
り込みをかける必要があるため、パルス信号１０５の周
波数が高くなればなるほどＣＰＵ１１０３への割り込み
が頻発し、その負担が非常に大きくなるという問題があ
る。

【０００９】したがって、本発明の目的は、経時的に変
化するパルス信号の周波数または周期を測定するパルス
計測装置において、ＣＰＵの負担を小さく抑えつつ、低
い周波数においても精度の高いパルス測定を行うことの
できるパルス計測装置を提供することにある。

【００１０】

【課題を解決するための手段】本発明によるパルス計測
装置は、単位クロック数当たりの入力パルス数を計数す
る第１の手段と、単位入力パルス数当たりのクロック数
を計数する第２の手段と、第１の手段による計測結果お
よび前記第２の手段による計測結果のいずれか一方を選
択する手段とを備えている。

【００１１】

【作用】すなわち、本発明によるパルス計測装置は、周
波数測定手段と、周期測定手段とを備えており、測定す
べきパルス信号の周波数が高いときには周波数測定によ
る測定結果を、低いときには周期測定による測定結果を
用いてパルス計測を行うものである。この結果、ＣＰＵ
への負担を増大させることなく、経時的にその周波数が
変化するパルス信号を正確に計測することができる。

【００１２】

【実施例】以下、本発明の実施例につき図面を用いて詳
述する。

【００１３】図１は、本発明の一実施例によるパルス計
測装置を示すが、本装置は周波数が経時変化するパルス
信号について周波数測定および周期測定を常時並列して
行い、パルス信号の周波数が高いときには周波数測定に
よる測定結果を、周波数が低いときには周期測定による
測定結果を選択してＣＰＵに供給し、ＣＰＵは供給され
た測定結果にもとづいて演算を実行することによりパル
ス計測を行うものである。

【００１４】すなわち、本実施例によるパルス計測装置
は、入力されるパルス信号の周波数を常時測定する周波
数測定手段と、かかるパルス信号の周期を常時測定する
周期測定手段と、かかるパルス信号の周波数が所定の周
波数よりも高いか低いかを所定時間毎に判断する判断手
段と、判断手段が所定の周波数よりも高いと判断した場
合には周波数測定手段による測定結果を、所定の周波数
よりも低いと判断した場合には周期測定手段による測定
結果を選択してこれをＣＰＵに供給する選択手段と、選
択手段により供給される測定結果が周波数測定手段によ
る測定結果であれば周波数演算プログラムを、周期測定
手段による測定結果であれば周期演算プログラムを起動
し演算を行うＣＰＵとを備えており、これによって経時
的にその周波数が変化するパルス信号を正確に計測する
ものである。

【００１５】以下、具体的に説明する。本実施例による
パルス計測装置を有するマイクロコンピュータを用いた
システムブロックが示されており、周波数が経時的に変
化するパルス信号１０５を発生するパルス発生器１０１
と、かかるパルス信号１０５の周波数および周期を計測
するマイクロコンピュータ１００とを有する。マイクロ
コンピュータ１００はワンチップに集積されたマイクロ
コンピュータであり、パルス計測部１０２、ＣＰＵ１０
３および内部バス１０４を含んでいる。パルス計測部１
０２は、カウンタ１１０、１１１および１１２、コンペ
アレジスタ１２０、レジスタ１３０および１３１、判断
回路１４０、選択回路１５０、論理積回路１７１および
１８１を含んでおり、カウンタ１１０および１１１はと
もにＣＰＵ１０３の動作クロックである内部クロック信
号１０６の立ち上がりエッジをカウントし、カウンタ１
１２はパルス信号１０５の立ち上がりエッジをカウント
する。カウンタ１１０のカウント値１６０はコンペアレ
ジスタ１２０に、カウンタ１１１のカウント値１６１は
レジスタ１３０に、カウンタ１１２のカウント値１６２
はレジスタ１３１および判断回路１４０にそれぞれ供給
されている。コンペアレジスタ１２０にはＣＰＵ１０３
が内部バス１０４を通じて設定した値が格納されてお
り、コンペアレジスタ１２０は、かかる値とカウント値
１６０とが一致すると一致信号１６３を発生する。一致
信号１６３は、カウンタ１１０および１１２、レジスタ
１３１、判断回路１４０および論理積回路１７１に供給
されており、一致信号１６３の発生に応答して、カウン
タ１１０および１１２はクリアされ、レジスタ１３１は
カウント値１６２を取り込む。このように、カウンタ１
１０は一致信号１６３の発生によりクリアされるため、
一致信号１６３は一定時間毎に繰り返し発生されること
になり、かかる一定時間はコンペアレジスタ１２０に設
定された値により規定されることになる。以下、本実施
例において上記一定時間を周波数計測時間（ｔ）とい
う。一方、パルス信号１０５はカウンタ１１２の他に、
カウンタ１１１、レジスタ１３０および論理積回路１８
１にもそれぞれ供給されており、パルス信号１０５の立
ち上がりエッジに応答してカウンタ１１１はクリアさ
れ、レジスタ１３０はカウント値１６１を取り込む。レ
ジスタ１３０および１３１につぎつぎ格納される値１６
４（以下、周期情報という）および１６６（以下、周波
数情報という）は、それぞれ選択回路１５０に供給され
ており、選択回路１５０は、判断回路１４０から供給さ
れる選択信号１６５がハイレベルであれば周期情報１６
４を、ローレベルであれば周波数情報１６６を選択して
内部バス１０４に供給する。判断回路１４０は、パルス
信号１０５の周波数が所定の周波数より高いか低いかを
判断し、判断結果に応じて選択信号１６５を発生する回
路であり、その具体的な回路構成を図２に示す。

【００１６】図２に示すように、判断回路１４０は、コ
ンペアレジスタ２００、セット・リセットフリップフロ
ップ（以下、ＳＲ−Ｆ／Ｆという）２０１、Ｄラッチ２
０２、インバータ２０３、論理和回路２０４および２０
５、および遅延回路２０６からなり、コンペアレジスタ
２００にはＣＰＵ１０３が内部バス１０４を通じて設定
した値が格納されており、コンペアレジスタ２００は、
かかる値とカウント値１６２とが一致すると一致信号２
１０を発生する。また、ＳＲ−Ｆ／Ｆ２０１のリセット
入力には論理和回路２０５および遅延回路２０６介し
て、またＤラッチ２０２のクロック入力には論理和回路
２０５を介して一致信号１６３が供給されている。判断
回路１４０に入力された一致信号１６３は、遅延回路２
０６により、ＳＲ−Ｆ／Ｆ２０１より先にＤラッチ２０
２に伝達される。Ｄラッチ２０２の出力は選択信号１６
５である。

【００１７】以下、本実施例が示すパルス計測装置の動
作について、タイミング図である図３およびフローチャ
ートである図４を参照して詳細に説明する。

【００１８】まず、実際にパルス信号１０５を計測する
前に、ＣＰＵ１０３は初期設定プログラムを起動し、パ
ルス計測部１０２の初期化を行う。初期設定は、かかる
プログラムを示すフローチャートである図４（ａ）に示
すように、コンペアレジスタ１２０および２００に格納
すべき値をそれぞれ設定した後、論理和回路２０４を介
してＳＲ−Ｆ／Ｆ２０１をセットし、つづいて論理和回
路２０５を介してＳＲ−Ｆ／Ｆ２０１をリセットすると
ともにＤラッチ２０２のクロック入力にクロックを入力
して終了する。これにより、初期設定プログラムの終了
時には、選択信号１６５はローレベルとなる。本実施例
では、コンペアレジスタ２００に「３」が設定されたと
して説明を進める。

【００１９】初期設定が終了すると、カウンタ１１０、
１１１および１１２はそれぞれカウント動作を開始する
が、初期設定の終了時、すなわち周波数計測時間ｔ１に
は選択信号１６５は必ずローレベルとなっているので、
論理積回路１８１は、パルス信号１０５の論理レベルに
かかわらずその出力である割り込み信号１８０をローレ
ベルに保持している。その後カウンタ１１２のカウント
が進みカウント値１６２が「３」になると、一致信号２
１０が発生しＳＲ−Ｆ／Ｆ２０１がセットされるので、
その出力２１１はハイレベルとなる（タイミングＡ）。
一方、カウンタ１１０のカウントが進み、カウント値１
６０とコンペアレジスタ１２０に設定された値とが一致
して一致信号１６３が発生すると、Ｄラッチ２０２はイ
ンバータ２０３により反転されたＳＲ−Ｆ／Ｆ２０１の
反転出力を取り込む（タイミングＢ）。このとき、タイ
ミングＡにおいて発生した一致信号２１０により、ＳＲ
−Ｆ／Ｆ２０１がセットされその出力２１１がハイレベ
ルであるので、選択信号１６５は依然としてローレベル
のままである。つづいて、遅延回路２０６により遅延さ
れた一致信号１６３がＳＲ−Ｆ／Ｆ２０１のリセット入
力に供給され、ＳＲ−Ｆ／Ｆ２０１の出力２１１はロー
レベルとなる。また、上述のとおり、周波数計測時間ｔ
１には選択信号１６５は必ずローレベルとなっているの
で、上記発生した一致信号１６３は論理積回路１７１を
介して割り込み信号１７０となり、ＣＰＵ１０３に供給
される。

【００２０】ＣＰＵ１０３は、割り込み信号１７０が供
給されると、図４（ｂ）のフローチャートに示す周波数
演算プログラムを起動する。周波数演算プログラムで
は、選択回路１５０が選択している周波数情報１６６を
読み出し、これにもとづいてパルス信号１０５の周波数
が演算される。割り込み信号１７０は、選択信号１６５
がローレベルを保持していれば、論理積回路１７１によ
り、一致信号１６３が発生する度に、すなわち周波数計
測時間毎にＣＰＵ１０３に供給されるので、ＣＰＵ１０
３は周波数計測時間毎にパルス信号１０５の周波数を演
算することになり、経時的に周波数の変化するパルス信
号１０５が計測されることになる。

【００２１】図３のように、周波数計測時間ｔ２および
ｔ３についても、周波数計測時間ｔ１の場合と全く同一
の動作により、パルス信号１０５が計測される。すなわ
ち、周波数計測時間内に一致信号２１０が発生していれ
ば、一致信号１６３の発生時において必ずＳＲ−Ｆ／Ｆ
２０１の出力２１１がハイレベルとなっているので、Ｄ
ラッチ２０２には常にローレベルがラッチされる。した
がって、周波数計測時間内に一致信号２１０が発生して
いる限り、選択信号１６５は常にローレベルに保持され
る。

【００２２】次に、周波数計測時間ｔ４における動作を
説明する。周波数計測時間ｔ４においては、パルス信号
１０５の立ち上がりエッジは２つしか検出されず、一致
信号２１０が発生することなく一致信号１６３が発生し
ている（タイミングＣ）。したがって、ＳＲ−Ｆ／Ｆ２
０１がセットされることなく、リセットされたままの状
態でＤラッチ２０２のクロック入力にクロックが入力さ
れるので、タイミングＣで選択信号１６５はハイレベル
となり、周波数計測時間ｔ５の期間はこれが保持され
る。かかる選択信号１６５がハイレベルになると、論理
積回路１７１により、一致信号１６３の発生にかかわら
ずＣＰＵ１０３には割り込み信号１７０が供給されなく
なる一方、論理積回路１８１の出力である割り込み信号
１８０は、パルス信号１０５と同一波形の信号となる。
また、選択回路１５０は、選択信号１６５がハイレベル
となったので周期情報１６４を選択する。

【００２３】ＣＰＵ１０３は、割り込み信号１８０の立
ち上がりエッジを検出すると、図４（ｃ）に示す周期演
算プログラムを起動する。周期演算プログラムでは、選
択回路１５０が選択している周期情報１６４を読み出
し、これにもとづいてパルス信号１０５の周期が演算さ
れる。割り込み信号１８０は、選択信号１６５がハイレ
ベルを保持していれば、論理積回路１８１によりパルス
信号１０５が立ち上がる度に立ち上がるので、ＣＰＵ１
０３はパルス信号１０５が立ち上がる度にパルス信号１
０５の周期を演算することになり、経時的に周波数の変
化するパルス信号１０５が計測されることになる。

【００２４】また、周波数計測時間内に一致信号２１０
が発生しなければ、一致信号１６３の発生時において必
ずＳＲ−Ｆ／Ｆ２０１の出力２１１がローレベルとなっ
ているので、Ｄラッチ２０２は常にハイレベルをラッチ
される。したがって、周波数計測時間内に一致信号２１
０の発生がない限り、選択信号１６５は常にハイレベル
に保持される。

【００２５】一方、周波数計測時間ｔ６においては、再
び一致信号２１０が発生しているので、一致信号１６３
の発生に応答して選択信号１６５はローレベルに戻り、
周期測定から再び周波数測定に切り換えられることにな
る（タイミングＤ）。

【００２６】以上の説明から明らかなとおり、本実施例
では、判断回路１４０が所定の周波数よりも高いと判断
すると、すなわち周波数計測時間内に一致信号２１０の
発生があった場合には次の周波数計測時間においては周
波数測定を行い、所定の周波数よりも低いと判断する
と、すなわち周波数計測時間内に一致信号２１０の発生
がなかった場合には次の周波数計測時間においては周期
測定を行っている。すなわち、周波数測定を行うと誤差
の影響が大きくなる周波数では精度の高い周期測定を行
い、周期測定を行うとＣＰＵの負担が大きい周波数では
割り込み頻度の低い周波数測定を行うので、ＣＰＵに大
きな負担を与えることなく、広い周波数範囲において精
度の高いパルス計測を行うことができる。しかも、本実
施例においては、周波数測定から周期測定への切り換
え、および周期測定から周波数測定への切り換えにソフ
トウェアを用いることなく、ハードウェアのみによって
実現しているのですばやく切り換えられ、かつＣＰＵ１
０３は周波数演算プログラムおよび周期演算プログラム
を実行するのみであるから、その負担は非常に軽い。ま
た、周波数測定から周期測定へ、および周期測定から周
波数測定へ切り換えられる周波数は、コンペアレジスタ
２００に設定する値によって任意の周波数とすることが
できハード的に固定されないので、ＣＰＵの性能やパル
ス計測の目的により適宜適切な周波数に変更可能であ
る。

【００２７】また、本実施例において用いた判断回路１
４０は、図１４に示す判断回路１４１であってもよい。
図１４に示す判断回路１４１は、レジスタ１４００、差
分回路１４０１、Ｄラッチ１４０２、論理和回路１４０
３および１４０４からなり、レジスタ１４００にはＣＰ
Ｕ１０３が内部バス１０４を通じて設定した値が格納さ
れており、差分回路１４０１は、レジスタ１４００に設
定された値とカウント値１６２との大小を比較し、レジ
スタ１４００に設定された値に比べてカウント値１６２
の方が小さければその出力１４１０をハイレベルに、カ
ウント値１６２の方が大きければ出力１４１０をローレ
ベルとする。かかる出力１４１０は、論理和回路１４０
３を介してＤラッチ１４０２のデータ入力に供給されて
いる。またＤラッチ１４０２のクロック入力には論理和
回路１４０４を介して一致信号１６３が供給されてい
る。

【００２８】図１４に示す判断回路１４１の動作は、図
２に示す判断回路１４０の動作とほぼ同じである。すな
わち、周波数計測時間内にカウント値１６２がレジスタ
１４００に格納された値も超えれば、Ｄラッチ１４０２
には必ずローレベルがラッチされるので選択信号１６５
は常にローレベルに保持され、周波数計測時間内にカウ
ント値１６２がレジスタ１４００に格納された値を超え
なければ、Ｄラッチ１４０２にはハイレベルがラッチさ
れるので選択信号１６５はハイレベルとなり、判断回路
１４１と同じ動作を行う。ただし、判断回路１４０の代
わりに判断回路１４１を用いた場合、初期設定プログラ
ムにおいて、ＳＲ−Ｆ／Ｆ２０１をセットするステップ
およびＳＲ−Ｆ／Ｆ２０１をリセットするステップは、
論理和回路１４０３を介してＤラッチ１４０２のデータ
入力にハイレベルを供給しつつ、論理和回路１４０４を
介してＤラッチ１４０２のクロック入力にクロックを入
力するステップに置き換える必要がある。

【００２９】なお、本実施例では、カウンタ１１２はパ
ルス信号１０５の立ち上がりエッジをカウントしている
が、立ち上がりおよび立ち下がりの両エッジをカウント
してもよく、この場合カウンタ１１２のカウント値が多
くなるので周波数測定における測定誤差をさらに小さく
することができる。

【００３０】次に、本発明の他の実施例によるパルス計
測装置を示す図５について説明する。

【００３１】本実施例によるパルス計測装置は、パルス
信号の周波数が高いときには周波数測定による測定結果
を、周波数が低いときには周期測定による測定結果をＣ
ＰＵに供給し、ＣＰＵはかかる測定結果にもとづき演算
を実行することによりパルス計測を行うという点は前実
施例と同様であるが、本実施例では周波数測定に用いる
ハードウェアと周期測定に用いるハードウェアとを共用
し、かかる共用されるハードウェアにより、パルス信号
の周波数が高いときには周波数測定のみを行い、周波数
が低いときには周期測定のみを行うものである。また、
本実施例では、パルス信号の周波数が所定の周波数より
も低くなったことを判断するのはハードウェアにより行
い、所定の周波数よりも高くなったことを判断するのは
ソフトウェアにより行っている。

【００３２】すなわち、図５に示すように、本実施例に
よるパルス計測装置を有するマイクロコンピュータ５０
０は、周波数が経時的に変化するパルス信号１０５を発
生するパルス発生器１０１からのパルス信号１０５を計
測している。マイクロコンピュータ５００はワンチップ
に集積されたマイクロコンピュータであり、パルス計測
部５０２、ＣＰＵ５０３および内部バス５０４を含んで
いる。パルス計測部５０２は、カウンタ５１０および５
１２、キャプチャ／コンペアレジスタ５２０、レジスタ
５３１、判断回路１４０および論理積回路１８１を含ん
でおり、カウンタ５１０はＣＰＵ５０３の動作クロック
である内部クロック信号５０６の立ち上がりエッジをカ
ウントし、カウンタ５１２はパルス信号１０５の立ち上
がりエッジをカウントする。カウンタ５１０のカウント
値５６０はキャプチャ／コンペアレジスタ５２０に、カ
ウンタ５１２のカウント値５６２はレジスタ５３１およ
び判断回路１４０にそれぞれ供給されている。判断回路
１４０は、図２に示したものと同一の回路構成である。

【００３３】図６は、キャプチャ／コンペアレジスタ５
２０の具体的な回路構成を示す図である。図のように、
キャプチャ／コンペアレジスタ５２０は、データラッチ
６００、フラグ６０１および６０２、選択回路６０３、
論理和回路６０４および論理積回路６０５からなり、デ
ータラッチ６００は、ラッチ信号６１４が入力されるた
ときに選択回路６０３により選択されているデータを取
り込む。選択回路６０３は、フラグ６０１がセットされ
ている場合にはカウンタ値５６０をデータラッチ６００
に供給し、リセットされている場合には内部バス５０４
とデータラッチ６００とを接続する。また、フラグ６０
１および６０２は、ともに内部バス５０４を通じてＣＰ
Ｕ５０３によりセットまたはリセットされる。また、デ
ータラッチ６００は設定された値とカウント値５６０と
が一致すると一致信号６１５を発生する。一致信号６１
５は、論理積回路６０５に供給されており、論理積回路
６０５は、フラグ６０２がセットされているとき、一致
信号６１５を割り込み信号５７０として出力する。した
がって、キャプチャ／コンペアレジスタ５２０は、フラ
グ６０１および６０２がともにセットされている場合は
カウント値５６０との一致を検出するコンペア動作を行
い、フラグ６０１がセットされフラグ６０２がリセット
されている場合は割り込み信号５８０の発生に応答して
カウント値５６０を取り込むキャプチャ動作をすること
になる。なお、カウンタ５１０は割り込み信号５７０に
よりクリアされるので、キャプチャ／コンペアレジスタ
５２０がコンペア動作を続けている場合には、割り込み
信号５７０は一定時間毎に繰り返し発生されることにな
り、かかる一定時間はデータラッチ６００にラッチされ
た値により規定されることになる。以下、本実施例にお
いて上記一定時間を周波数計測時間という。

【００３４】図５に示すように、割り込み信号５７０
は、ＣＰＵ５０３、カウンタ５１０および５１２、レジ
スタ５３１および判断回路１４０に供給されており、割
り込み信号５７０の発生に応答して、カウンタ５１０お
よび５１２はクリアされ、レジスタ５３１はカウント値
５６２を取り込む。また、カウンタ５１０および５１２
は、内部バス５０４を通じてＣＰＵ５０３が供給するク
リア信号５９０および５９１によってもそれぞれクリア
される。

【００３５】次に、本実施例が示すパルス計測装置の動
作について、タイミング図である図７およびフローチャ
ートである図８、図９および図１０を参照して詳細に説
明する。

【００３６】まず、実際にパルス信号１０５を計測する
前に、ＣＰＵ５０３は初期設定プログラムを起動し、パ
ルス計測部５０２の初期化を行う。初期設定は、図８に
示すフローチャートにしたがって行われる。初期設定で
は、まずキャプチャ／コンペアレジスタ５２０内のフラ
グ６０１をリセットし、これにより選択された内部バス
５０４を通じてデータラッチ６００に格納すべき値を設
定した後、フラグ６０１および６０２をともにセットす
る。次に論理和回路２０４を介してＳＲ−Ｆ／Ｆ２０１
をセットし、つづいて論理和回路２０５を介してＳＲ−
Ｆ／Ｆ２０１をリセットするとともにＤラッチ２０２の
クロック入力にクロックを入力し、最後にクリア信号５
９０および５９１によりカウンタ５１０および５１２を
ともにクリアして終了する（タイミングＥ）。これによ
り、初期設定プログラムの終了時には、選択信号１６５
はローレベルとなり、またキャプチャ／コンペアレジス
タ５２０はコンペア動作を行う。本実施例では、コンペ
アレジスタ２００に「４」が設定されたとして説明を進
める。

【００３７】初期設定が終了すると、カウンタ５１０お
よび５１２はそれぞれカウント動作を開始するが、初期
設定の終了時、すなわち周波数計測時間ｔ１１には選択
信号１６５は必ずローレベルとなっているので、論理積
回路５８１は、パルス信号１０５の論理レベルにかかわ
らずその出力である割り込み信号５８０をローレベルに
保持している。その後カウンタ５１２のカウントが進
み、カウント値５６２が「４」になるとＳＲ−Ｆ／Ｆ２
０１がセットされるので、その出力２１１はハイレベル
となる（タイミングＦ）。一方、カウンタ５１０のカウ
ントが進み、カウント値５６０とデータラッチ６００に
設定された値とが一致して一致信号６１５が発生する
と、フラグ６０２がセットされているので、割り込み信
号５７０が発生する（タイミングＧ）。これにより、レ
ジスタ５３１はカウント値５６２を取り込み、カウンタ
５１０および５１２がクリアされる。また、Ｄラッチ２
０２はインバータ２０３により反転されたＳＲ−Ｆ／Ｆ
２０１の反転出力を取り込む。このとき、タイミングＦ
において発生した一致信号２１０により、ＳＲ−Ｆ／Ｆ
２０１がセットされその出力２１１がハイレベルである
ので、選択信号１６５は依然としてローレベルのままで
ある。つづいて、遅延回路２０６により遅延された一致
信号１６３がＳＲ−Ｆ／Ｆ２０１のリセット入力に供給
され、ＳＲ−Ｆ／Ｆ２０１の出力２１１はローレベルと
なる。さらに、割り込み信号５７０はＣＰＵ５０３にも
供給される。

【００３８】ＣＰＵ５０３は、割り込み信号５７０が供
給されると、図９のフローチャートに示す周波数演算プ
ログラムを起動する。周波数演算プログラムでは、レジ
スタ５３１が格納している周波数情報５６６を読み出
し、これにもとづいてパルス信号１０５の周波数が演算
される。割り込み信号５７０は、フラグ６０２がセット
されていれば、論理積回路６０５により周波数計測時間
毎に発生するので、ＣＰＵ５０３は周波数計測時間毎に
パルス信号１０５の周波数を演算することになり、経時
的に周波数の変化するパルス信号１０５が計測されるこ
とになる。

【００３９】図７のように、周波数計測時間ｔ２１につ
いても、周波数計測時間ｔ１１の場合と全く同一の動作
により、パルス信号１０５が計測される。すなわち、周
波数計測時間内に一致信号２１０が発生していれば、割
り込み信号５７０の発生時において必ずＳＲ−Ｆ／Ｆ２
０１の出力２１１がハイレベルとなっているので、Ｄラ
ッチ２０２には常にローレベルがラッチされる。したが
って、周波数計測時間内に一致信号２１０が発生してい
る限り、選択信号１６５は常にローレベルに保持され
る。

【００４０】次に、周波数計測時間ｔ３１における動作
を説明する。周波数計測時間ｔ３１においては、パルス
信号１０５の立ち上がりエッジは２つしか検出されず、
一致信号２１０が発生することなく割り込み信号５７０
が発生している（タイミングＨ）。したがって、ＳＲ−
Ｆ／Ｆ２０１がセットされることなく、リセットされた
ままの状態でＤラッチ２０２にクロックが入力されるの
で、タイミングＨで選択信号１６５はハイレベルとな
り、論理積回路５８１の出力である割り込み信号５８０
は、パルス信号１０５と同一波形の信号となる。

【００４１】ＣＰＵ５０３は、割り込み信号５８０の立
ち上がりエッジを検出すると、図１０に示す周期演算プ
ログラムを起動する。周期演算プログラムでは、まずフ
ラグ６０２がセットされているかリセットされているか
をチェックする。これがセットされていれば、フラグ６
０２をリセットした後クリア信号５９０によりカウンタ
５１０をクリアし、実際に周期演算を実行することなく
終了する。これにより、フラグ６０１はセット、フラグ
６０２はリセットとなるので、キャプチャ／コンペアレ
ジスタ５２０は割り込み信号５８０に応答したキャプチ
ャ動作をすることとなる。一方、フラグ６０２がセット
されていれば、フラグ６０１を一旦リセットし、これに
より選択された内部バス５０４を通じてデータラッチ６
００に格納された値を読み出し（以下、内部バス５０４
を通じて読み出されるデータラッチ６００の値を「周期
情報」という）、これにもとづいて周期演算を実行した
後、フラグ６０１を再びセットする。つづいて、周期情
報と所定の値との大小を判断し、周期情報が所定の値よ
りも小さければクリア信号５９０によりカウンタ５１０
をクリアして終了する。一方、周期情報が所定の値より
も大きければ周期演算プログラムを終了し、前述の初期
設定プログラムを起動する。以上が周期演算プログラム
であるが、はじめにフラグ６０２をチェックするのは、
割り込み信号５８０の発生が１回目のものか２回目以降
のものかを判断するためである。すなわち、データラッ
チ６００はキャプチャレジスタとコンペアレジスタを兼
ねているため、割り込み信号５８０の発生が１回目であ
る場合には、データラッチ６００にはまだ周期情報が格
納されていないからである。したがって、タイミングＨ
における割り込み信号５８０の発生では周期演算は行わ
れず、タイミングＩ以降の割り込み信号５８０の発生に
おいて実際の周期演算が実行されることになる。一方、
周期演算プログラムにおいて周期情報と所定の値との大
小を判断しているのは、パルス信号１０５の周期が再び
所定の周期よりも短くなると（所定の周波数よりも高く
なると）割り込みが頻発し、再び周波数測定に復帰させ
る必要があるからである。以上のように、一度割り込み
信号５８０が発生し、キャプチャ／コンペアレジスタ５
２０がキャプチャ動作となると、周期情報が所定値より
も小さい限りキャプチャ動作を続け、周期情報が所定値
よりも大きくなるとキャプチャ／コンペアレジスタ５２
０は初期化され、コンペア動作に復帰することになる。
図７では、タイミングＪにおいて周期情報が上記所定値
よりも小さくなり、初期設定プログラムが起動されてい
る。これにより、その後は再び周波数測定が行われるこ
とになる。

【００４２】以上の説明したとおり、本実施例では、経
時的に周波数の変化するパルス信号１０５の周波数が、
所定の周波数よりも低下したことの検出はハードウェア
によって行い、所定の周波数よりも高くなったこと検出
はソフトウェアによって行って、周波数および周期それ
ぞれの測定において必要なハードウェアをキャプチャ／
コンペアレジスタ５２０を用いることにより共用してい
る。したがって、ハードウェアの増加を最小限に抑えつ
つ、ＣＰＵ５０３に大きな負担を与えずに広い周波数範
囲において精度の高いパルス計測を行うことができる。
また、周波数測定から周期測定へ切り換えるべき周波数
と、周期測定から周波数測定へ切り換えるべき周波数と
は、コンペアレジスタ２００に設定する値および周期演
算プログラムにおいて設定した値によってそれぞれ独立
に定めることができるため、周波数測定から周期測定へ
切り換えるべき周波数を低めに設定し、周期測定から周
波数測定へ切り換えるべき周波数を高めに設定すること
により、周波数測定と周期測定の切り換え頻度を低くす
ることができる。

【００４３】また、本実施例においても、判断回路１４
０を判断回路１４１に置き換えてもよい。この場合も、
初期設定プログラムにおいて、ＳＲ−Ｆ／Ｆ２０１をセ
ットするステップおよびＳＲ−Ｆ／Ｆ２０１をリセット
するステップは、論理和回路１４０３を介してＤラッチ
１４０２のデータ入力にハイレベルを供給しつつ、論理
和回路１４０４を介してＤラッチ１４０２のクロック入
力にクロックを入力するステップに置き換える必要があ
る。

【００４４】また、本実施例でも、カウンタ５１２はパ
ルス信号１０５の立ち上がりエッジをカウントしている
が、立ち上がりおよび立ち下がりの両エッジをカウント
してもよく、この場合カウンタ５１２のカウント値が多
くなるので周波数測定における測定誤差をさらに小さく
することができる。

【００４５】また、ＣＰＵの処理速度が十分速い場合、
パルス信号の周波数が所定の周波数よりも低下したこと
の検出および所定の周波数よりも高くなったこと検出を
ともにソフトウェアによって行うこともでき、この場合
判断回路１４０が不要となるので、ハードウェアとして
は、キャプチャ／コンペアレジスタ、レジスタおよび２
つのカウンタだけで実現できる。

【００４６】

【発明の効果】以上説明したように、本発明によれば、
経時的に周波数の変化するパルス信号の計測を広い周波
数範囲において正確に行うことができる。また、周波数
測定および周期測定をそれぞれ独立のハードウェアによ
って行うことにより、ＣＰＵに大きな負担を与えること
なく正確なパルス計測を行うことができ、一方キャプチ
ャ／コンペアレジスタを用いて周波数測定および周期測
定を共通に行うことにより、ハードウェアの増加を抑え
つつ正確なパルス計測を行うことができる。

【図面の簡単な説明】

【図１】本発明の一実施例のパルス計測装置を有するシ
ステムブロック図。

【図２】図１に示した判断回路１４０の回路図。

【図３】本発明の一実施例の動作を示すタイミング図。

【図４】本発明の一実施例における初期設定プログラム
（ａ）、周波数演算プログラム（ｂ）および周期演算プ
ログラム（ｃ）を示すフローチャート。

【図５】本発明の他の実施例のパルス計測装置を有する
システムブロック図。

【図６】図５に示したキャプチャ／コンペアレジスタ５
２０を詳細に示す図。

【図７】本発明の他の実施例の動作を示すタイミング
図。

【図８】本発明の他の実施例における初期設定プログラ
ムを示すフローチャート。

【図９】本発明の他の実施例における周波数演算プログ
ラムを示すフローチャート。

【図１０】本発明の他の実施例における周期演算プログ
ラムを示すフローチャート。

【図１１】本発明の従来例を示す図。

【図１２】本発明の従来例の動作を示すタイミング図。

【図１３】本発明の従来例において測定誤差が生じる理
由を説明する図。

【図１４】判断回路１４１を示す図。

【符号の説明】

１００，５００……マイクロコンピュータ、１０１…
…パルス発生器、１０２，５０２……パルス計測部、
１０３，５０３……ＣＰＵ、１０４，５０４……内
部バス、１０５……パルス信号、１０６，５０６…
…内部クロック信号、１１０〜１１２，５１０，５１
２……カウンタ、１２０，２００……コンペアレジス
タ、１３０，１３１，５３１，１４００……レジス
タ、１４０，１４１……判断回路、１５０，６０３
……選択回路、１６０〜１６２，５６０，５６２……
カウント値、１６３，６１５……一致信号、１６
４，５６４……周期情報、１６５……選択信号、１
６６，５６６……周波数情報、１７０，１８０，５７
０，５８０……割り込み信号、１７１，１８１，５８
１，６０５……論理積回路、２０１……セット・リセ
ットフリップフロップ、２０２，１４０２……Ｄラッ
チ、２０３……インバータ、２０４，２０５，６０
４，１４０３，１４０４……論理和回路、２０６……
遅延回路、５２０……キャプチャ／コンペアレジス
タ、５９０，５９１……クリア信号、６００……デ
ータラッチ、６０１，６０２……フラグ、６１４…
…ラッチ信号、１４０１……差分回路

Claims

【特許請求の範囲】

【請求項１】クロック信号とパルス信号とを受け、前
記クロック信号にもとづき前記パルス信号の周波数およ
び周期を計測するパルス計測装置であって、単位クロッ
ク数当たりのパルス数を計数する第１の手段と、単位パ
ルス数当たりのクロック数を計数する第２の手段と、前
記パルス信号にもとづいて前記第１の手段および前記第
２の手段のいずれか一方を選択し、前記選択された一方
の手段の計数結果を出力する第３の手段とを備えるパル
ス計測装置。
【請求項２】経時的に周波数が変化するパルス信号の
周波数および周期を逐次測定するパルス計測装置であっ
て、所定時間毎に制御信号を発生するタイマと、前記制
御信号によってクリアされ前記パルス信号のアクティブ
エッジをカウントするカウンタと、前記制御信号の発生
時において前記カウンタのカウント値が所定の値を超え
ていないときには選択信号を第１の論理レベルとし、前
記制御信号の発生時において前記カウンタのカウント値
が所定の値を超えているときには選択信号を第２の論理
レベルとする判断回路と、前記選択信号が第１の論理レ
ベルであることに応答して前記パルス信号の周期を演算
し、前記選択信号が第２の論理レベルであることに応答
して前記パルス信号の周波数を演算するＣＰＵとを備え
るパルス計測装置。
【請求項３】経時的に周波数が変化するパルス信号の
周波数および周期を逐次測定するパルス計測装置であっ
て、所定時間毎に制御信号を発生するタイマと、クロッ
ク信号をカウントし前記パルス信号のアクティブエッジ
に応答してクリアされる第１のカウンタと、前記パルス
信号のアクティブエッジをカウントし前記制御信号に応
答してクリアされる第２のカウンタと、前記パルス信号
のアクティブエッジに応答して前記第１のカウンタのカ
ウント値を格納する第１のレジスタと、前記制御信号に
応答して前記第２のカウンタのカウント値を格納する第
２のレジスタと、前記制御信号の発生時において前記カ
ウンタのカウント値が所定の値を超えていないときには
選択信号を第１の論理レベルとし、前記制御信号の発生
時において前記カウンタのカウント値が所定の値を超え
ているときには選択信号を第２の論理レベルとする判断
回路と、前記選択信号が第１の論理レベルであるときに
は前記パルス信号のアクティブエッジに応答して前記第
１のレジスタに格納された値にもとづき前記パルス信号
の周期を演算し、前記選択信号が第２の論理レベルであ
るときには前記制御信号に応答して前記第２のレジスタ
に格納された値にもとづき前記パルス信号の周波数を演
算するＣＰＵとを備えるパルス計測装置。
【請求項４】経時的に周波数が変化するパルス信号の
周波数および周期を逐次測定するパルス計測装置であっ
て、クロック信号をカウントする第１のカウンタと、前
記パルス信号のアクティブエッジをカウントする第２の
カウンタと、割り込み信号の発生に応答して前記第１の
カウンタのカウント値を取り込む第１の状態および設定
値と前記第１のカウンタのカウント値との一致を検出す
ると一致信号を発生する第２の状態をもつキャプチャコ
ンペアレジスタと、前記一致信号の発生時における前記
第２のカウンタのカウント値を取り込むレジスタと、前
記一致信号の発生時において前記第１のカウンタのカウ
ント値が所定の値を超えていないときには前記キャプチ
ャコンペアレジスタを第１の状態とするとともに前記パ
ルス信号のアクティブエッジに応答して前記割り込み信
号を発生し、前記一致信号の発生時において前記第１の
カウンタのカウント値が所定の値を超えているときには
前記キャプチャコンペアレジスタを第２の状態とする判
断回路と、前記割り込み信号に応答して前記キャプチャ
コンペアレジスタに格納された前記第１のカウンタのカ
ウント値にもとづき前記パルス信号の周期を演算し、前
記一致信号に応答して前記レジスタに格納された値にも
とづき前記パルス信号の周波数を演算するＣＰＵとを備
えるパルス計測装置。
【請求項５】前記パルス信号は、自動車の車輪の回転
速度に応じた周波数をもつパルス信号であることを特徴
とする請求項１または２または３または４記載のパルス
計測装置。