CN201550088U - 一种异常时钟信号检出电路 - Google Patents

Abstract

一种异常时钟信号检出电路，其特征在于它是由时钟边沿提取单元、基本定时单元、计数器单元、连续信号产生单元和逻辑控制单元组成；优越性在于：①在缺乏参考时钟的条件下，能对输入时钟信号是否出现异常进行检测判断；②功耗低，占用面积小，易于集成；③实现不同的应用场合下对判断阈值频率值Fth的需求。

Description

一种异常时钟信号检出电路

(一)技术领域：

本实用新型涉及一种信号检测电路及信号检测方法，尤其是一种异常时钟信号检出电路。

(二)背景技术：

作为用于检测时钟异常的常规技术，存在下面两个具有代表性的文献：

【专利文献1】日本特开平09-244761号公报

该专利，利用从外部振荡器提供的参考时钟，监测在预定的检测周期内是否存在时钟边沿，当在监测周期中没有发现时钟边沿时，则判定发生了时钟异常，从而产生特定逻辑值的时钟异常输出信号。之后，当在检测周期内发现至少一个时钟边沿时，解除该时钟异常输出信号。

【专利文献2】US005926042A

该专利，如图1所示，在利用一个恒定的速率对电容放电的同时，产生一个大小与频率相关的电流源对电容充电。如果充电速度大于放电速度，则电容器最终充满电，电路产生时钟正常输出信号；如果充电速度小于放电速度，则电容器上电荷最终被放光，电路产生时钟异常输出信号。

【专利文献1】只适用于存在参考时钟的情况，【专利文献2】不需要参考时钟，但它只适用于输入时钟信号频率较高的场合：如图一所示，判断阈值频率值(Fth)设置为平均充电电流(Iave)等于放电电流(Idisch)的输入时钟信号频率(Fclock)乘以每个脉冲宽度(Tpulse)期间电容上充电的电荷量(Qpulse)，即Iave＝Qpusle·Fclock＝(Ich·Tpulse)·Fclock，所以判断阈值频率值

$\mathrm{Fth}=\frac{\mathrm{Idisch}}{\mathrm{Ich}}\·\frac{1}{\mathrm{Tpulse}},$

假设脉冲宽度Tpulse＝5ns，设置充电电流与放电电流比为20∶1时，判断阈值频率值Fth＝10MHz；设置充电电流与放电电流比为4∶1时，判断阈值频率值Fth＝50MHz。出于电流精度和系统功耗的折中考虑，【专利文献2】不适用于输入时钟信号频率较低的场合。

(三)实用新型内容：

本实用新型的目的在于设计一种异常时钟信号检出电路，它可以克服现有技术的不足，是一种判断阈值频率值较低，功耗低，占用芯片面积小，易于集成和实现的电路，且检测方法简单，易于操作。

本实用新型的技术方案：一种异常时钟信号检出电路，其特征在于它是由时钟边沿提取单元、基本定时单元、计数器单元、连续信号产生单元和逻辑控制单元组成；其中，所说的时钟边沿提取单元的一个输入端接收时钟信号clk，另一输入端与计数器单元的输出端连接，其输出端与基本定时单元的输入端以及逻辑控制单元的输入端连接；所说的基本定时单元的另一输入端与逻辑控制单元的输入端连接，其输出端与计数器单元的输入端连接；所说的计数器单元的输出端与连续信号产生单元的输入端连接；所说的连续信号产生单元的输出端输出时钟异常信号；所说的逻辑控制单元的输出端分别与计数器单元的输入端和连续信号产生单元的输入端连接。

本实用新型的异常时钟信号检测方法，它是由以下步骤构成：

①时钟边沿提取步骤，当时钟边沿提取单元接收到时钟信号后，即会在每个时钟上升沿和下降沿均产生一个宽度为Tpulse的时钟脉冲；

②基本定时单元产生步骤，由电流Ich与电容C产生的延时，其宽度为Tc，作为一个基本时间单位；

③计数步骤，用于对已产生的基本时间单位Tc实现整数倍乘、并队该信号进行放大；

④连续信号产生步骤，用于当输入时钟信号频率下降到判断阈值频率值后，将前述电路产生的非连续信号转化为连续的时钟异常输出信号。

⑤逻辑控制，通过预定的逻辑控制信号对前述时钟异常检测步骤进行控制。

本实用新型的工作原理：

时钟边沿提取单元，其被构造为在每个时钟上升沿和下降沿均产生一个一定宽度的时钟脉冲；基本定时单元，其被构造为产生一个一定宽度的基本时间单位；计数器单元，其被构造为对已产生的基本时间单位实现整数倍乘的目的；连续信号产生单元，其被构造为当输入时钟信号频率下降到一定值后，将前述电路产生的非连续信号转化为连续的时钟异常输出信号；逻辑控制单元，其被构造为完成对该时钟异常检测电路的逻辑控制功能。

当输入时钟信号的频率从正常值变化到等于或小于预定的判断阈值频率值时，该时钟异常检测电路产生连续的预定逻辑值的数字输出信号。

本实用新型的优越性在于：①在缺乏参考时钟的条件下，能对输入时钟信号是否出现异常进行检测判断；②在判断阈值频率值Fth较低时，也具有功耗低，占用面积小，易于集成的优点；③可采用不同的计数值，灵活实现不同的应用场合下对判断阈值频率值Fth的需求。

(四)附图说明：

图1为现有技术中【专利文献2】提出的电路框图。

图2为本实用新型所涉一种异常时钟信号检出电路的电路结构框图。

图3为本实用新型所涉一种异常时钟信号检出电路的一种实施例中时钟边沿提取单元和基本定时单元的电路结构图。

图4为图3的时序图。

图5为本实用新型所涉一种异常时钟信号检出电路的一种实施例中计数器单元和连续信号产生单元的电路结构图。

图6为本实用新型所涉一种异常时钟信号检出电路的时序图。

(五)具体实施方式：

实施例：一种异常时钟信号检出电路(见图2)，其特征在于它是由时钟边沿提取单元、基本定时单元、计数器单元、连续信号产生单元和逻辑控制单元组成；其中，所说的时钟边沿提取单元的一个输入端接收时钟信号clk，另一输入端与计数器单元的输出端连接，其输出端与基本定时单元的输入端以及逻辑控制单元的输入端连接；所说的基本定时单元的另一输入端与逻辑控制单元的输入端连接，其输出端与计数器单元的输入端连接；所说的计数器单元的输出端与连续信号产生单元的输入端连接；所说的连续信号产生单元的输出端输出时钟异常信号；所说的逻辑控制单元的输出端分别与计数器单元的输入端和连续信号产生单元的输入端连接。

图3为本实用新型中时钟边沿提取电路和基本定时单元的具体实施例，输入时钟信号clk经过时钟边沿提取单元，在每个时钟上升沿和下降沿均产生一个一定宽度的时钟脉冲。时钟边沿提取单元由延时单元dly和异或门构成。恒定电流源Ich对电容器C充电，在每个时钟上升沿和下降沿产生的时钟脉冲对电容器C快速放电到低电平，所以当输入时钟信号clk正常时，电容器C上的电容总是能及时放掉；当输入时钟信号clk异常(即输入时钟信号频率降低到判断阈值频率值以下)时，电容器C将被充电到Smit_FF的翻转阈值V+以上，从而该电路产生预定的时钟异常输出信号。

图4为图3所示电路的时序图。在该实施例中，假定输入时钟信号正常工作频率为10KHz，判断阈值频率值(Fth)设为0.5KHz，为节省功耗，设充电电流(Ich)为200nA，设Smit_FF的翻转阈值V+＝2.4v，当电容为6pF时，由公式

Ich·ΔT＝C·V+

得到的基本定时单位为ΔT＝72us，要实现判断阈值频率值Fth＝0.5KHz，即ΔT＝1ms，需要的电容值C＝83pF。在现有集成电路工艺条件下，实现83pF的电容需要占用很大的面积，电路成本高。

为减小面积，降低成本，就必须设法减小电容的值，本实用新型采用计数器计数实现将前述基本定时单位ΔT整数倍乘、放大的目的。

图5是本实用新型中计数器单元和连续信号产生单元的具体实施例。当输入时钟信号频率降低到判断阈值频率值以下时，经72us，基本定时单元产生脉冲信号q1，q1再反馈回时钟边沿提取单元产生放电脉冲，将电容器上的电荷放光，电容器上电压变为低电平，于是恒定电流源继续对电容器充电，在产生脉冲信号q1，如此周而复始，当计数器计满溢出时，产生输出信号out_counter，将锁存器关闭，计数器中保持计满溢出的状态不变，不再产生q1信号，电容器不再被放电，将会一直充电到电源电压。本实例中将基本定时单元放大了15倍，从而只使用6pF的电容，就可以产生1ms的时间单位，实现对0.5KHz以下的输入时钟信号得到时钟异常输出信号。

由此产生的输出信号out_counter在输入时钟信号翻转的时候会产生不连续的现象，本实用新型采用如图5所示的连续信号产生单元得到连续的时钟异常输出信号，利用计数器产生的输出信号out_counter与输入时钟信号经时钟边沿提取电路产生的p1信号相或，作为DFF的采样时钟，对计数器产生的输出信号out_counter进行采样，从而得到连续的时钟异常输出信号。

Claims (1)

1.一种异常时钟信号检出电路，其特征在于它是由时钟边沿提取单元、基本定时单元、计数器单元、连续信号产生单元和逻辑控制单元组成；其中，所说的时钟边沿提取单元的一个输入端接收时钟信号clk，另一输入端与计数器单元的输出端连接，其输出端与基本定时单元的输入端以及逻辑控制单元的输入端连接；所说的基本定时单元的另一输入端与逻辑控制单元的输入端连接，其输出端与计数器单元的输入端连接；所说的计数器单元的输出端与连续信号产生单元的输入端连接；所说的连续信号产生单元的输出端输出时钟异常信号；所说的逻辑控制单元的输出端分别与计数器单元的输入端和连续信号产生单元的输入端连接。

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