JPH0579647U

JPH0579647U - コンピュータの監視回路

Info

Publication number: JPH0579647U
Application number: JP1574192U
Authority: JP
Inventors: 勝竹内
Original assignee: Mitsumi Electric Co Ltd
Current assignee: Mitsumi Electric Co Ltd
Priority date: 1992-03-25
Filing date: 1992-03-25
Publication date: 1993-10-29

Abstract

(57)【要約】【目的】複数のコンピュータの異常動作を検出してこ
れらをリセットするコンピュータの監視回路に関し、１
個のウォッチドッグタイマで複数のコンピュータの動作
を監視する。【構成】コンピュータ１，２より出力されるクロック
パルスＣＫ１，ＣＫ２はコンピュータ１，２夫々の正常
動作時には夫々所定のタイミングで反転する。検出手段
３はコンピュータ１，２よりのクロックパルスＣＫ１，
ＣＫ２の少なくともいずれかが所定のタイミングで反転
しなくなったことを検出して一定レベルとされる検出信
号Ｖ_DTを監視手段４に出力する。監視手段４は検出信号
Ｖ_DTが所定時間一定レベルとなったことを検出してコン
ピュータ１，２をリセットするリセット信号Ｖ_RSを出力
する。

Description

【考案の詳細な説明】

【０００１】

【産業上の利用分野】

本考案はコンピュータの監視回路に係り、特に複数のコンピュータの異常動作を検出してこれらをリセットするコンピュータの監視回路に関する。

【０００２】

【従来の技術】

マイクロコンピュータは小型、安価で取扱いも簡単である等の特長を持つことから、応用分野は各種電気製品など多方面にわたっている。これにともない、その設置場所も大型コンピュータのそれのような良好な環境条件ばかりとはいえず、種々異なった条件下に置かれることが多い。この結果、例えば外来ノイズ等の影響でプログラムの実行が正常に行えなくなるという問題がしばしば起こる。

【０００３】このような問題に対処するために、従来よりウォッチドッグ回路と称する異常検出回路を使用したマイクロコンピュータの監視回路が用いられている。これは、コンピュータの中央処理装置（ＣＰＵ）からその正常動作時には所定のタイミングで外部に出力される信号（これをウォッチドッグ用信号という）を利用してＣＰＵの動作状態を監視し、異常動作時にはＣＰＵをリセットする回路である。

【０００４】図４は、従来のマイクロコンピュータの監視回路の一例のブロック図である。同図は、２個のＣＰＵ５，６の動作を監視するマイクロコンピュータの監視回路の一例を示す。

【０００５】図４において、ウォッチドッグタイマ７，８は、夫々ＣＰＵ５，６よりの周期的なクロックパルスＣＫ１，ＣＫ２を監視し、これが所定時間停止した場合に異常検出してハイレベルを出力する。これにより、オア回路９の出力はクロックパルスＣＫ１，ＣＫ２のいずれか一方、または両方が所定時間停止した場合にハイレベルとなってＣＰＵ５，６をリセットする。

【０００６】

【考案が解決しようとする課題】

しかしながら従来のコンピュータの監視回路では、監視するコンピュータ１個に付きウォッチドッグタイマが１個必要なため、複数のコンピュータを使用した回路を監視する場合には多くのウォッチドッグタイマが必要となり、システムが複雑で高価になる欠点があった。

【０００７】上記の点に鑑み本考案では、１個のウォッチドッグタイマで複数のコンピュータの動作を監視することが出来るコンピュータの監視回路を提供することを目的とする。

【０００８】

【課題を解決するための手段】

上記の問題は図１のとおり構成することにより解決される。

【０００９】すなわち、複数のコンピュータ１，２より出力されて複数のコンピュータ１，２夫々の正常動作時には夫々所定のタイミングで反転する複数のクロックパルスＣＫ１，ＣＫ２を入力信号として受け、入力信号ＣＫ１，ＣＫ２の少なくともいずれかが該所定のタイミングで反転しなくなったことを検出して一定レベルとされる検出信号Ｖ_DTを出力する検出手段３と、検出手段３よりの検出信号Ｖ_DTが入力され、検出信号Ｖ_DTが所定時間一定レベルとなったことを検出して複数のコンピュータ１，２をリセットするリセット信号Ｖ_RSを出力する監視手段４とを設けた。

【００１０】

【作用】

上記構成の本考案によれば、複数のコンピュータ１，２よりの夫々のクロックパルスＣＫ１，ＣＫ２のいずれかが所定のタイミングで反転しなくなると検出手段３の検出信号Ｖ_DTが一定レベルとされ、検出信号Ｖ_DTが所定時間一定レベルとされて監視手段４に供給されると、リセット信号Ｖ_RSが複数のコンピュータ１，２に出力されるよう作用する。

【００１１】

【実施例】

図２は本考案の一実施例の回路図である。同図に示すマイクロコンピュータの監視回路１０は、２個のＣＰＵを含む図示しないＣＰＵシステムの電源電圧Ｖ_CC と、これらのＣＰＵが出力するクロックパルスＣＫ１、ＣＫ２をウォッチドッグ用信号として夫々監視する回路である。

【００１２】マイクロコンピュータの監視回路１０は、ウォッチドッグタイマ部１1(監視手段）、電源電圧監視部１２、クロック異常検出部１３（検出手段）、リセット出力部１４、及びＲＴＣ部１５により構成されている。電源端子３８には電源電圧Ｖ_CCが入来し、入力端子３６，３７には、後に図３に示すとおり夫々所定の周期Ｔ₁,Ｔ₂(所定のタイミング）内に２度反転するクロックパルスＣＫ１、ＣＫ２が入来する。

【００１３】電源電圧監視部１２はヒステリシス特性を有しており、電源端子３８に供給される電源電圧Ｖ_CCが上昇して上昇時閾値電圧Ｖ_SHに至った際に演算増幅器３４の出力がハイレベルとなり、下降して下降時閾値電圧Ｖ_SL（＜Ｖ_SH）に至った際にローレベルとなる。演算増幅器３４の出力は、ウォッチドッグタイマ部１１の負論理入力のオア回路２２に入力される。

【００１４】本考案の要部であるクロック異常検出部１３は、大略、３つのパルス発生器１６，１７，１９と、フリップフロップ回路１８とよりなる。このクロック異常検出部１３には、監視回路１０が適用される前記ＣＰＵシステムから２種のクロックパルスＣＫ１、ＣＫ２が夫々入力端子３６、３７より入力されている。パルス発生器１６、１７は夫々クロックパルスＣＫ１、ＣＫ２の立ち下がりエッジの入力を受けて負のパルスを発生する。

【００１５】フリップフロップ回路１８ではパルス発生器１６、１７夫々から入力される負のパルスを受けてセット及びリセットされ、Ｑ出力をハイレベル及びローレベルとする。パルス発生器１９では、フリップフロップ回路１８のＱ出力の立ち下がりエッジを受けて正のパルスを発生する。

【００１６】すなわち、フリップフロップ回路１８のＱ出力はクロックパルスＣＫ１の立ち下がりエッジが入力されたときにセットされ、次にクロックパルスＣＫ２の立ち下がりエッジが入力されたときにリセットされる。このリセットによってフリップフロップ回路１８からパルス発生器１９に立ち下がりエッジが供給され、それによってパルス発生器１９は正のパルスを発生する。

【００１７】したがって、クロックパルスＣＫ１，ＣＫ２の両方が入力されてフリップフロップ回路１８のＱ出力が反転を繰り返している時はパルス発生器１９は正のパルスを発生するが、ＣＰＵが異常動作してクロックパルスＣＫ１，ＣＫ２のいずれかが入力されなくなるとフリップフロップ回路１８のＱ出力はセット又はリセットされたままとなり、パルス発生器１９の出力はローレベルに固定される。

【００１８】また、入力された信号を反転した後にそれらの積をとる負論理入力のアンド回路２０はパルス発生器１６、１７の夫々から発せられる負のパルスを受けてその両方が負の間だけハイレベルを出力する。すなわち、アンド回路２０の出力はクロックパルスＣＫ１，ＣＫ２の両方が同時に入力された時のみハイレベルとされ、その他の場合はローレベルとされる。

【００１９】ノア回路２１はアンド回路２０とパルス発生器１９の夫々の出力を受けて双方ともローレベルの場合にのみハイレベルを出力するので、クロック異常検出部１３は、クロックパルスＣＫ１，ＣＫ２のいずれかが途絶えてパルス発生器１６，１７のいずれかの出力パルスが出力されなくなると、ウォッチドッグタイマ部１１の負論理入力のオア回路２２に検出信号としてハイレベルを供給する。

【００２０】クロックパルスＣＫ１とＣＫ２とがクロック異常検出部１３に交互に入力された場合は、クロックパルスＣＫ２の立ち下がりエッジが入力された時にノア回路２１の出力に負のパルスを発生してオア回路２２に供給される。

【００２１】また、クロックパルスＣＫ１，ＣＫ２の両方が同時に入力されてフリップフロップ回路１８のＱ出力が反転しなくても、ノア回路２１の出力はローレベルとされオア回路２２に供給される。

【００２２】ウォッチドッグタイマ部１１は、大略３つのトランジスタＱ₁,Ｑ₂,Ｑ₃と、３つのフリップフロップ回路２３、２６、２９と、２つの演算増幅器２４、２５とよりなる。ウォッチドッグタイマ部１１では、入力信号が夫々否定された後に夫々の和をとるオア回路２２に入力される電源電圧監視部１２及びクロック異常検出部１３よりの信号のうちのいずれか一方がローレベルであれば、オア回路２２の出力はハイレベルとなる。

【００２３】オア回路２２からＳ端子にハイレベルの入力を受けたフリップフロップ回路２３のＱ出力はハイレベルとなり、トランジスタＱ₁のベースに電流を流し込み、トランジスタＱ₁をオン状態とする。オン状態とされたトランジスタＱ₁ではコレクタ電流が流れ、このコレクタ電流によって端子３９に接続されたコンデンサＣ₁の電荷を放電する。

【００２４】そして、コンデンサＣ₁の端子電圧が下降して略０Ｖに達すると演算増幅器２５の反転入力端子に供給される電圧が演算増幅器２５の閾値以下の電圧となり、演算増幅器２５の出力はハイレベルとなる。

【００２５】フリップフロップ回路２３のリセット端子Ｒにこの演算増幅器２５のハイレベルの出力が供給され、これによってフリップフロップ回路２３はリセットされ、そのＱ出力がローレベルとなる。このローレベルの出力によってトランジスタＱ ₁ のベースには殆ど電流が流れ込まなくなり、トランジスタＱ₁はオフ状態となり、コンデンサＣ₁は放電を停止する。

【００２６】フリップフロップ回路２６のローレベルでセットされる端子Ｓ′には、電源電圧監視部１２の演算増幅器３４の出力が供給されている。この演算増幅器３４の出力がローレベルとなるとフリップフロップ回路２６がセットされ、そのＱ出力がハイレベルとなる。

【００２７】フリップフロップ回路２６のＱ出力はリセット出力部１４のノア回路３１に入力され、それによってノア回路３１の出力はローレベルとなり、それがノット回路３２で反転されてハイレベルとされ、トランジスタＱ₄をオン状態とする。よってトランジスタＱ₄のコレクタ・エミッタ間は略導通され、出力端子４１へのリセット信号はローレベルとなる。

【００２８】尚ＲＴＣ部１５は、端子４０をローレベルとすることにより演算増幅器３３の出力が反転してトランジスタＱ₆を駆動し、端子３９を接地してウォッチドッグタイマ部１１の動作を停止させるよう動作する。

【００２９】図３は、図２の回路のタイミングチャートである。同図中、（Ａ）〜（Ｅ）は電源電圧Ｖ_CC、クロックパルスＣＫ１、ＣＫ２、コンデンサＣ₁の端子電圧、及び出力端子４１から出力されるリセット出力の電圧波形を夫々示す。リセット出力は、図示しない２個のＣＰＵのリセット端子に供給されている。

【００３０】同図（Ａ）中、システムの電源が投入されて電源電圧Ｖ_CCが除々に上昇し、時刻ａで０．８Ｖに達するとリセット出力部１４のトランジスタＱ₄がオン状態とされ、同図（Ｅ）のリセット出力が略０レベルとなる。

【００３１】更に電源電圧Ｖ_CCが上昇し、同図（Ａ）で上昇時閾値電圧Ｖ_SHに至った時刻ｂでは、前述の如く電源電圧監視部１２の出力がハイレベルとなる。この出力がウォッチドッグタイマ部１１のフリップフロップ回路２６のＳ′端子に入力され、フリップフロップ回路２６がセットされ、そのＱ′出力がローレベルとなり、それまでオン状態であったトランジスタＱ₂をオフさせる。

【００３２】これによってトランジスタＱ₂のコレクタ・エミッタ間の略導通状態が解除され、電流源Ｊ₂を介してコンデンサＣ₁に電荷が充電され始める。よって、この時刻ｂから図３（Ｄ）のコンデンサＣ₁の端子電圧が上昇し始める。更にコンデンサＣ₁の端子電圧が上昇し時刻ｆにおいて閾値Ｖ_CTに達すると、演算増幅器２４の反転入力端子電圧はその閾値を越え、演算増幅器２４の出力はローレベルとなる。

【００３３】このローレベルがオア回路２２に入力されると前述の如くフリップフロップ回路２３をセットし、トランジスタＱ₁をオン状態とし、コンデンサＣ₁の電荷を放電させる。また、演算増幅器２４の出力がローレベルとなったことによってフリップフロップ回路２６がリセットされる。

【００３４】よって、フリップフロップ回路２６のＱ出力はローレベルとなる。更に演算増幅器２４の出力がローレベルとされたことによってその信号がノット回路２７、ナンド回路２８を介してフリップフロップ回路２９のＳ′端子に供給され、フリップフロップ回路２９がセットされる。

【００３５】コンデンサＣ₁の放電によってその端子電圧が低下して図３（Ｄ）の時刻ｃで略０レベルとなると、前述の如く演算増幅器２５の出力がハイレベルとなる。この出力がＲ端子に入力されてフリップフロップ回路２３がリセットされ、トランジスタＱ₁がオフ状態とされ再びコンデンサＣ₁の充電が開始される。また、フリップフロップ回路２３のＱ出力がローレベルとされたことによってその信号がフリップフロップ回路２９のＲ′端子に入力され、フリップフロップ回路２９がリセットされる。

【００３６】したがってフリップフロップ回路２９のＱ出力がローレベルとされてアンド回路３０を介した後、前述の如くローレベルとされたフリップフロップ回路２６のＱ出力とともにリセット出力部１４のノア回路３１に入力され、これによってノア回路３１の出力はハイレベルとされ、それがノット回路３２を介して反転されてローレベルとされ、トランジスタＱ₄をオフさせる。よって、同図（Ｅ）の時刻ｃに示す如く出力端子４１からハイレベルの信号が出力される。出力端子４１が略０レベルである時刻ｃまでの間に、ＣＰＵシステムの２個のＣＰＵが初期リセットされる。

【００３７】時刻ｃ以降各ＣＰＵが動作して各クロックパルスＣＫ１、ＣＫ２の夫々が順次入力されると、前述の如くクロック異常検出部１３によって略周期的に図３（Ｂ）、（Ｃ）中のｄ₁、ｄ₂、ｄ₃の夫々の時刻でパルス発生器１９からクロックパルスＣＫ２の立下がりエッジによりトリガされた正のパルスが発生され、それによってウォッチドッグタイマ部１１のオア回路２２にローレベルが供給される。

【００３８】これにより、フリップフロップ回路２３がセットされてトランジスタＱ₁がオン状態とされて同図（Ｂ）、（Ｃ）中のｄ₁、ｄ₂、ｄ₃の夫々の時刻に示す如くコンデンサＣ₁が放電されてその端子電圧が略０レベルとなる。この結果、前述の如く演算増幅器２５の出力がハイレベルとされてフリップフロップ回路２３がリセットされ、トランジスタＱ₁がオフとされてコンデンサＣ₁の充電が開始される。

【００３９】電源電圧Ｖ_CCが下降時閾値電圧Ｖ_SL以上であり、クロックパルスＣＫ１、ＣＫ２の夫々が正常に周期的に発生されている間は上記の動作が繰り返される。したがってリセット出力部１４のトランジスタＱ₄がオン状態とされることはなく、出力端子４１から出力されるリセット出力はハイレベルが保持される。

【００４０】しかるに、図３の時刻ｄ₄に示す如くクロックパルスＣＫ２は周期的に入力されているがクロックパルスＣＫ１が所定時間Ｔ途絶えた場合には、その後クロック異常検出部１３のパルス発生器１６は負のパルスを発生せず、したがってフリップフロップ回路１８はパルス発生器１７から発生された負のパルスによってリセットされた後は再びセットされることがない。よってそれ以降パルス発生器１９から正のパルスが発生されず、ウォッチドッグタイマ部１１にローレベルが供給されることがない。

【００４１】このようにウォッチドッグタイマ部１１にローレベルが供給されないとコンデンサＣ₁は放電されず、その端子電圧は上昇し続ける。そして、図３（Ｄ）中時刻ｆ₁においてこの端子電圧が閾値Ｖ_CTに達すると前述の如くウォッチドッグタイマ部１１の演算増幅器２４の出力がローレベルとなり、その信号がノット回路２７、ナンド回路２８を介してフリップフロップ回路２９のＳ′端子に供給され、フリップフロップ回路２９をセットする。

【００４２】ここで、ハイレベルとされたフリップフロップ回路２９のＱ出力は、アンド回路１３を介してノア回路３１に供給されてノア回路３１の出力をローレベルとする。この信号はノット回路３２で反転されハイレベルとされてトランジスタＱ₄ をオンさせる。よって、出力端子４１から供給されるリセット出力は図３（Ｅ）の時刻ｆ₁に示す如く略０レベルに立ち下がる。

【００４３】また、電源端子３８に入来する電源電圧Ｖ_CCが、外来雑音等の影響により図３（Ａ）の時刻ｈに示す如く下降時閾値電圧Ｖ_SLまで瞬時低下した場合、電源監視回路１２の演算増幅器３４の出力は前述の如くローレベルとなる。この信号はウォッチドッグタイマ部１１のフリップフロップ回路２６のＳ′端子に入力され、フリップフロップ回路２６をセットする。

【００４４】これによってフリップフロップ回路２６のＱ出力はハイレベルとされ、その信号を受けたリセット出力部１４のノア回路３１はローレベルを出力し、これがノット回路３２で反転されてトランジスタＱ₄をオンさせる。よって、出力端子４１から各ＣＰＵに供給されるリセット信号は、図２中（Ｅ）の時刻ｈに示す如く略０レベルまで立ち下がる。

【００４５】以上説明したように本実施例では、外来雑音等の影響により電源電圧Ｖ_CCが低下したりＣＰＵのいずれか一方が誤動作してクロックパルスが所定のタイミングで出力されずに所定期間途絶えた場合に、リセット信号を略０レベルとすることによってＣＰＵシステムの２つのＣＰＵを同時にリセットし、正常な動作に復帰させてシステムの誤動作を防止している。

【００４６】本実施例によれば、１個のウォッチドッグタイマにより２つのＣＰＵを同時にリセットするよう構成しているため、回路構成が簡単になる特長がある。また、誤動作検出時間を決定するコンデンサＣ₁が１個で良いため、ＩＣ化した場合には外付け部品を低減することが出来る。

【００４７】

【考案の効果】

上述の如く本考案によれば、複数のコンピュータ夫々よりの入力信号のいずれかが反転しなくなるとコンピュータの異常が検出されて検出手段の検出信号が一定レベルとされ監視手段よりリセット信号が出力されるので、これにより１つの監視手段で複数のコンピュータを同時にリセットすることができて、システムの構成を簡単で安価なものにすることができる特長がある。

【図面の簡単な説明】

【図１】本考案の原理構成図である。

【図２】本考案の一実施例の回路図である。

【図３】図２の回路のタイミングチャートである。

【図４】従来のコンピュータの監視回路の一例のブロッ
ク図である。

【符号の説明】

１，２コンピュータ３検出手段４監視手段１０監視回路１１ウォッチドッグタイマ部（監視手段）１２電源電圧監視部１３クロック異常検出部（検出手段) １４リセット出力部１５ＲＴＣ部Ｃ₁ コンデンサＶ_CC 電源電圧Ｖ_DT 検出信号Ｖ_RS リセット信号ＣＫ1,ＣＫ２クロックパルス

Claims

【実用新案登録請求の範囲】

【請求項１】複数のコンピュータより出力されて該複
数のコンピュータ夫々の正常動作時には夫々所定のタイ
ミングで反転する複数のクロックパルスを入力信号とし
て受け、該入力信号の少なくともいずれかが該所定のタ
イミングで反転しなくなったことを検出して一定レベル
とされる検出信号を出力する検出手段と、該検出手段よりの該検出信号が入力され、該検出信号が
所定時間一定レベルとなったことを検出して該複数のコ
ンピュータをリセットするリセット信号を出力する監視
手段とを具備してなるコンピュータの監視回路。