JP2003060490A - クロック停止検知回路及び半導体装置 - Google Patents

Abstract

(57)【要約】 【課題】 この発明は、他のクロック源を必要とするこ
と無く、クロックの供給停止を検知することを課題とす
る。 【解決手段】 入力されるクロックを積分して所定範囲
レベルに収まる緩やかな波形の中間電位信号にし、この
中間電位信号のレベルを基準電位と比較する。クロック
源が止まってクロックがハイレベル又はローレベルのい
ずれかで固定された場合、中間電位信号が前記所定範囲
以上又は以下になるため、これを検出してクロックの供
給停止を検知する。この場合、クロックの供給停止検知
のための積分動作や中間電位信号と基準電位の比較動作
にクロックを必要としないため、他のクロック源を必要
とせず、クロックの停止を検知することができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、クロック源から供
給されるクロックにより動作する半導体素子回路を搭載
する半導体装置に係り、特にクロック源の停止を検知す
るクロック停止検知回路に関する。

【０００２】

【従来の技術】従来、動作クロック源を必要とする例え
ばマイクロコンピュータなどの集積化された半導体素子
回路（以降、ＩＣと称することもある）などでは、ＩＣ
に供給するクロックがクロック源の故障などの何らかの
原因で供給が途絶えてしまうことがある。このような場
合、動作クロックの供給が無くなるため、ＩＣの動作が
停止してデッドロックしてしまう。

【０００３】例えば、マイクロコンピュータで自動車の
エンジンを制御しているような場合に、上記のような事
が起きると、自動車のエンジンが回転したままで、しか
も、マイクロコンピュータは動作不能状態に陥ってしま
う。更に、携帯電話等では、ＣＰＵがクロック源の故障
で通話中に動作不能状態に陥ると、回線に接続され続け
た状態になって、料金だけが加算してしまうことが起き
る。

【０００４】

【発明が解決しようとする課題】そこで、従来より、ク
ロックの停止を検出することがなされているが、従来の
検知回路はクロック源が中間電位で停止した場合のみし
か検知できないため、これでは、クロック源がハイレベ
ル又はローレベルで停止した場合を検知できず、通常、
クロックはハイレベル又はローレベルのいずれかで停止
するため、実用にならなかった。

【０００５】また、マイクロコンピュータ等では、ウォ
ッチドッグタイマでクロック源のクロックを監視する事
が行われている。しかし、この場合、ウォッチドッグタ
イマを動作させるクロックを発生する暴走検知用の内部
自励発振回路を持たせたり、或いは外部から専用のクロ
ック源の供給が必要となる。このため、前者の場合は回
路規模が増大し、後者の場合は専用のクロック源の供給
端子が余計に必要となる。

【０００６】しかも、マイクロコンピュータが例えばエ
ンジンの回転などを制御中にクロックが停止すると、例
えウォッチドッグタイマでクロックの停止を検知して
も、エンジンはそのまま回転し続けた状態となり、フェ
ールセイフ的な対応ができないという問題が残る。

【０００７】本発明は、上述の如き従来の課題を解決す
るためになされたもので、その第１の目的は、他のクロ
ック源を必要とすること無く、クロックの供給停止を検
知することができるクロック停止検知回路を提供するこ
とであり、第２の目的は、前記クロック停止検知回路が
クロックの停止を検知すると、半導体素子回路を自動的
にリセットすることができる半導体装置を提供すること
である。

【０００８】

【課題を解決するための手段】上記目的を達成するため
に、第１の手段は、入力されるクロックを所定範囲レベ
ルに収まる緩やかな波形の中間電位信号にする中間電位
生成手段と、前記中間電位生成手段により生成された中
間電位信号のレベルを基準電位と比較して、当該中間電
位信号のレベルが前記所定範囲以上又は以下である場合
を検出して異常信号を出力する異常検出手段とを具備す
ることを特徴とする。

【０００９】第２の手段は、前記第１の手段の中間電位
生成手段ならびに異常検出手段と、前記異常検出手段か
ら出力される異常信号により起動されてリセット対象を
リセットするシステムリセット回路と、前記リセット対
象であって前記システムリセット回路によりリセットさ
れる半導体素子回路とを具備することを特徴とする。

【００１０】

【発明の実施の形態】以下、本発明の実施形態を図面に
基づいて説明する。図１は、本発明のクロック停止検知
回路の第１の実施形態に係る構成を示した回路図であ
る。本例のクロック停止検知回路は、中間電位生成部３
１と異常検出部３２とから主に構成され、１はクロック
が入力される入力端子である。中間電位生成部３１は入
力用バッファ２と、抵抗３、５、コンデンサ４から成る
積分回路１３とにより構成されている。異常検出部３２
は、電源電圧Ｖｃｃを分圧する抵抗６、７、８から成る
分圧回路１４と、この分圧回路１４から発生した基準電
位と積分回路１３の出力を比較する比較回路９、１０
と、出力用のヒステリシス付バッファ１２とから構成さ
れている。また、異常検出部３２の出力側はプルアップ
抵抗１１が接続されている。

【００１１】次に本実施形態の動作について説明する。
図示されないクロック供給源からのクロック１００が入
力端子１から入力用バッファ２を介して積分回路１３に
入力されて、ここで、積分される。従って、図１のＡ点
に、図２（ａ）に示すような正常なクロック１０１が入
力されている場合には、図１のＢ点の波形は積分される
ことにより、図２（ｂ）に示すように、中間電位（約Ｖ
ｃｃ／２）波形２００となる。即ち、正常なクロック１
０１が積分されると、Ｖｃｃ／２を中心に振幅Ｖｃｃ／
４〜３Ｖｃｃ／４内での積分波形となるように積分回路
１３の定数が設定されている。

【００１２】積分回路１３の出力２００は、比較回路９
の非反転端子（−）と比較回路１０の反転端子（＋）に
入力され、比較回路９の反転端子（＋）には分圧回路１
４により生成された３Ｖｃｃ／４の基準電位が入力さ
れ、比較回路１０の非反転端子（−）には分圧回路１４
により生成されたＶｃｃ／４の基準電位が入力されてい
る。

【００１３】これにより、クロック１００が正常な場合
は、Ｂ点の積分信号波形２００は振幅Ｖｃｃ／４〜３Ｖ
ｃｃ／４内であるため、比較回路９では入力積分信号波
形２００が基準電位３Ｖｃｃ／４より低いため、ハイレ
ベルを出力し、比較回路１０では入力積分信号が基準電
位Ｖｃｃ／４より高いため、ハイレベルを出力する。こ
れにより、異常検出部３２の出力側はハイレベルに成っ
て、これがヒステリシス付バッファ１２を介して出力さ
れ、入力クロック１００が正常であることが示される。

【００１４】ここで、クロック源が故障して、例えばク
ロック１００が図２（ｂ）の４１で示すようにハイレベ
ルに固定してしまったとする。この場合、積分回路１３
の出力はハイレベル（Ｖｃｃ）に成ってしまうため、比
較回路９では入力積分信号波形２００が基準電位３Ｖｃ
ｃ／４より高いため、ローレベルを出力し、比較回路１
０では入力積分信号波形２００が基準電位Ｖｃｃ／４よ
り高いため、ハイレベルを出力する。これにより、異常
検出部３２の出力側はローレベルに成って、これがヒス
テリシスバッファ１２を介して出力され、入力クロック
１００が異常であることが示される。

【００１５】また、他の例として、クロック源が故障し
てクロック１００が図２（ｂ）の４２で示すようにロー
レベルに固定してしまったとする。この場合、積分回路
１３の出力はローレベル（接地レベル）に成ってしまう
ため、比較回路９では入力積分信号波形２００が基準電
位３Ｖｃｃ／４より低いため、ハイレベルを出力し、比
較回路１０では入力積分信号波形２００が基準電位Ｖｃ
ｃ／４より低いため、ローレベルを出力する。これによ
り、異常検出部３２の出力側はローレベルに成って、こ
れがヒステリシス付バッファ１２を介して出力され、入
力クロック１００が異常であることが示される。

【００１６】本実施形態によれば、クロック源が故障し
てクロック１００がハイレベルか、或いはローレベルで
固定して停止した場合、クロック停止検知回路は動作ク
ロック無しでローレベルを出力して、クロック１００の
停止を検出することができる。

【００１７】従って、暴走検知用の内部自励発振回路を
持たせたり、或いは外部から専用のクロック源の供給を
必要としないため、回路規模が増大したり、或いは専用
のクロック源の供給端子を必要とせずに本例のクロック
停止検知回路を含む半導体装置を構成することができ
る。

【００１８】尚、ヒステリシス付バッファ１２は、比較
回路９、１０の出力の立上がり、或いは立ち下がりが比
較的緩慢のため、入力が立ち上がるか、立ち下がるかに
よって動作閾値をずらしてヒステリシス効果を持たせる
ことにより、ノイズなどの影響を受けずに結果を出力す
るために設けられている。それ故、通常のバッファを用
いても良い。

【００１９】図３は、本発明のクロック停止検知回路の
第２の実施形態に係る構成を示した回路図である。本例
のクロック停止検知回路も、中間電位生成部３１と異常
検出部３２とから主に構成されているが、第１の実施形
態のそれと異なる点は、異常検出部３２の構成にある。

【００２０】異常検出部３２は、閾値が３Ｖｃｃ／４の
インバータ１５と、閾値がＶｃｃ／４のインバータ１６
及びこれらインバータ１５、１６の出力をデコードする
デコーダ１７及びヒステリシス付バッファ１８から構成
さている。

【００２１】次に本実施形態の動作について説明する。
図示されないクロック供給源からのクロック１００が入
力用バッファ２を介して積分回路１３に入力されて、こ
こで、積分される。従って、本例も図３に示したＡ点
に、図２（ａ）に示すような正常なクロック１０１が入
力されている場合には、図３に示したＢ点の波形は、積
分されることにより、図２（ｂ）に示すよう中間電位
（約Ｖｃｃ／２）波形２００となる。即ち、正常なクロ
ック１００が積分されると、Ｖｃｃ／２を中心に振幅Ｖ
ｃｃ／４〜３Ｖｃｃ／４内での積分信号波形２００とな
るように積分回路１３の定数が設定されている。

【００２２】これにより、クロック１００が正常な場合
は、Ｂ点の積分信号波形２００は振幅Ｖｃｃ／４〜３Ｖ
ｃｃ／４内であるため、インバータ１５では入力積分信
号波形２００は閾値以下で、インバータ１６では入力積
分信号波形２００は閾値以上である。

【００２３】それ故、インバータ１５の出力はハイレベ
ルで、インバータ１６の出力はローレベルに成るため、
デコーダ１７の出力はローレベルに成って、これがヒス
テリシス付バッファ１８を介して出力され、入力クロッ
ク１００が正常であることが示される。

【００２４】ここで、図示されないクロック源が故障し
て、例えばクロック１００がハイレベルに固定してしま
ったとする。この場合、積分回路１３の出力はハイレベ
ル（Ｖｃｃ）に成ってしまう、それ故、インバータ１５
及び１６では入力積分信号波形２００は共に閾値以上で
あるため、インバータ１５、インバータ１６の出力は両
方共ローレベルに成る。この時、デコーダ１７の出力は
ハイレベルに成って、これがヒステリシス付バッファ１
８を介して出力され、入力クロック１００が異常である
ことが示される。

【００２５】また、クロック源が故障して例えばクロッ
ク１００がローレベルに固定してしまったとする。この
場合、積分回路１３の出力はローレベル（接地レベル）
に成ってしまう。それ故、インバータ１５及び１６では
入力積分信号波形２００は共に閾値以下であるため、イ
ンバータ１５、インバータ１６の出力は共にハイレベル
に成る。この時、デコーダ１７の出力はハイレベルに成
って、これがヒステリシス付バッファ１８を介して出力
され、入力クロック１００が異常であることが示され
る。尚、図４は上記の場合のデコーダ１７の真理値表を
示している。

【００２６】本実施形態も、クロック源が故障してクロ
ック１００がハイレベルか、ローレベルで固定して停止
した場合、クロック停止検知回路は動作クロック無しで
クロック１００の停止を検出することができ、第１の実
施形態と同様の効果がある。

【００２７】尚、ヒステリシス付バッファ１８はインバ
ータ１５、１６の出力の立上がり、或いは立ち下がりが
比較的緩慢のため、入力が立ち上がるか、立ち下がるか
によって閾値をずらしてヒステリシス効果を持たせるこ
とにより、ノイズなどの影響を受けずに結果を出力する
ために設けられている。それ故、通常のバッファを用い
ても良い。

【００２８】図５は本発明の半導体装置の一実施形態を
示したブロック図である。半導体装置は、図１又は図３
に示した構成と同一のクロック停止検知回路５１、シス
テムクロック１００のクロック停止を検知するクロック
停止検知回路５１から出力される異常信号３００により
半導体素子回路５３（後述）をシステムリセットするシ
ステムリセット回路５４及び例えばマイクロコンピュー
タ機能を行う半導体素子回路５３から構成され、これら
部品が一体に集積化されている。

【００２９】ここで、半導体素子回路５３は制御対象と
してエンジンドライバ回路６０を接続し、エンジンドラ
イバ回路６０は例えば自動車のエンジン６１を駆動制御
する。

【００３０】次に本実施形態の動作について説明する。
システムクロック１００が図示されないクロック源の故
障により停止すると、クロック停止検知回路５１はこれ
を検知して、ハイレベルの異状検出信号３００をシステ
ムリセット回路５４に出力する。

【００３１】システムリセット回路５４は異状検出信号
３００が入力されると、マイクロコンピュータ機能を行
う半導体素子回路５３をリセットする。半導体素子回路
５３がリセットされると、エンジンドライバ回路６０へ
の制御信号がリセットされる。

【００３２】従って、それ以前に半導体素子回路５３が
エンジンドライバ回路６０を制御して例えばエンジン６
１を回転させていたような場合でも、エンジンドライバ
回路６０はフェールセーフの方向でエンジン６１を停止
させ、エンジン６１の暴走を回避することができる。

【００３３】本実施形態によれば、システムクロック１
００が停止したような場合、これを自動的に検出して半
導体素子回路５３にシステムリセットを掛けて、半導体
素子回路５３を自動的にリセットすることができる。こ
のため、半導体素子回路５３の制御対象に対する制御が
そのまま放置されることがなく、制御対象もリセットさ
れるため、フェールセーフ的な処理を行うことができ
る。

【００３４】それ故、自動車のエンジン６１などを制御
する半導体素子回路（マイクロコンピュータ）５３への
システムクロックが停止することによりマイクロコンピ
ュータが動作不能状態に陥っても、エンジン６１が停止
され、最悪の事態を回避することができる。同様に、携
帯電話の通話中に搭載されているマイクロコンピュータ
のクロックが停止されても、回線接続され続ける状態に
なる事態も避けられ、回線切断するか、電源オフにする
ことができる。

【００３５】尚、本発明は上記実施形態に限定されるこ
となく、その要旨を逸脱しない範囲において、具体的な
構成、機能、作用、効果において、他の種々の形態によ
っても実施することができる。

【００３６】

【発明の効果】以上詳細に説明したように、本発明によ
れば、他のクロック源を必要とすること無く、クロック
の供給停止を検知することができる。

【００３７】また、クロックの停止を検知すると、半導
体素子回路をリセットすることができ、半導体素子回路
の制御対象の暴走を回避することができる。

【図面の簡単な説明】

【図１】本発明のクロック停止検知回路の第１の実施形
態に係る構成を示した回路図である。

【図２】図１にて積分される前のクロック信号波形と積
分後の中間電位波形例を示した図である。

【図３】本発明のクロック停止検知回路の第２の実施形
態に係る構成を示した回路図である。

【図４】図３に示したデコーダの動作を説明する真理値
を示した図である。

【図５】本発明の半導体装置の一実施形態を示したブロ
ック図である。

【符号の説明】

１ 入力端子 ２ 入力用バッファ ３、５、６、７、８ 抵抗 ４ コンデンサ ９、１０ 比較回路 １１ プルアップ抵抗 １２、１８ ヒステリシス付バッファ １３ 積分回路 １４ 分圧回路 １５、１６ インバータ １７ デコーダ ３１ 中間電位生成部 ３２ 異常検出部 ５１ クロック停止検知回路 ５３ 半導体素子回路 ５４ システムリセット回路 ６０ エンジンドライバ回路 ６１ エンジン

───────────────────────────────────────────────────── フロントページの続き (72)発明者 中村 義人 神奈川県川崎市川崎区駅前本町25番地１ 東芝マイクロエレクトロニクス株式会社内 Ｆターム(参考） 5J039 HH02 HH10 HH15 KK10 KK14 KK20 KK31 MM15

Claims (5)

【特許請求の範囲】
1. 【請求項１】 入力されるクロックを所定範囲レベルに
   収まる緩やかな波形の中間電位信号にする中間電位生成
   手段と、 前記中間電位生成手段により生成された中間電位信号の
   レベルを基準電位と比較して、当該中間電位信号のレベ
   ルが前記所定範囲以上又は以下である場合を検出して異
   常信号を出力する異常検出手段と、 を具備することを特徴とするクロック停止検知回路。
2. 【請求項２】 前記中間電位生成手段は、前記入力クロ
   ックを積分して前記中間電位信号を生成することを特徴
   とする請求項１に記載のクロック停止検知回路。
3. 【請求項３】 前記異常検出手段は、第１の基準電位と
   第２の基準電位を生成する分圧回路と、前記分圧回路に
   より生成された第１の基準電位と前記中間電位信号を比
   較する第１の比較回路と、前記分圧回路により生成され
   た第２の基準電位と前記中間電位信号を比較する第２の
   比較回路と、前記第１の比較回路と前記第２の比較回路
   の出力側を共通にした出力手段とを具備することを特徴
   とする請求項１又は２に記載のクロック停止検知回路。
4. 【請求項４】 前記異常検出手段は、第１の閾値を有す
   る第１のインバータと、第２の閾値を有する第２のイン
   バータと、前記第１のインバータ及び前記第２のインバ
   ータの出力信号をデコードするデコーダとを具備するこ
   とを特徴とする請求項１乃至３いずれかに記載のクロッ
   ク停止検知回路。
5. 【請求項５】 前記請求項第１乃至第４のいずれかに記
   載のクロック停止検知回路と、 前記クロック停止検知回路から出力される異常信号によ
   り起動されてリセット対象をリセットするシステムリセ
   ット回路と、 前記リセット対象であって前記システムリセット回路に
   よりリセットされる半導体素子回路と、 を具備することを特徴とする半導体装置。