JPH05189272A

JPH05189272A - コントローラ

Info

Publication number: JPH05189272A
Application number: JP4025749A
Authority: JP
Inventors: Hirohide Suda; 浩秀須田; Hirofumi Otsuka; 浩文大塚
Original assignee: Honda Motor Co Ltd
Current assignee: Honda Motor Co Ltd
Priority date: 1992-01-16
Filing date: 1992-01-16
Publication date: 1993-07-30

Abstract

(57)【要約】【目的】ＣＰＵ正常時のスタンバイモードであっても負
荷制御が可能で、しかもＣＰＵの暴走時のバッテリ上り
を防止できるコントローラを提供することを目的とす
る。【構成】ウォッチドッグタイマ３は、ウォッチドッグ
パルスＣＫ２の出力状態を監視し、ノイズ等によりＣＰ
Ｕ１が暴走すると、これを検知してリセットパルスを発
してＣＰＵ１の動作を初期状態にリセットする。ＡＮＤ
ゲート４は、スタンバイモード時に、ウォッチドッグタ
イマ３からのリセットパルスを一定値に固定してＣＰＵ
１がリセット状態となるのを禁止する。ＦＥＴ１６は、
ＣＰＵ１の暴走時にフェール・セーフ信号ＦＳに基づ
き、例えばイグニッションスイッチをオフするタイミン
グでバッテリからの電源供給をオフする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、自動車等に設けられて
いる照明装置や信号装置あるいはワイパなどの電装品を
駆動制御するためのコントローラに関するものである。

【０００２】

【従来の技術】例えば自動車においては、電気によって
駆動・制御される電装品の種類及び数が増大してきてい
る。一般に、そのような電装品の制御には、操作スイッ
チやセンサなどの入力部品からの入力信号に応じてライ
トやモータ、あるいはソレノイドなどの負荷に対する通
電を制御するコントローラが用いられている。

【０００３】従来、この種の装置としては、例えば実開
昭６１−１６６０３号公報に示すものがあった。

【０００４】この文献に開示されているコントローラ
は、自動車の各種負荷を駆動制御する第１マイクロコン
ピュータを備えており、この第１マイクロコンピュータ
が暴走した場合、それをウォッチドッグタイマで検知
し、該第１マイクロコンピュータをリセットする。そし
て、このリセットにより、暴走前の駆動状態の信号を第
２マイクロコンピュータから再入力するように構成され
ている。

【０００５】また、この種のコントローラには、スタン
バイ機能付マイクロコンピュータ（以下、ＣＰＵとい
う）を利用して前記通電を制御するものもあり、全ての
入力部品からの入力信号が供給されなくなり、ＣＰＵが
動作状態から動作不要状態へ移行した時、ソフトウェア
によってスタンバイモード（低消費電流モード）とな
る。これにより、ＣＰＵはシステムクロックの停止及び
プログラムの実行停止を行い、必要最低限の電流だけを
暗電流としてメモリ等に供給する。また、スタンバイモ
ード時に例えば負荷の操作スイッチがオンとなり、入力
信号がコントローラに供給されると、ＣＰＵは、その入
力信号の立上がり（また立下がり）エッジが外部割込み
端子に入力されたことを検知してシステムクロックを動
作させ、該システムクロックが安定状態となった時点で
プログラムの実行を開始するように動作する。

【０００６】前記ウォッチドッグタイマとしては、例え
ば、特開昭５７−５５４３２号公報等に開示されている
ような構成のものがある。これは、発振器及びリセット
回路等で構成され、ノイズ等により前記ＣＰＵが暴走
（プログラムから逸脱する動作）すると、これを検知し
てＣＰＵの動作を初期状態にリセットする回路である。
すなわち、該ウォッチドッグタイマは、プログラムに従
って動作する前記ＣＰＵに接続され、そのプログラムに
より予め定められた時間内の間隔（一定の処理を実行す
る毎）でＣＰＵから発振されるパルス（ウォッチドッグ
パルス）を受けとる。そして、ノイズ等により、進行中
のプログラムから外れて無関係なプログラムにジャンプ
したＣＰＵ暴走時には、該ウォッチドッグパルスが前記
時間内に発振されないので、これを検出して前記ＣＰＵ
の動作をリセットさせるリセットパルスをＣＰＵに送出
する。こうしてＣＰＵの暴走解除を行っている。

【０００７】

【発明が解決しようとする課題】しかしながら、上記の
コントローラでは、次のような課題があった。

【０００８】ソフトウェアによるスタンバイモード時で
はプログラムの実行が停止するので、プログラム中のウ
ォッチドッグルーチンを実行することができなくなる。
そのため、ウォッチドッグパルスが発生されず、前述し
たようにウォッチドッグタイマからリセットパルスが出
力され、ＣＰＵは正常であるにもかかわらず、リセット
がかかる。その結果、フェール・セーフモードとなり、
ＣＰＵは各負荷を出力保持固定または出力禁止固定とす
るため、その後、操作スイッチ等をオンして動作モード
に復帰しても負荷制御ができなくなる。例えば、ヘッド
ライトが負荷である場合、点灯保持（出力保持固定）す
ることになり、そのためバッテリが上がりやすくなる。
また、パワーウィンドウやサンルーフは閉で保持（出力
禁止固定）となって開かなくなる。このように、ＣＰＵ
正常時のスタンバイモードをＣＰＵ暴走と誤検知してフ
ェール・セーフモードとなり、負荷制御ができなくなる
という問題があった。

【０００９】また、ＣＰＵの暴走時には、上述したよう
な時間内の間隔でウォッチドッグパルスが発生しないの
で、ＣＰＵにリセットがかかり、フェール・セーフモー
ドが継続される。そのため、負荷によっては出力保持固
定されるものがある結果、入力部品のうち入力信号を出
力するものが存在することとなり、スタンバイモードに
移行できなくなる。従って、消費電力がかさみバッテリ
上りとなってしまうという問題もあった。

【００１０】本発明は上記従来の問題点に鑑み、ＣＰＵ
正常時のスタンバイモードであっても負荷制御が可能
で、しかもＣＰＵの暴走時のバッテリ上りを防止できる
コントローラを提供することを目的とする。

【００１１】

【課題を解決するための手段】本発明は上記目的を達成
するために、所定のプログラム条件下の第１の動作モー
ド時に予め設定された時間内の間隔でウォッチドッグパ
ルスを発振し、スタンバイモード時に該ウォッチドッグ
パルスの発振を停止する中央処理装置と、前記プログラ
ム条件を逸脱した前記中央処理装置における第２の動作
モード時を前記ウォッチドッグパルスの出力状態により
検出し、その第２の動作モードの検出時に該中央処理装
置へリセットパルスを送出して中央処理装置をリセット
状態にするウォッチドッグタイマとを備え、少なくとも
前記中央処理装置及び前記ウォッチドッグタイマに対し
て外部のバッテリから電源供給を行って前記中央処理装
置の出力側に接続される外部負荷を駆動制御するコント
ローラにおいて、前記リセットパルスに応じて所定のフ
ェール・セーフ動作を行うフェール・セーフ手段と、前
記スタンバイモード時に、前記ウォッチドッグタイマの
出力の前記フェール・セーフ手段への供給を阻止するフ
ェール・セーフ禁止手段とを備えたことを特徴とする。

【００１２】前記フェール・セーフ禁止手段は、前記ス
タンバイモード時に、前記ウォッチドッグタイマの出力
を一定値に固定し、前記第２の動作モード時に前記ウォ
ッチドッグタイマから出力される前記リセットパルスを
前記フェール・セーフ手段へ送出する構成にしてもよ
い。

【００１３】また、前記フェール・セーフ手段は、前記
リセットパルスに基づき所定の外部スイッチ手段をオフ
するタイミングで前記バッテリからの電源供給をオフす
る電源遮断手段を有することを特徴としてもよい。

【００１４】

【作用】本発明によれば、ウォッチドッグタイマは、中
央処理装置から出力されるウォッチドッグパルスの出力
状態を監視し、それが前記予め設定された時間内の間隔
で発振されていることを検出している間、中央処理装置
が正常動作している第１の動作モード時として、中央処
理装置に対して一定値の信号を出力する。この第１の動
作モード時に外部負荷からの入力信号が全て断たれる
と、スタンバイモード時に移行して、中央処理装置は前
記ウォッチドッグパルスを停止する。このウォッチドッ
グパルスが停止すると、ウォッチドッグタイマからはリ
セットパルスが出力される。このスタンバイモード時に
フェール・セーフ禁止手段は、ウォッチドッグタイマか
らのリセットパルスをフェール・セーフ手段へ供給する
のを阻止する。これにより、ＣＰＵ正常時のスタンバイ
モードであってもフェール・セーフモードとならない。

【００１５】さらに、ウォッチドッグタイマは、ウォッ
チドッグパルスが前記予め設定された時間内の間隔で発
振されていないことを検出すると、中央処理装置が第２
の動作モード時（暴走時）になったとしてフェール・セ
ーフ手段へリセットパルスを送出し、中央処理装置をリ
セット状態にする。その結果、中央処理装置に接続され
ている外部負荷はオン固定またはオフ固定となる。その
際、電源遮断手段は、リセットパルスに基づき、例えば
イグニッションスイッチである外部スイッチ手段をオフ
するタイミングでバッテリからの電源供給をオフする。
これにより、中央処理装置等への電源供給は断たれる。
これにより、オン固定の外部負荷があっても、電力消費
がなくなる。

【００１６】

【実施例】以下、図面を参照して本発明の実施例を説明
する。

【００１７】図１は、本発明に係るコントローラの実施
例の概略構成を示すブロック図である。

【００１８】本実施例のコントローラは、自動車に搭載
される電装品の駆動制御を行うもので、コントローラ全
体の動作を制御するＣＰＵ１を有している。このＣＰＵ
１には、システムクロックＣＫ１出力用の出力端子ＳＹ
ＳＣＬＫ、該ＣＰＵ１をスタンバイモードにするための
スタンバイ信号ＳＴＢ入力用の入力端子ＳＴＡＮＢＹ、
ウォッチドッグパルスＣＫ２出力用の出力端子ＷＤＣＬ
Ｋ、及びリセットパルスＲＳＴ入力用のＲＥＳＥＴ入力
端子が設けられており、さらに、該システムクロックＣ
Ｋ１等のクロック信号を生成するための水晶振動子２が
外部接続されている。また、このＣＰＵ１には、図示省
略しているが、操作スイッチ等を介して電装品である負
荷の入力信号が供給されるようになっている。

【００１９】前記ＣＰＵ１の出力端子ＷＤＣＬＫは、レ
ギュレータ・ウォッチドッグタイマ部３内のウォッチド
ッグタイマに接続されている。このウォッチドッグタイ
マは、上述した従来のものと同様の構成をしており、ノ
イズ等によりＣＰＵ１が暴走した場合、これを検知して
該ＣＰＵ１の動作を初期状態にリセットするための回路
である。該ウォッチドッグタイマの出力側は２入力ＡＮ
Ｄゲート４の一方入端に接続され、そのＡＮＤゲート４
の他方入力端には、インバータ５及びローパスフィルタ
６を介してＣＰＵ１の出力端子ＳＹＳＣＬＫに接続され
ている。そして、ＡＮＤゲート４の出力側が、ＣＰＵ１
のＲＥＳＥＴ入力端子に接続されると共に、カウンタ７
及びインバータ８を介してＣＰＵ１の入力端子ＳＴＡＮ
ＢＹに接続されている。カウンタ７は、ＡＮＤゲート４
からの出力パルスをカウントし、所定の設定数ｎをカウ
ントしたら、“Ｈ”レベルのフェール・セーフ信号ＦＳ
を出力する。カウント数がｎに達しなければ“Ｌ”レベ
ルのフェール・セーフ信号ＦＳを出力する。

【００２０】また、本実施例のコントローラは、図示し
ないイグニッションスイッチ（スタータスイッチ）に接
続された入力端子９を有している。イグニッションスイ
ッチはエンジン点火系の各部に電流を供給するためのス
イッチで、このイグニッションスイッチのオン時にその
オン信号が本実施例のコントローラの入力端子９に供給
されるようになっている。この入力端子９は、ダイオー
ド１０を介してＮＰＮトランジスタＴｒ１のベースに接
続され、そのコレクタが抵抗１１を介して電源ＶＤＤ側
に接続されると共に、２入力ＡＮＤゲート１２の一方端
に接続されている。さらに、トランジスタＴｒ１のエミ
ッタが接地されている。

【００２１】一方、ＡＮＤゲート１２の他方端には前記
カウンタ７が接続され、そのＡＮＤゲート１２の出力側
がＮＰＮトランジスタＴｒ２のベースに接続されると共
に、抵抗１３を介してそのエミッタ及びグランドに接続
されている。トランジスタＴｒ２のコレクタは、抵抗１
４を介して電源ＶＤＤ側に、抵抗１５を介してＦＥＴ１
６のゲートにそれぞれ接続されている。ＦＥＴ１６のソ
ースは入力端子１７を介して自動車に搭載されたバッテ
リのプラス端子（＋Ｂ）に接続され、そのドレインがダ
イオード１８を介してレギュレータ・ウォッチドッグタ
イマ部３内のレギュレータに接続されている。このレギ
ュレータは、ウォッチドッグタイマやＣＰＵ１等の各構
成要素に対して安定した電源ＶＤＤ（例えばＤＣ５ｖ）
を供給するように電圧調整する。

【００２２】さらに、前記ＣＰＵ１はデータ出力端子Ｑ
１，Ｑ２を備え、そのうち、データ出力端子Ｑ１がプル
アップ用抵抗１９及び出力インターフェース２１に接続
され、そのデータ出力端子Ｑ２がプルダウン用抵抗２０
及び出力インターフェース２１に接続されている。そし
て、この出力インターフェース２１が出力端子２２，２
３を介して負荷である電装品（図示省略）にそれぞれ接
続されている。なお、出力端子２２，２３には、それぞ
れフェール・セーフモード時にオン固定及びオフ固定と
なる負荷が接続されている。

【００２３】次に、以上のように構成されるコントロー
ラの動作（Ａ）、（Ｂ）を図２及び図３を参照しつつ説
明する。なお、図２は本実施例の動作全体を説明するた
めのタイムチャートであり、図３は本実施例の部分動作
を説明するためのタイムチャートである。

【００２４】（Ａ）ＣＰＵ正常時の動作ＣＰＵ１が第１の動作モードで正常に動作している状態
では、システムクロックＣＫ１は、図２のに示すよう
に所定の周波数のパルスとなり、出力端子ＳＹＳＣＬＫ
から送出される。さらに、出力端子ＷＤＣＬＫからは、
図２ののＰ１に示すように、ウォッチドッグパルスＣ
Ｋ２が予め定められた時間内の間隔で連続して出力され
る。この予め定められた時間とは、次のようなものであ
る。通常、自動車に搭載されるＣＰＵの制御動作は、ル
ープが形成されたプログラムに従って同一の動作を繰り
返す場合が多い。そこで、本実施例のようにウォッチド
ッグタイマに接続されるＣＰＵは、ループを１回りする
毎にウォッチドッグパルスを１パルスを発生するように
プログラムされている。従って、前記予め定められた時
間とは、ＣＰＵ１の正常動作時に該ループを１回りする
時間の最大値ということになる。

【００２５】この時、レギュレータ・ウォッチドッグタ
イマ部３内のウォッチドッグタイマからの出力は、図２
ののＰ２に示すように“Ｈ”レベル固定となり、ＡＮ
Ｄゲート４の一方端に供給される。一方、図２のに示
す所定周波数のシステムクロックＣＫ１がローパスフィ
ルタ６を通過すると、図２のに示すような“Ｌ”レベ
ル一定の波形となり、インバータ５により反転されて
“Ｈ”レベルの信号として前記ＡＮＤゲート４の他方端
に入力される。その結果、ＡＮＤゲート４の出力信号は
“Ｈ”レベル一定の信号となって（図２ののＰ３）、
ＣＰＵ１のリセット端子ＲＳＴ及びカウンタ７へ供給さ
れる。これにより、ＣＰＵ１はフェール・セーフモード
とならず、正常動作を行う。

【００２６】また、カウンタ７はカウントアップするこ
となく、その出力であるフェール・セーフ信号ＦＳは
“Ｌ”レベルであり、ＡＮＤゲート１２の一方端に供給
される。この時、入力端子９にはイグニッションスイッ
チからのオン信号が供給されているため、トランジスタ
Ｔｒ１はオン状態であり、ＡＮＤゲート１２の他方端子
には“Ｌ”レベルが供給されている。これにより、トラ
ンジスタＴｒ２はオフしている結果、ＦＥＴ１６はオン
状態となっており、バッテリ電源＋Ｂがレギュレータ・
ウォッチドッグタイマ部３内のレギュレータに供給され
ている。

【００２７】また、カウンタ７の“Ｌ”レベルの出力
は、インバータ８で反転され、動作モード時を示す
“Ｈ”レベルのスタンバイ信号ＳＴＢとなり（図２の
）、ＣＰＵ１の入力端子ＳＴＡＮＢＹに供給されるの
で、ＣＰＵ１はスタンバイモードにならず正常動作を維
持している。

【００２８】このように、ＣＰＵ１が正常動作をしてい
る時に、全ての操作スイッチやセンサなどの入力部品か
らの入力信号がオフとなると、プログラムによりＣＰＵ
１は動作モードからスタンバイモードへ移行し、システ
ムクロックＣＫ１が“Ｈ”レベル一定となる（図２の
）。さらに、このソフトウェアによるスタンバイモー
ド時ではプログラムの実行が停止され、プログラム中の
ウォッチドッグルーチンは実行されなくなる結果、ウォ
ッチドッグパルスＣＫ２が発生されなくなる（図２の
）。つまり、プログラムで設定された前述の予め定め
られた時間を経過しても、ウォッチドッグパルスＣＫ２
が発生されないため、ウォッチドッグタイマは、図２の
のＱ１に示すようなリセットパルスを出力するように
なる。

【００２９】ところが、このスタンバイモード時では、
システムクロックＣＫ１が“Ｈ”レベル一定となるた
め、ローパスフィルタ６を通過したシステムクロックＣ
Ｋ１は、“Ｈ”レベル一定となる（図２の）。この
“Ｈ”レベルのシステムクロックＣＫ１がインバータ５
で反転されて“Ｌ”レベルの信号としてＡＮＤゲート４
の他方端に供給されている。従って、ＡＮＤゲート４の
出力は、図２ののＱ２に示すように破線で示した矩形
波は送出されず、“Ｌ”レベル一定となる。これによ
り、ＣＰＵ１はリセットせず、フェール・セーフモード
とはならない。

【００３０】また、カウンタ７はカウントアップするこ
となく、その出力であるフェール・セーフ信号ＦＳは、
図２のの破線に示すような“Ｈ”レベルとならず、実
線に示すような“Ｌ”レベルであるため、前記同様に、
ＦＥＴ１６はオン状態となっており、バッテリ電源＋Ｂ
がレギュレータ・ウォッチドッグタイマ部３内のレギュ
レータに供給されている。

【００３１】このように、本実施例では、従来のように
ＣＰＵ正常時のスタンバイモードをＣＰＵ暴走と誤検知
してフェール・セーフモードとすることがなくなり、動
作モード復帰後の負荷制御が可能となる。

【００３２】（Ｂ）ＣＰＵ暴走時の動作ＣＰＵ１の第１の動作モード時にノイズ等によりＣＰＵ
１が暴走して第２の動作モードになると、実行すべきプ
ログラムループから逸脱するため、ループを１回りする
毎に予め設定されている時間内の間隔で発生していたウ
ォッチドッグパルスＣＫ２は、図２ののＰ４に示すよ
うに、その時間間隔が長くなり間欠した状態となる。こ
れによって、ウォッチドッグタイマは、図２ののＰ５
に示すような反転復帰を繰り返すリセットパルスをＡＮ
Ｄゲート４の一方端へ送出する。

【００３３】この時、ＡＮＤゲート４の他方端には、前
述したＣＰＵ正常時の動作と同様に、“Ｈ”レベルの信
号が供給されている。従って、ＡＮＤゲート４の出力
は、前記リセットパルスがそのまま出力されて（図２の
のＰ６）ＣＰＵ１のリセット端子ＲＳＴ及びカウンタ
７へ供給される。従って、カウンタ７は設定数ｎをカウ
ントしたら、図２のに示すように、“Ｈ”レベルのフ
ェール・セーフ信号ＦＳを出力する。これにより、イン
バータ８の出力のスタンバイ信号ＳＴＢは“Ｌ”レベル
となり、ＣＰＵ１はプログラムによらずハードウェア的
にスタンバイモードとなる。

【００３４】また、このハードウェア・スタンバイモー
ド時には、前記リセットパルスがＣＰＵ１のリセット端
子ＲＥＳＥＴに供給されているため、ＣＰＵ１はリセッ
トされてフェールセーフ動作が行われる。すなわち、出
力端子Ｑ１，Ｑ２はハイインピーダンス状態となり、プ
ルアップ用抵抗１９及びプルダウン用抵抗２０により、
出力インターフェース２１を介した出力端子２２，２３
に接続される負荷は、それぞれオン固定及びオフ固定と
なる。

【００３５】このようなＣＰＵ１の暴走時に、イグニッ
ションスイッチがオフされると、入力端子９にオン信号
が供給されないため、トランジスタＴｒ１がオフする。
その結果、抵抗１１を介して該トランジスタＴｒ１のエ
ミッタ側の電位が上がりＡＮＤゲート１２の一方端が
“Ｈ”レベルとなる。一方、該ＡＮＤゲート１２の他方
端は“Ｈ”レベルのフェール・セーフ信号ＦＳが入力さ
れているので、その出力は“Ｈ”レベルとなってトラン
ジスタＴｒ２がオンする。すると、ＦＥＴ１６のゲート
側の電位が下がって“Ｌ”レベルとなり、ＦＥＴ１６は
オフ状態となる。従って、バッテリ電源が断となる（図
３）。これにより、ＣＰＵ１等の各構成要素に電源ＶＤ
Ｄが供給されなくなり、オン固定となった負荷があって
も、電力消費がなくなる。

【００３６】このように、本実施例では、ＣＰＵ１の暴
走時にＣＰＵ１にリセットがかかり、出力保持固定され
る負荷があっても、イグニッションスイッチをオフする
ことにより、バッテリ電源が断されるので、バッテリ上
りを防止することができる。

【００３７】

【発明の効果】以上に説明したように、本発明によれ
ば、前記リセットパルスに応じて所定のフェール・セー
フ動作を行うフェール・セーフ手段と、前記スタンバイ
モード時に、前記ウォッチドッグタイマの出力の前記フ
ェール・セーフ手段への供給を阻止するフェール・セー
フ禁止手段とを備えたので、ＣＰＵ正常時のスタンバイ
モードをＣＰＵ暴走と誤検知してフェール・セーフモー
ドとなることがなくなり、動作モード復帰後の負荷制御
が可能となる。

【００３８】また、前記フェール・セーフ手段は、前記
リセットパルスに基づき所定の外部スイッチ手段をオフ
するタイミングで前記バッテリからの電源供給をオフす
る電源遮断手段を有するようにしたので、ＣＰＵの暴走
時の第２の動作モード時に例えばイグニッションスイッ
チなどの外部スイッチ手段をオフすれば、中央処理装置
等への電源供給は断たれる。これにより、オン固定の外
部負荷があっても、電力消費がなくなり、ＣＰＵの暴走
時のバッテリ上りを防止できる。

【図面の簡単な説明】

【図１】本発明に係るコントローラの実施例の概略構成
を示すブロック図である。

【図２】本実施例の動作全体を説明するためのタイムチ
ャートである。

【図３】本実施例の部分動作を説明するためのタイムチ
ャートである。

【符号の説明】

１ＣＰＵ（フェール・セーフ手段）３レギュレータ・ウォッチドッグ部４ＡＮＤゲート（フェール・セーフ禁止手段）５，８インバータ６ローパスフィルタ７カウンタ（フェール・セーフ手段）１２ＡＮＤゲート（フェール・セーフ手段）１６ＦＥＴ（電源遮断手段）Ｔｒ１，Ｔｒ２ＰＮＰトランジスタ（フェール・セー
フ手段）

Claims

【特許請求の範囲】

【請求項１】所定のプログラム条件下の第１の動作モ
ード時に予め設定された時間内の間隔でウォッチドッグ
パルスを発振し、スタンバイモード時に該ウォッチドッ
グパルスの発振を停止する中央処理装置と、前記プログ
ラム条件を逸脱した前記中央処理装置における第２の動
作モード時を前記ウォッチドッグパルスの出力状態によ
り検出し、その第２の動作モードの検出時に該中央処理
装置へリセットパルスを送出して中央処理装置をリセッ
ト状態にするウォッチドッグタイマとを備え、少なくと
も前記中央処理装置及び前記ウォッチドッグタイマに対
して外部のバッテリから電源供給を行って前記中央処理
装置の出力側に接続される外部負荷を駆動制御するコン
トローラにおいて、前記リセットパルスに応じて所定のフェール・セーフ動
作を行うフェール・セーフ手段と、前記スタンバイモード時に、前記ウォッチドッグタイマ
の出力の前記フェール・セーフ手段への供給を阻止する
フェール・セーフ禁止手段とを備えたことを特徴とする
コントローラ。
【請求項２】前記フェール・セーフ禁止手段は、前記スタンバイモード時に、前記ウォッチドッグタイマ
の出力を一定値に固定し、前記第２の動作モード時に前
記ウォッチドッグタイマから出力される前記リセットパ
ルスを前記フェール・セーフ手段へ送出する構成にした
ことを特徴とする請求項１記載のコントローラ。
【請求項３】前記フェール・セーフ手段は、前記リセットパルスに基づき所定の外部スイッチ手段を
オフするタイミングで前記バッテリからの電源供給をオ
フする電源遮断手段を有することを特徴とする請求項１
または２記載のコントローラ。