JPH05236763A - パルス駆動回路 - Google Patents
パルス駆動回路Info
- Publication number
- JPH05236763A JPH05236763A JP3315888A JP31588891A JPH05236763A JP H05236763 A JPH05236763 A JP H05236763A JP 3315888 A JP3315888 A JP 3315888A JP 31588891 A JP31588891 A JP 31588891A JP H05236763 A JPH05236763 A JP H05236763A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- pulse
- drive circuit
- logic
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Control Of Ac Motors In General (AREA)
- Inverter Devices (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】
【目的】ブリッジ接続型のトランジスタ電力増幅回路に
おいて、駆動パルス出力の異常によるトランジスタの破
壊を防止する。 【構成】遮断論理を検出するエッジ検出回路３５，３６
と論理ゲートＥ３１〜Ｅ３３からなる遮断論理検出回路
３７を備える。遮断論理の検出期間を計数するタイマ３
１を備える。タイマの計数値をラッチするラッチ回路３
２を備える。比較値を格納する比較レジスタ３４を備え
る。計数値と比較値とを比較する比較回路３３を備え
る。
おいて、駆動パルス出力の異常によるトランジスタの破
壊を防止する。 【構成】遮断論理を検出するエッジ検出回路３５，３６
と論理ゲートＥ３１〜Ｅ３３からなる遮断論理検出回路
３７を備える。遮断論理の検出期間を計数するタイマ３
１を備える。タイマの計数値をラッチするラッチ回路３
２を備える。比較値を格納する比較レジスタ３４を備え
る。計数値と比較値とを比較する比較回路３３を備え
る。
Description
【０００１】
【産業上の利用分野】本発明はパルス駆動回路に関し、
特にブリッジ接続電力増幅回路を駆動するパルス駆動回
路に関する。
特にブリッジ接続電力増幅回路を駆動するパルス駆動回
路に関する。
【０００２】
【従来の技術】３相モータ等を駆動するブリッジ接続型
のトランジスタ電力増幅回路においては、通常、ブリッ
ジの上下をそれぞれ構成するトランジスタを相補的にオ
ンオフするように構成されている。ところが、実際に
は、駆動パルス信号の遅れやトランジスタのオンオフ特
性のばらつき等により、ブリッジの上下のトランジスタ
が同時にオンすることにより過大電流が流れ、トランジ
スタが破壊されることがある。このような事故を防止す
るため、トランジスタのベースあるいはゲート等の駆動
電極に接続に接続される信号には、両方のトランジスタ
が同時にオフとなる期間、いわゆるデッドタイムを確保
するのが一般的であった。
のトランジスタ電力増幅回路においては、通常、ブリッ
ジの上下をそれぞれ構成するトランジスタを相補的にオ
ンオフするように構成されている。ところが、実際に
は、駆動パルス信号の遅れやトランジスタのオンオフ特
性のばらつき等により、ブリッジの上下のトランジスタ
が同時にオンすることにより過大電流が流れ、トランジ
スタが破壊されることがある。このような事故を防止す
るため、トランジスタのベースあるいはゲート等の駆動
電極に接続に接続される信号には、両方のトランジスタ
が同時にオフとなる期間、いわゆるデッドタイムを確保
するのが一般的であった。
【０００３】従来のパルス駆動回路を用いた３相モータ
の駆動回路は、図４（Ａ）に示すように、電源７１とブ
リッジ接続されたトランジスタＱ７１〜Ｑ７６からなる
電力増幅回路７と、パルス駆動回路を備えるマイクロコ
ンピュータ８１と、電力増幅回路７により駆動されるモ
ータ１０とを備えて構成されていた。
の駆動回路は、図４（Ａ）に示すように、電源７１とブ
リッジ接続されたトランジスタＱ７１〜Ｑ７６からなる
電力増幅回路７と、パルス駆動回路を備えるマイクロコ
ンピュータ８１と、電力増幅回路７により駆動されるモ
ータ１０とを備えて構成されていた。
【０００４】次に、従来のパルス駆動回路の動作につい
て説明する。
て説明する。
【０００５】図４（Ｂ）は、トランジスタＱ７１，Ｑ７
２のベースをそれぞれ駆動する駆動信号のタイムチャー
トである。信号Ｕは、トランジスタＱ７１のベースに、
信号ＶはトランジスタＱ７２のベースにそれぞれ印加さ
れる。ここで、各トランジスタは、駆動信号が論理値’
１’のときにオンするものとすると、期間ａおよび期間
ｂが両トランジスタＱ７１，Ｑ７２がオフとなるデッド
タイムとなる。他のトランジスタＱ７３〜Ｑ７６につい
ても、それぞれの駆動信号の位相が変化する他は同様で
あるというものであった。
２のベースをそれぞれ駆動する駆動信号のタイムチャー
トである。信号Ｕは、トランジスタＱ７１のベースに、
信号ＶはトランジスタＱ７２のベースにそれぞれ印加さ
れる。ここで、各トランジスタは、駆動信号が論理値’
１’のときにオンするものとすると、期間ａおよび期間
ｂが両トランジスタＱ７１，Ｑ７２がオフとなるデッド
タイムとなる。他のトランジスタＱ７３〜Ｑ７６につい
ても、それぞれの駆動信号の位相が変化する他は同様で
あるというものであった。
【０００６】
【発明が解決しようとする課題】上述した従来のパルス
駆動回路は、パルス駆動信号をマイクロコンピュータに
より発生する場合には、プログラムの暴走等の原因によ
り駆動信号が異常となり、正常なデッドタイムが確保不
能となるため、遂にはトランジスタが破壊してしまうこ
とがしばしば発生するという欠点があった。また、トラ
ンジスタの破壊の原因がトランジスタ自身の劣化による
ものか、あるいは、駆動信号の異常によるものかの判定
が不確実であるため、事故対策等の処置が困難であると
いう欠点があった。
駆動回路は、パルス駆動信号をマイクロコンピュータに
より発生する場合には、プログラムの暴走等の原因によ
り駆動信号が異常となり、正常なデッドタイムが確保不
能となるため、遂にはトランジスタが破壊してしまうこ
とがしばしば発生するという欠点があった。また、トラ
ンジスタの破壊の原因がトランジスタ自身の劣化による
ものか、あるいは、駆動信号の異常によるものかの判定
が不確実であるため、事故対策等の処置が困難であると
いう欠点があった。
【０００７】
【課題を解決するための手段】本発明のパルス駆動回路
は、それぞれ相補の極性の第一および第二のパルスから
なるＮ相のパルス信号を発生するパルス発生回路とこの
Ｎ相のパルス信号をそれぞれ増幅しＮ相のブリッジ接続
の第一および第二の電力増幅素子からなる電力増幅回路
を駆動する駆動回路を備えるパルス駆動回路において、
前記第一および第二のパルスが前記電力増幅回路の前記
第一および第二の電力増幅素子を遮断するよう予め定め
た論理条件である遮断論理を検出する遮断論理検出回路
と、前記遮断論理の検出期間を計数するタイマと、前記
遮断論理が検出されたとき前記タイマの計数値をラッチ
するラッチ回路と、予め定めた比較値を格納する比較レ
ジスタと、前記ラッチ回路に保持された前記計数値と前
記比較値とを比較する比較回路とを備えて構成されてい
る。
は、それぞれ相補の極性の第一および第二のパルスから
なるＮ相のパルス信号を発生するパルス発生回路とこの
Ｎ相のパルス信号をそれぞれ増幅しＮ相のブリッジ接続
の第一および第二の電力増幅素子からなる電力増幅回路
を駆動する駆動回路を備えるパルス駆動回路において、
前記第一および第二のパルスが前記電力増幅回路の前記
第一および第二の電力増幅素子を遮断するよう予め定め
た論理条件である遮断論理を検出する遮断論理検出回路
と、前記遮断論理の検出期間を計数するタイマと、前記
遮断論理が検出されたとき前記タイマの計数値をラッチ
するラッチ回路と、予め定めた比較値を格納する比較レ
ジスタと、前記ラッチ回路に保持された前記計数値と前
記比較値とを比較する比較回路とを備えて構成されてい
る。
【０００８】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【０００９】図１は本発明のパルス駆動回路の第一の実
施例を示すブロック図である。
施例を示すブロック図である。
【００１０】本実施例のパルス駆動回路は、図１に示す
ように、それぞれ相補の極性の２組のパルスからなる３
相のすなわち６チャンネルのパルス信号を発生するパル
ス発生回路１と、パルス発生回路１からのパルスをそれ
ぞれ増幅し電力増幅回路７のトランジスタをそれぞれ駆
動する６個のドライバＡ２１〜Ａ２６からなるドライバ
部２と、ドライバ部２からの３相の駆動パルスのそれぞ
れを監視するパルス監視部３〜５と、パルス監視部３〜
５からの出力を論理演算しドライバ部２にコントロール
信号Ｃ出力する論理ゲート６と、ＣＰＵ８と、バス９と
をを含めてマイクロコンピュータを構成し、さらに、駆
動対象である３相モータ（図示は省略）駆動用の３相ブ
リッジ接続のトランジスタにより構成された電力増幅回
路７とを含めて示している。
ように、それぞれ相補の極性の２組のパルスからなる３
相のすなわち６チャンネルのパルス信号を発生するパル
ス発生回路１と、パルス発生回路１からのパルスをそれ
ぞれ増幅し電力増幅回路７のトランジスタをそれぞれ駆
動する６個のドライバＡ２１〜Ａ２６からなるドライバ
部２と、ドライバ部２からの３相の駆動パルスのそれぞ
れを監視するパルス監視部３〜５と、パルス監視部３〜
５からの出力を論理演算しドライバ部２にコントロール
信号Ｃ出力する論理ゲート６と、ＣＰＵ８と、バス９と
をを含めてマイクロコンピュータを構成し、さらに、駆
動対象である３相モータ（図示は省略）駆動用の３相ブ
リッジ接続のトランジスタにより構成された電力増幅回
路７とを含めて示している。
【００１１】パルス監視部３〜５は同一の構成であり、
それぞれ、タイマ３１と、ラッチ３２と、コンパレータ
３３と、比較レジスタ３４と、エッジ検出回路３５，３
６と論理ゲートＥ３１〜Ｅ３４とからなる遮断論理検出
回路３７を備えて構成されている。
それぞれ、タイマ３１と、ラッチ３２と、コンパレータ
３３と、比較レジスタ３４と、エッジ検出回路３５，３
６と論理ゲートＥ３１〜Ｅ３４とからなる遮断論理検出
回路３７を備えて構成されている。
【００１２】次に、本実施例の動作について説明する。
【００１３】まず、ＣＰＵ８は各種プログラムを実行し
て、必要なパルス出力指令をデータバス９を経由してパ
ルス発生部１に送る。パルス発生部１はＣＰＵからの指
令に基ずき、それぞれ相補の極性の２組のパルスからな
る３相の、すなわち、６チャンネルのパルス信号を発生
する。これらのパルス信号は、ドライバ部２を経由し
て、駆動対象である３相ブリッジ接続のトランジスタの
電力増幅回路７を駆動し３相モータ等を駆動する。
て、必要なパルス出力指令をデータバス９を経由してパ
ルス発生部１に送る。パルス発生部１はＣＰＵからの指
令に基ずき、それぞれ相補の極性の２組のパルスからな
る３相の、すなわち、６チャンネルのパルス信号を発生
する。これらのパルス信号は、ドライバ部２を経由し
て、駆動対象である３相ブリッジ接続のトランジスタの
電力増幅回路７を駆動し３相モータ等を駆動する。
【００１４】ドライバ部２の６個のドライバＡ２１〜Ａ
２６は、コントロール信号Ｃが’０’のときはオフとな
り、ハイインピーダンス状態となる。
２６は、コントロール信号Ｃが’０’のときはオフとな
り、ハイインピーダンス状態となる。
【００１５】パルス監視部３〜５は、前述のように同一
構成であるため、代表としてパルス監視部３について説
明する。ドライバ部２のドライバＡ２１，Ａ２２の出力
は相補の極性であり、それぞれ、電力増幅回路７を構成
するブリッジの第１相の上下のトランジスタ（図示は省
略）のベースに入力されている。また、電力増幅回路７
のトランジスタはＮＰＮ型であり、その遮断する方の極
性、すなわち、論理値’０’のパルスの方が論理値’
１’のパルスよりもパルス幅が大きくなっている。この
差がデッドタイムである。
構成であるため、代表としてパルス監視部３について説
明する。ドライバ部２のドライバＡ２１，Ａ２２の出力
は相補の極性であり、それぞれ、電力増幅回路７を構成
するブリッジの第１相の上下のトランジスタ（図示は省
略）のベースに入力されている。また、電力増幅回路７
のトランジスタはＮＰＮ型であり、その遮断する方の極
性、すなわち、論理値’０’のパルスの方が論理値’
１’のパルスよりもパルス幅が大きくなっている。この
差がデッドタイムである。
【００１６】図２は、図１で示す本実施例の回路のタイ
ムチャ―トである。
ムチャ―トである。
【００１７】図２において、遮断論理検出回路３７の論
理ゲートＥ３１はデッドタイムを検出する。このデッド
タイムの検出期間、タイマ３１はクロックＣＫの計数を
行なう。タイマ３１のカウントクロックは、遮断論理検
出回路３７の論理ゲートＥ３２により制御されており、
論理ゲートＥ３１の出力が’０’のときは阻止される。
また、論理ゲートＥ３４の出力が’１’のときはタイマ
３１はクリアされる。ここで、ドライバＡ２１，Ａ２２
の出力が同時に’０’であると、論理ゲートＥ３１の出
力が’１’となり、タイマ３１はクロックＣＫをカウン
トクロックとして計数する。一方、遮断論理検出回路３
７のエッジ検出回路３５，３６は、それぞれ、ドライバ
Ａ２１，Ａ２２の出力の立上りを検出する。いずれかの
出力の立上がりがあると、論理ゲートＥ３３はラッチ信
号を発生し、ラッチ３２はこのタイミングＴ２における
タイマ３１の計数値ｄをラッチする。コンパレータ３３
は、ラッチ３２の保持値ｃと比較レジスタ３４の比較値
とを比較し、ラッチ３２の保持値が比較値と同一かある
いは小さいときは検出出力Ｄを出力する。
理ゲートＥ３１はデッドタイムを検出する。このデッド
タイムの検出期間、タイマ３１はクロックＣＫの計数を
行なう。タイマ３１のカウントクロックは、遮断論理検
出回路３７の論理ゲートＥ３２により制御されており、
論理ゲートＥ３１の出力が’０’のときは阻止される。
また、論理ゲートＥ３４の出力が’１’のときはタイマ
３１はクリアされる。ここで、ドライバＡ２１，Ａ２２
の出力が同時に’０’であると、論理ゲートＥ３１の出
力が’１’となり、タイマ３１はクロックＣＫをカウン
トクロックとして計数する。一方、遮断論理検出回路３
７のエッジ検出回路３５，３６は、それぞれ、ドライバ
Ａ２１，Ａ２２の出力の立上りを検出する。いずれかの
出力の立上がりがあると、論理ゲートＥ３３はラッチ信
号を発生し、ラッチ３２はこのタイミングＴ２における
タイマ３１の計数値ｄをラッチする。コンパレータ３３
は、ラッチ３２の保持値ｃと比較レジスタ３４の比較値
とを比較し、ラッチ３２の保持値が比較値と同一かある
いは小さいときは検出出力Ｄを出力する。
【００１８】ここで、比較レジスタ３４には、予めＣＰ
Ｕ８により比較値としてたとえば３が格納されている。
したがって、コンパレータ３３は、ラッチ３２の保持値
ｃが３以下であると検出出力Ｄを出力する。すると、論
理ゲート６は、これを検出し、制御信号Ｃを出力してド
ライバ部２の全部のドライバＡ２１〜Ａ２６をハイイン
ピーダンス状態とする。この結果、電力増幅回路７のト
ランジスタはオフとなり破壊が防止される。
Ｕ８により比較値としてたとえば３が格納されている。
したがって、コンパレータ３３は、ラッチ３２の保持値
ｃが３以下であると検出出力Ｄを出力する。すると、論
理ゲート６は、これを検出し、制御信号Ｃを出力してド
ライバ部２の全部のドライバＡ２１〜Ａ２６をハイイン
ピーダンス状態とする。この結果、電力増幅回路７のト
ランジスタはオフとなり破壊が防止される。
【００１９】図２の時刻Ｔ２において、遮断論理検出回
路３７のエッジ検出回路３６はドライバＡ２２の出力の
立上りを検出して検出信号ｂを出力し、このときのタイ
マ３１の計数値ｄはＬ、たとえば５をラッチ３２に格納
する。したがって、このときのラッチ３２の保持値５は
３以上であるので、検出出力Ｄは出力されない。一方、
時刻Ｔ３〜Ｔ４でも、デッドタイムを検出し、同様にタ
イマ３１はクロックＣＫの計数を行なう。そして、エッ
ジ検出回路３５は、時刻Ｔ４において、ドライバＡ２１
の出力の立上りを検出て検出信号ａを出力する。このと
きのタイマ３１の計数値ｄはＭ、たとえば２をラッチ３
２に格納する。このときのラッチ３２の保持値２は３以
下であるので、検出出力Ｄ’１’が出力される。その結
果、論理ゲート６は制御信号Ｃを出力してドライバ部２
の全部のドライバＡ２１〜Ａ２６をオフとする。
路３７のエッジ検出回路３６はドライバＡ２２の出力の
立上りを検出して検出信号ｂを出力し、このときのタイ
マ３１の計数値ｄはＬ、たとえば５をラッチ３２に格納
する。したがって、このときのラッチ３２の保持値５は
３以上であるので、検出出力Ｄは出力されない。一方、
時刻Ｔ３〜Ｔ４でも、デッドタイムを検出し、同様にタ
イマ３１はクロックＣＫの計数を行なう。そして、エッ
ジ検出回路３５は、時刻Ｔ４において、ドライバＡ２１
の出力の立上りを検出て検出信号ａを出力する。このと
きのタイマ３１の計数値ｄはＭ、たとえば２をラッチ３
２に格納する。このときのラッチ３２の保持値２は３以
下であるので、検出出力Ｄ’１’が出力される。その結
果、論理ゲート６は制御信号Ｃを出力してドライバ部２
の全部のドライバＡ２１〜Ａ２６をオフとする。
【００２０】次に、本発明の第二の実施例について説明
する。
する。
【００２１】図３は本発明の第二の実施例を示す回路図
である。
である。
【００２２】前述の第一の実施例に対する本実施例の相
違点は、パルス監視部３〜５のタイマのオーバフロー出
力Ｏを入力しデッドタイムが異常に長いことを検出して
ＣＰＵ８に出力する論理ゲート１１と、パルス異常時に
おいてドライバ部２のオンオフをソフトウェアで制御す
るための許可フラグ１２と、論理ゲート１３とが付加さ
れたことである。また、論理ゲート６からのコントロー
ル信号Ｃは論理ゲート１３とＣＰＵ８の割込入力に入力
する。
違点は、パルス監視部３〜５のタイマのオーバフロー出
力Ｏを入力しデッドタイムが異常に長いことを検出して
ＣＰＵ８に出力する論理ゲート１１と、パルス異常時に
おいてドライバ部２のオンオフをソフトウェアで制御す
るための許可フラグ１２と、論理ゲート１３とが付加さ
れたことである。また、論理ゲート６からのコントロー
ル信号Ｃは論理ゲート１３とＣＰＵ８の割込入力に入力
する。
【００２３】次に、本実施例の動作について説明する。
【００２４】まず、プログラムにより、許可フラグ１２
が論理値’０’に設定されている場合のパルス監視部３
の動作について説明する。デッドタイムが比較レジスタ
３４の設定値より小さい場合には、論理ゲート６からの
コントロール信号Ｃは前述の第一の実施例と同様に’
０’となり、論理ゲート１３の一方に入力される。論理
ゲート１３の他の一方には、許可フラグ１２の論理値’
０’が入力されているのでコントロール信号Ｃは阻止さ
れる。ＣＰＵ８はコントロール信号Ｃを割込信号として
認識し、ドライバ部２の出力をオフしないようになって
いる。
が論理値’０’に設定されている場合のパルス監視部３
の動作について説明する。デッドタイムが比較レジスタ
３４の設定値より小さい場合には、論理ゲート６からの
コントロール信号Ｃは前述の第一の実施例と同様に’
０’となり、論理ゲート１３の一方に入力される。論理
ゲート１３の他の一方には、許可フラグ１２の論理値’
０’が入力されているのでコントロール信号Ｃは阻止さ
れる。ＣＰＵ８はコントロール信号Ｃを割込信号として
認識し、ドライバ部２の出力をオフしないようになって
いる。
【００２５】次に、許可フラグ１２が論理値’０’に設
定されている場合は、前述と同一条件で、論理ゲート６
からのコントロール信号Ｃが’０’になると、論理ゲー
ト１３の出力は’０’となり、ドライバ部２の出力をオ
フとする。
定されている場合は、前述と同一条件で、論理ゲート６
からのコントロール信号Ｃが’０’になると、論理ゲー
ト１３の出力は’０’となり、ドライバ部２の出力をオ
フとする。
【００２６】次に、検出されるデッドタイムが異常に長
い場合の動作について説明する。この場合には、タイマ
３１のオーバフロー出力を論理ゲート１１の出力信号Ｅ
が’１’となることににより検出する。この信号ＥをＣ
ＰＵ８は割込要求として認識し、デッドタイムが異常で
あることを検出する。これにより、マイクロコンピュー
タ内部で異常処理を行なうことが可能となる。
い場合の動作について説明する。この場合には、タイマ
３１のオーバフロー出力を論理ゲート１１の出力信号Ｅ
が’１’となることににより検出する。この信号ＥをＣ
ＰＵ８は割込要求として認識し、デッドタイムが異常で
あることを検出する。これにより、マイクロコンピュー
タ内部で異常処理を行なうことが可能となる。
【００２７】本実施例では、デッドタイムが規定値より
短かい場合に異常パルスとして検出して強制的にオフに
してしまうのではなく、そのときの動作状態に対応した
処理をソフトウェアにより制御し、最適な停止制御が可
能となるという利点がある。また、デッドタイムが規定
値より異常に長い場合にも異常パルスとして検出できる
という利点がある。
短かい場合に異常パルスとして検出して強制的にオフに
してしまうのではなく、そのときの動作状態に対応した
処理をソフトウェアにより制御し、最適な停止制御が可
能となるという利点がある。また、デッドタイムが規定
値より異常に長い場合にも異常パルスとして検出できる
という利点がある。
【００２８】以上、本発明の実施例を説明したが、本発
明は上記実施例に限られることなく種々の変形が可能で
ある。たとえば、ドライバ部の出力を第一のフォトカプ
ラを介して電力増幅回路に結合するとともに、第二のフ
ォトカプラを介して第一のフォトカプラの出力である電
力増幅部の入力をパルス監視部に結合することも、本発
明の主旨を逸脱しない限り適用できることは勿論であ
る。
明は上記実施例に限られることなく種々の変形が可能で
ある。たとえば、ドライバ部の出力を第一のフォトカプ
ラを介して電力増幅回路に結合するとともに、第二のフ
ォトカプラを介して第一のフォトカプラの出力である電
力増幅部の入力をパルス監視部に結合することも、本発
明の主旨を逸脱しない限り適用できることは勿論であ
る。
【００２９】
【発明の効果】以上説明したように、本発明のパルス駆
動回路は、遮断論理を検出する遮断論理検出回路と、遮
断論理の検出期間を計数するタイマと、タイマの計数値
をラッチするラッチ回路と、比較値を格納する比較レジ
スタと、計数値と比較値とを比較する比較回路とを備え
ることにより、デッドタイムが規定値に対して異常であ
ることを検出してドライバ部をオフとするので、電力増
幅回路のトランジスタの破壊を防止できるという効果が
ある。
動回路は、遮断論理を検出する遮断論理検出回路と、遮
断論理の検出期間を計数するタイマと、タイマの計数値
をラッチするラッチ回路と、比較値を格納する比較レジ
スタと、計数値と比較値とを比較する比較回路とを備え
ることにより、デッドタイムが規定値に対して異常であ
ることを検出してドライバ部をオフとするので、電力増
幅回路のトランジスタの破壊を防止できるという効果が
ある。
【図１】本発明のパルス駆動回路の第一の実施例を示す
ブロック図である。
ブロック図である。
【図２】本実施例のパルス駆動回路における動作の一例
を示すタイムチャートである。
を示すタイムチャートである。
【図３】本発明のパルス駆動回路の第二の実施例を示す
ブロック図である。
ブロック図である。
【図４】従来のパルス駆動回路の一例を示すブロック図
およびその動作タイムチャートである。
およびその動作タイムチャートである。
１ パルス発生部 ２ ドライバ部 ３〜５ パルス監視部 ６，１１，１３，Ｅ３１〜Ｅ３４ 論理ゲート ７ 電力増幅回路 ８ ＣＰＵ ９ データバス ３１ タイマ ３２ ラッチ ３３ コンパレータ ３４ 比較レジスタ ３５，３６ エッジ検出回路 ３７ 遮断論理検出回路 ８１ マイクロコンピュータ Ａ２１〜Ａ２６ ドライバ Ｑ７１〜Ｑ７６ トランジスタ
Claims (5)
- 【請求項１】 それぞれ相補の極性の第一および第二の
パルスからなるＮ相のパルス信号を発生するパルス発生
回路とこのＮ相のパルス信号をそれぞれ増幅しＮ相のブ
リッジ接続の第一および第二の電力増幅素子からなる電
力増幅回路を駆動する駆動回路を備えるパルス駆動回路
において、 前記第一および第二のパルスが前記電力増幅回路の前記
第一および第二の電力増幅素子を遮断するよう予め定め
た論理条件である遮断論理を検出する遮断論理検出回路
と、 前記遮断論理の検出期間を計数するタイマと、 前記遮断論理が検出されたとき前記タイマの計数値をラ
ッチするラッチ回路と、 予め定めた比較値を格納する比較レジスタと、 前記ラッチ回路に保持された前記計数値と前記比較値と
を比較する比較回路とを備えることを特徴とするパルス
駆動回路。 - 【請求項２】 前記駆動回路は第一のフォトカプラを介
して前記電力増幅回路を駆動し、前記第一のフォトカプ
ラの出力を第二のフォトカプラを介して前記遮断論理検
出回路に入力することを特徴とする請求項１記載のパル
ス駆動回路。 - 【請求項３】 前記パルス発生回路はマイクロコンピュ
ータの中央処理装置により制御され、前記比較回路の出
力が前記中央処理装置の割込入力となることを特徴とす
る請求項１記載のパルス駆動回路。 - 【請求項４】 前記タイマのオーバフローを検出するオ
ーバフロー検出回路を備え、前記オーバフロー検出回路
の出力がが前記中央処理装置の割込入力となることを特
徴とする請求項３記載のパルス駆動回路。 - 【請求項５】 プログラムにより前記中央処理装置が前
記駆動回路の出力の許可不許可を制御する許可フラグを
備えることを特徴とする請求項３記載のパルス駆動回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3315888A JP2757631B2 (ja) | 1991-11-29 | 1991-11-29 | パルス駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3315888A JP2757631B2 (ja) | 1991-11-29 | 1991-11-29 | パルス駆動回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05236763A true JPH05236763A (ja) | 1993-09-10 |
| JP2757631B2 JP2757631B2 (ja) | 1998-05-25 |
Family
ID=18070815
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3315888A Expired - Lifetime JP2757631B2 (ja) | 1991-11-29 | 1991-11-29 | パルス駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2757631B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011055333A (ja) * | 2009-09-03 | 2011-03-17 | Rohm Co Ltd | 負荷駆動装置 |
| JP2014239571A (ja) * | 2013-06-06 | 2014-12-18 | 株式会社デンソー | 監視回路 |
| US20150145448A1 (en) * | 2013-11-26 | 2015-05-28 | Denso Corporation | Rotating electric machine driver and electric power steering device |
| JP2015139326A (ja) * | 2014-01-23 | 2015-07-30 | トヨタ自動車株式会社 | 電力変換装置及び電力変換方法 |
| JP2019511898A (ja) * | 2016-04-15 | 2019-04-25 | コンティネンタル オートモーティヴ フランスＣｏｎｔｉｎｅｎｔａｌ Ａｕｔｏｍｏｔｉｖｅ Ｆｒａｎｃｅ | 自動車の電動機の電流モード制御を診断するプロセス |
-
1991
- 1991-11-29 JP JP3315888A patent/JP2757631B2/ja not_active Expired - Lifetime
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011055333A (ja) * | 2009-09-03 | 2011-03-17 | Rohm Co Ltd | 負荷駆動装置 |
| JP2014239571A (ja) * | 2013-06-06 | 2014-12-18 | 株式会社デンソー | 監視回路 |
| US20150145448A1 (en) * | 2013-11-26 | 2015-05-28 | Denso Corporation | Rotating electric machine driver and electric power steering device |
| CN104682817A (zh) * | 2013-11-26 | 2015-06-03 | 株式会社电装 | 旋转电机驱动器和电动转向装置 |
| JP2015104239A (ja) * | 2013-11-26 | 2015-06-04 | 株式会社デンソー | 回転電機駆動装置、および、これを用いた電動パワーステアリング装置 |
| US9467078B2 (en) | 2013-11-26 | 2016-10-11 | Denso Corporation | Rotating electric machine driver and electric power steering device |
| JP2015139326A (ja) * | 2014-01-23 | 2015-07-30 | トヨタ自動車株式会社 | 電力変換装置及び電力変換方法 |
| JP2019511898A (ja) * | 2016-04-15 | 2019-04-25 | コンティネンタル オートモーティヴ フランスＣｏｎｔｉｎｅｎｔａｌ Ａｕｔｏｍｏｔｉｖｅ Ｆｒａｎｃｅ | 自動車の電動機の電流モード制御を診断するプロセス |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2757631B2 (ja) | 1998-05-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5345764B2 (ja) | モータ制御用マイクロコンピュータ及びその制御方法 | |
| US5150021A (en) | Method of controlling electric power steering apparatus | |
| JPH05176547A (ja) | マイクロコンピュータ | |
| JPH07251749A (ja) | 電動パワーステアリング制御装置 | |
| JP3003556B2 (ja) | フェイルセーフ装置 | |
| WO2018181815A1 (ja) | 負荷駆動装置 | |
| JP2757631B2 (ja) | パルス駆動回路 | |
| JPH04327953A (ja) | アラーム制御方法 | |
| JP4125547B2 (ja) | モータ駆動回路の故障検出回路 | |
| US7215093B2 (en) | Motor drive circuit and motor drive method that can positively perform a brake operation | |
| JP2003338743A (ja) | パワーデバイスの駆動回路 | |
| JP3245720B2 (ja) | 直流モータの制御回路 | |
| JPH05189272A (ja) | コントローラ | |
| JP4302454B2 (ja) | 自励発振式負荷駆動装置および負荷制御回路 | |
| JP2939833B2 (ja) | モータのロック検知回路 | |
| JP3786149B2 (ja) | インバータにおける過電流制限方法、並びにインバータ | |
| JP4412592B2 (ja) | 駆動回路用状態検出回路 | |
| JP3391025B2 (ja) | ３レベル電力変換器の短絡保護装置 | |
| JPH07284295A (ja) | 電動機の発電制動制御装置 | |
| JP3724034B2 (ja) | 生産設備用制御回路 | |
| JP3322069B2 (ja) | 中性点クランプ形インバータのｐｗｍ制御回路 | |
| JPH07163043A (ja) | モータ制御装置 | |
| JP2821034B2 (ja) | インバータ | |
| JP2001268782A (ja) | モータロック検出装置 | |
| JP2023122184A (ja) | 電子制御装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980210 |