JP2011055333A - 負荷駆動装置 - Google Patents

Abstract

【課題】通常動作時におけるスイッチングロスの低減と、過電流保護動作時における出力トランジスタの保護を両立することが可能な負荷駆動装置を提供する。
【解決手段】誘導性負荷Ｙ２に流す出力電流ＩＯＵＴをオン／オフする負荷駆動部Ｙ１０と、出力電流ＩＯＵＴが過電流状態であるか否かを検出する過電流保護回路Ｙ２０と、を有して成り、負荷駆動部Ｙ１０は、誘導性負荷Ｙ２の一端に接続される出力トランジスタＹ１１と、入力信号ＳＡに応じて出力トランジスタＹ１１の制御信号ＳＢを生成するプリドライバＹ１２と、を有して成り、プリドライバＹ１２は、通常動作時に出力トランジスタＹ１１をオン／オフする第１駆動部Ｙ１２１と、過電流保護動作時に第１駆動部Ｙ１２１よりも緩やかに出力トランジスタＹ１１をオフする第２駆動部Ｙ１２２と、を有して成る。
【選択図】図８

Description

本発明は、負荷の駆動制御を行う負荷駆動装置に関するものである。

＜第１の背景技術＞
図１７は、負荷駆動装置の第１従来例を示す図である。本図に示した負荷駆動装置１００は、出力端子ＯＵＴに接続された負荷２００を駆動するためのスイッチ手段として、出力トランジスタ１０１を備えた半導体集積回路装置である。

また、上記従来例の負荷駆動装置１００が搭載されるセットには、負荷駆動装置１００に負荷２００が接続されているか否かを検知し、その結果に応じた検知信号ＤＥＴをＣＰＵ３００に出力するための接続検知回路４００がディスクリート部品で形成されていた。

上記の接続検知回路４００は、負荷駆動装置１００に内蔵された出力トランジスタ１０１をオンさせた状態で、負荷駆動装置１００と負荷２００との接続検知を行うべく、抵抗４０１と抵抗４０２を用いて、負荷２００の一端（負荷駆動装置１００側）に現れる電圧Ｖａを分圧して分圧電圧Ｖｂを生成し、これを論理ゲート４０３（バッファなど）に入力することにより、接続検知信号ＤＥＴを生成する構成とされていた。

すなわち、半導体装置１００に負荷２００が接続されていれば、電圧Ｖａはオンされている出力トランジスタ１０１を介して接地電位（ＧＮＤ）付近まで引き下げられるので、接続検知信号ＤＥＴはローレベルとなる。一方、半導体装置１００に負荷２００が接続されていなければ、電圧Ｖａは負荷２００を介して電源電位（ＶＣＣ）付近まで引き上げられるので、接続検知信号ＤＥＴはハイレベルとなる。従って、ＣＰＵ３００は、検知信号ＤＥＴを監視することにより、半導体装置１００に負荷２００が接続されているか否かを認識することができる。

なお、上記第１の背景技術に関連する先行技術文献の一例としては、特許文献１を挙げることができる。

＜第２の背景技術＞
図１８は、負荷駆動装置の第２従来例を示す図であり、図１９は、図１８に示した負荷駆動装置の一動作例を示すタイミングチャートである。負荷駆動装置１００の通常動作時（後述する過電流保護信号Ｓｂがローレベルであるとき）には、入力端子ＩＮに入力される入力信号がＳＡがシュミットバッファ１０３と論理積演算器１０６を介してプリドライバ１０２に入力される。ここで、入力信号ＳＡがハイレベルであるときには、出力トランジスタ１０１のゲート信号ＳＢがハイレベルとされて、出力トランジスタ１０１がオンされ、出力端子ＯＵＴに現れる出力電圧ＶＯＵＴがローレベル（接地電位（ＧＮＤ）付近）に引き下げられる。逆に、入力信号ＳＡがローレベルであるときには、出力トランジスタ１０１のゲート信号ＳＢがローレベルとされて、出力トランジスタ１０１がオフされ、出力端子ＯＵＴに現れる出力電圧ＶＯＵＴがハイレベル（電源電位（ＶＣＣ）付近）に引き上げられる。

一方、負荷２００に流れる出力電流ＩＯＵＴが所定の閾値に達すると、過電流保護回路１０４は、出力電流ＩＯＵＴが過電流状態であることを検出して、過電流検出信号Ｓａをローレベルからハイレベルに立ち上げる。マスク時間生成回路１０５は、過電流検出信号Ｓａが所定のマスク時間Ｔｍに亘ってハイレベルに維持されたとき、過電流保護信号Ｓｂをローレベルからハイレベルに立ち上げる。論理積演算器１０６は、非反転入力端に入力される入力信号ＳＡと、反転入力端に入力される過電流保護信号Ｓｂとの論理積信号をプリドライバ１０２に出力する。すなわち、過電流保護信号Ｓｂがハイレベルである場合、プリドライバ１０２への入力信号（論理積演算器１０６の出力信号）は、入力信号ＳＡの論理レベルに依らず、常にローレベルとなり、出力トランジスタ１０１のゲート信号ＳＢが強制的にローレベルとされ、出力トランジスタ１０１が強制的にオフされる。

なお、上記第２の背景技術に関連する先行技術文献の一例としては、特許文献２を挙げることができる。

特開平４−２２０９号公報 特開２００６−２２９８６４号公報

＜第１の課題＞
先にも述べたように、図１７に示した負荷駆動装置１００では、負荷駆動装置１００に負荷２００が接続されているか否かを検知するに際して、負荷駆動装置１００に内蔵された出力トランジスタ１０１をオンさせる必要があった。そのため、セットの初期診断時には負荷２００が駆動されることになり、セット上のメカ的な工夫が必要であった。

例えば、クラッチ部材を駆動するソレノイドやギア部材を回転させるモータのコイルが負荷２００として搭載されているセットでは、負荷駆動装置１００に負荷２００が接続されているか否かを検知するに際して、出力トランジスタ１０１がオンされ、負荷２００に出力電流ＩＯＵＴが流されることにより、上記のクラッチ部材やギア部材が不必要に駆動されるため、セットにメカ的な支障（部材の接触、干渉、変形、破壊など）が生じないように何らかの対策を講じておかなければならなかった。

また、負荷２００として誘導性負荷（コイルなど）が接続されていた場合には、負荷２００の接続検知が終了し、出力トランジスタ１０１がオフされた時点で、負荷２００に逆起電圧が生じ、負荷２００の一端に現れる電圧Ｖａが急上昇する。そのため、分圧回路の分圧比（抵抗４０１と抵抗４０２との抵抗比）によっては、分圧電圧Ｖｂの電圧レベルが論理ゲート４０３の耐圧を超えてしまい、論理ゲート４０３が破壊するおそれがあった。

また、先にも述べたように、負荷２００の接続検知を行う接続検知回路４００は、セットの基板上にディスクリート部品で形成されていたため、セットの大型化（部品点数の増大）やコストアップが招かれていた。

また、負荷駆動装置１００の通常動作中には、出力トランジスタ１０１がオン／オフされるので、接続検知回路４００による負荷２００の接続検知を行うことができなかった。

＜第２の課題＞
図１８に示した負荷駆動装置１００は、通常動作時に出力トランジスタ１０１をオン／オフする回路、及び、過電流保護動作時に出力トランジスタ１０１を強制的にオフする回路として、いずれも単一のプリドライバ１０２を共通に用いる構成とされていた。

ところで、プリドライバ１０２は、通常動作時のスイッチングロスを低減するために、出力トランジスタ１０１のオン／オフスピード（すなわち、ゲート信号ＳＢのスルーレート）が急峻に設計されている。そのため、出力トランジスタ１０１のオフ時には、負荷２００に逆起電圧が発生し、出力トランジスタ１０１には、電源電圧ＶＣＣよりも高い出力電圧ＶＯＵＴが印加される。

もちろん、出力トランジスタ１０１は、上記の逆起電圧が生じても、通常動作時であれば、自身に印加される出力電圧ＶＯＵＴがその耐圧を超えないように設計されている。しかしながら、過電流保護動作時のように、負荷２００に過大な出力電流ＩＯＵＴが流れている状態において、出力トランジスタ１０１が急峻にシャットオフされた場合には、通常動作時に発生する逆起電圧よりもはるかに大きい逆起電圧が発生するため、出力トランジスタ１０１に印加される出力電圧ＶＯＵＴがその耐圧を超えてしまい、出力トランジスタ１０１が破壊に至るおそれがあった（図１９を参照）。

本発明は、上記の問題点に鑑み、通常動作時におけるスイッチングロスの低減と、過電流保護動作時における出力トランジスタの保護を両立することが可能な負荷駆動装置を提供することを目的とする。

上記の目的を達成するために、本発明に係る負荷駆動装置は、誘導性負荷に流す出力電流をオン／オフする負荷駆動部と、前記出力電流が過電流状態であるか否かを検出する過電流保護回路と、を有して成る負荷駆動装置であって、前記負荷駆動部は、前記誘導性負荷の一端に接続される出力トランジスタと、入力信号に応じて前記出力トランジスタの制御信号を生成するプリドライバと、を有して成り、前記プリドライバは、通常動作時に前記出力トランジスタをオン／オフする第１駆動部と、過電流保護動作時に第１駆動部よりも緩やかに前記出力トランジスタをオフする第２駆動部と、を有して成る構成（第１の構成）とされている。

なお、上記第１の構成から成る負荷駆動装置は、前記出力電流の過電流状態が所定のマスク時間に亘って継続した時点で、前記負荷駆動部に過電流保護動作を指示するマスク時間生成回路を有して成る構成（第２の構成）にするとよい。

また、上記第２の構成から成る負荷駆動装置において、前記負荷駆動部は、前記出力電流の過電流状態が検出された時点で、前記マスク時間の経過を待たずに、前記入力信号を遮断する入力信号遮断部を有して成る構成（第３の構成）にするとよい。

また、上記第３の構成から成る負荷駆動装置は、前記誘導性負荷が複数接続される負荷駆動装置であって、複数の負荷駆動系統毎に、前記負荷駆動部、前記過電流保護回路、及び、前記マスク時間生成回路を１つずつ有して成る構成（第４の構成）にするとよい。

また、上記第３の構成から成る負荷駆動装置は、前記誘導性負荷が複数接続される負荷駆動装置であって、複数の負荷駆動系統毎に、前記負荷駆動部と前記過電流保護回路を１つずつ有して成る一方、複数の負荷駆動系統に共通して設けられた単一の前記マスク時間生成回路と、複数の前記過電流保護回路から各々出力される過電流検出信号の論理和信号を生成し、これを前記マスク時間生成回路と複数の前記入力信号遮断部に供給する論理和演算器と、を有して成る構成（第５の構成）にするとよい。

また、上記第１〜第５いずれかの構成から成る負荷駆動装置において、前記負荷駆動部は、前記入力信号を前記プリドライバに伝達するシュミットバッファを有する構成（第６の構成）にするとよい。

また、上記第１〜第６いずれかの構成から成る負荷駆動装置において、第１駆動部は、電源端と前記出力トランジスタの制御端との間に接続された第１トランジスタと、接地端と前記出力トランジスタの制御端との間に接続された第２トランジスタと、第１、第２トランジスタのオン／オフ制御を行う制御部と、を有して成り、第２駆動部は、接地端と前記出力トランジスタの制御端との間に接続された第３トランジスタと、第３トランジスタに直列接続された電流制限抵抗と、を有して成る構成（第７の構成）にするとよい。

本発明に係る負荷駆動装置であれば、通常動作時におけるスイッチングロスの低減と、過電流保護動作時における出力トランジスタの保護を両立することが可能となる。

本発明に係る半導体集積回路装置の内部構成を概略的に示すブロック図 外部端子の機能表 本ＩＣ１の入出力等価回路図（ＩＮ／ＥＮＡＢＬＥ） 本ＩＣ１の入出力等価回路図（ＦＡＵＬＴ） 本ＩＣ１の入出力等価回路図（ＯＵＴ／ＶＣＣ／ＧＮＤ／ＰＧＮＤ） 本ＩＣ１の電気的特性を示すテーブル 負荷接続検知機能を搭載した負荷駆動装置の第１構成例を示す図 負荷接続検知機能を搭載した負荷駆動装置の第２構成例を示す図 複数の負荷駆動系統毎に検知された接続検知信号の第１出力形態を示す図 複数の負荷駆動系統毎に検知された接続検知信号の第２出力形態を示す図 出力トランジスタ保護機能を搭載した負荷駆動装置の第１構成例を示す図 出力トランジスタ保護機能を説明するためのフローチャート プリドライバＹ１２の一構成例を示す回路図 出力トランジスタ保護動作の問題点を説明するためのフローチャート 出力トランジスタ保護機能を搭載した負荷駆動装置の第２構成例を示す図 入力信号ＳＡの遮断効果を説明するためのフローチャート 複数の負荷駆動系統毎に出力トランジスタ保護機能を付与した第１適用例を示すブロック図 複数の負荷駆動系統毎に出力トランジスタ保護機能を付与した第２適用例を示すブロック図 本発明に係る半導体集積回路装置の第１変形例を概略的に示すブロック図 本発明に係る半導体集積回路装置の第２変形例を概略的に示すブロック図 負荷駆動装置の第１従来例を示す図 負荷駆動装置の第２従来例を示す図 図１８に示した負荷駆動装置の一動作例を示すタイミングチャート

＜ブロック図＞
図１は、本発明に係る半導体集積回路装置（以下では、本ＩＣと略称する）の内部構成を概略的に示すブロック図である。図１に示す通り、本ＩＣ１は、Ｎチャネル型ＤＭＯＳ［Double Diffused Metal Oxide SemiConductor］電界効果トランジスタ１１〜１４と、プリドライバ２１〜２４と、シュミットバッファ３１〜３４と、プルダウン抵抗４１〜４４と、異常保護回路５０と、クランプダイオード６１〜６４を有して成る。なお、異常保護回路５０には、温度保護回路５１と、過電流保護回路５２と、低電圧時誤動作防止回路５３と、論理和演算器５４と、Ｎチャネル型ＭＯＳ電界効果トランジスタ５５と、が含まれている。また、本ＩＣ１は、装置外部との電気的な接続を確立するための手段として２４本の外部端子（１ピン〜２４ピン）を有している。なお、本ＩＣ１は、一般的には、ＩＰＳ［Intelligent Power Switch］／ＳＭＯＳ［Smart MOS］／ＩＰＤ［Intelligent Power Device］などと呼ばれている。

＜外部端子＞
図２は、外部端子の機能表である。図２に示すように、１ピン（ＧＮＤ）は、グラウンド端子である。２ピン（ＦＡＵＬＴ）は、異常検出信号出力端子である。３ピン（ＴＥＳＴ）は、テスト用端子（ＧＮＤ接続で使用）である。４ピン、及び、１０ピン〜１２ピン（ＮＣ）は、いずれもノンコネクション端子である。５ピン〜８ピン（ＩＮ１〜ＩＮ４）は、それぞれ、ＦＥＴ１１〜ＦＥＴ１４の制御入力端子である。９ピン（ＥＮＡＢＬＥ）は、イネーブル端子である。１３ピン、１４ピン、２３ピン、及び、２４ピン（ＶＣＣ）は、いずれも電源端子である。１５ピン、１８ピン、１９ピン、及び、２２ピン（ＯＵＴ１〜ＯＵＴ４）は、それぞれ、ＦＥＴ１１〜ＦＥＴ１４のドレイン出力端子である。１６ピン、１７ピン、２０ピン、及び、２１ピン（ＰＧＮＤ）は、いずれもパワーグラウンド端子である。

＜入出力等価回路＞
図３Ａ、図３Ｂ、図３Ｃは、それぞれ、本ＩＣ１の入出力等価回路を示す図である。なお、図３Ａは、５ピン〜８ピン（ＩＮ１〜ＩＮ４）及び９ピン（ＥＮＡＢＬＥ）の入力等価回路を示している。図３Ａ中において、符号Ａ１は内部回路（電源未印加時誤動作防止回路）、符号Ａ２は静電保護ダイオード、符号Ａ３及び符号Ａ４は抵抗、符号Ａ５はシュミットバッファである。図３Ｂは、２ピン（ＦＡＵＬＴ）の出力等価回路を示している。図３Ｂ中において、符号Ｂ１はＮチャネル型ＭＯＳ電界効果トランジスタ、符号Ｂ２は寄生ダイオード、符号Ｂ３は静電保護ダイオードである。図３Ｃは、１ピン（ＧＮＤ）、及び１３ピン〜２４ピン（ＶＣＣ、ＯＵＴ１〜ＯＵＴ４、ＰＧＮＤ）の入出力等価回路を示している。図３Ｃ中において、符号Ｃ１はＮチャネル型ＤＭＯＳ電界効果トランジスタ、符号Ｃ２は寄生ダイオード、符号Ｃ３〜Ｃ６は静電保護ダイオード、符号Ｃ７はクランプダイオードである。

＜電気的特性＞
図４は、本ＩＣ１の電気的特性を示すテーブルである。なお、テーブル中の規格値は、特に指定のない限り、周囲温度Ｔａ＝２５℃、電源電圧Ｖｃｃ＝２４Ｖでの値である。

＜概要＞
次に、本ＩＣ１の概要について説明する。本ＩＣ１は、Ｎチャネル型ＤＭＯＳ電界効果トランジスタを４回路内蔵したローサイドスイッチ（シンクドライバ）である（図１の符号１１〜１４を参照）。本ＩＣ１は、各種保護機能（図１の符号５０を参照）を搭載しており、ソレノイドやＤＣブラシ付きモータの駆動手段、及び、ユニポーラステッピングモータの定電圧駆動手段として最適である。また、本ＩＣ１は、誘導性負荷駆動時に発生する逆起電力を吸収するクランプダイオードも内蔵している（図３Ｃの符号Ｃ７を参照）。

＜特長＞
次に、本ＩＣ１の特長について説明する。第１の特長は、電源電圧定格が３６Ｖである点である。第２の特長は、出力電流定格が１．０Ａである点である。第３の特長は、Ｎチャネル型ＤＭＯＳ電界効果トランジスタを４回路内蔵している点である（図１の符号１１〜１４を参照）。第４の特長は、逆起電力を吸収するクランプダイオードを内蔵している点である（図１の符号６１〜６４や図３Ｃの符号Ｃ７を参照）。第５の特長は、ＣＭＯＳ［Complementary MOS］ロジックやＴＴＬ［Transistor-Transistor Logic］ロジックからダイレクトドライブが可能な点である。第６の特長は、ロジック入力のプルダウン抵抗を内蔵している点である（図１の符号４１〜４４、及び、図３Ａの符号Ａ３を参照）。第７の特長は、異常検出信号の出力機能（Ｗｉｒｅｄ−ＯＲ対応）を備えている点である（図１の符号５０を参照）。第８の特長は、温度保護回路（ＴＳＤ［Thermal ShutDown］）を内蔵している点である（図１の符号５１を参照）。第９の特長は、過電流保護回路（ＯＣＰ［Over Current Protection］）を内蔵している点である（図１の符号５２を参照）。第１０の特長は、低電圧時誤動作防止回路（ＵＶＬＯ［Under Voltage LockedOut］）を内蔵している点である（図１の符号５３を参照）。第１１の特長は、電源未印加時誤動作防止回路（ＧＳＰ［Ghost Supply Prevention］）を内蔵している点である（図３Ａの符号Ａ１を参照）。第１２の特長は、隣接ピンショート保護機能を備えている点である。第１３の特長は、超小型・超薄型・高放熱（裏面放熱タイプ）のパッケージを採用している点である。

＜用途＞
本ＩＣ１は、ＰＰＣ［Plain Paper Copier］、ＭＦＰ［Multifunction Peripheral］などのＯＡ機器におけるソレノイド駆動、ＤＣブラシ付きモータ駆動、ユニポーラステッピングモータ駆動などに好適である。

＜外部端子の詳細な説明及び基板レイアウトの注意点＞
次に、本ＩＣ１に設けられている外部端子の詳細な説明、及び、基板レイアウトの注意点について述べる。

（ＩＮ１、ＩＮ２、ＩＮ３、ＩＮ４／ＦＥＴ制御入力端子）
５ピン〜８ピン（ＩＮ１〜ＩＮ４）は、それぞれ、ＦＥＴ１１〜ＦＥＴ１４の制御入力端子であり、各ピンに入力される入力信号の論理レベルに応じて、ＦＥＴ１１〜ＦＥＴ１４のオン／オフ（延いては、出力信号の論理レベル）が制御される。具体的に述べると、各ピンに入力される入力信号の論理レベルがローレベルであるときには、当該ピンに対応するＦＥＴがオフとされ、そのドレインから出力される出力信号の論理レベルがオープンとされる。一方、各ピンに入力される入力信号の論理がハイレベルであるときには、当該ピンに対応するＦＥＴがオンとされ、そのドレインから出力される出力信号の論理レベルがローレベルとされる。なお、５ピン〜８ピン（ＩＮ１〜ＩＮ４）には、ＣＭＯＳロジックやＴＴＬロジックからダイレクト入力が可能である。その場合、ハイレベル入力電圧は２．０Ｖ以上、ローレベル入力電圧は０．８Ｖ以下で入力することが望ましい。また、先にも述べたように、５ピン〜８ピン（ＩＮ１〜ＩＮ４）には、入力オープン時の誤動作防止のため、プルダウン抵抗（１００ｋΩ）が内蔵されている（図１の符号４１〜４４、ないしは、図３Ａの符号Ａ３を参照）。

（ＥＮＡＢＬＥ／パワーセーブ端子）
９ピン（ＥＮＡＢＬＥ）は、イネーブル端子であり、これに入力される入力信号の論理レベルに応じて、ＦＥＴ１１〜１４全ての出力をオープン（オフ）にすることができる。具体的に述べると、９ピン（ＥＮＡＢＬＥ）に入力される入力信号の論理レベルがローレベルであるときには、ＦＥＴ１１〜１４がいずれも非アクティブ状態（オフ状態）とされる。一方、９ピン（ＥＮＡＢＬＥ）に入力される入力信号の論理レベルがハイレベルであるときには、ＦＥＴ１１〜ＦＥＴ１４がいずれもアクティブ状態（動作許可状態）とされる。ただし、９ピン（ＥＮＡＢＬＥ）に入力される入力信号がローレベルからハイレベルに切り替えられたとき、ＦＥＴ１１〜１４が非アクティブ状態からアクティブ状態へ復帰するまでには、最大４０μｓの遅延があることに留意すべきである。なお、９ピン（ＥＮＡＢＬＥ）には、５ピン〜８ピン（ＩＮ１〜ＩＮ４）と同様、ＣＭＯＳロジックやＴＴＬロジックからダイレクト入力が可能である。その場合、ハイレベル入力電圧は２．０Ｖ以上、ローレベル入力電圧は０．８Ｖ以下で入力することが望ましい。また、先にも述べたように、９ピン（ＥＮＡＢＬＥ）にも、５ピン〜８ピン（ＩＮ１〜ＩＮ４）と同様、入力オープン時の誤動作防止のため、プルダウン抵抗（１００ｋΩ）が内蔵されている（図３Ａの符号Ａ３を参照）。

（ＴＥＳＴ／テスト用端子）
３ピン（ＴＥＳＴ）は、テスト用端子であり、本ＩＣ１の実使用時には、３ピンをＧＮＤ接続することが望ましい。なお、３ピンをＧＮＤ接続せずに本ＩＣ１を使用した場合には、誤動作の可能性があることに留意すべきである。

（ＶＣＣ／電源端子）
１３ピン、１４ピン、２３ピン、及び、２４ピン（ＶＣＣ）は、いずれも電源端子である。これらの外部端子には、負荷駆動電流が流れるため、当該端子に接続される配線は、太く短い低インピーダンス配線とすることが望ましい。また、逆起電力などでＶＣＣ電圧が大きく振れる可能性があるため、電解コンデンサなどのバイパスコンデンサ（１０μＦ〜４７０μＦ）を極力端子近くに配置し、ＶＣＣ電圧が安定するように調整することが望ましい。また、広い周波数帯域で電源のインピーダンスを下げる目的から、上記のバイパスコンデンサと並列に、０．０１μＦ〜０．１μＦ程度の積層セラミックコンデンサなどを配置することが望ましい。くれぐれもＶＣＣ電圧が瞬時たりとも定格を超えることのないように留意すべきである。各電源端子は、本ＩＣ１内部でショートされているが、外部でもショートして用いることが望ましい。各電源端子を外部でショートせずに使用した場合、電流経路の集中などが起こり、誤動作や破壊の可能性があるので留意すべきである。なお、電源端子には、静電破壊防止用のクランプ素子が内蔵されている（図３Ｃの符号Ｃ４〜Ｃ６を参照）。絶対最大定格以上のサージなど、急峻なパルス信号や電圧が電源端子に印加された場合には、これらのクランプ素子が動作し、破壊に至るおそれがあるので、絶対最大定格は絶対に超えないことが重要である。

（ＰＧＮＤ／パワーグラウンド端子）
１６ピン、１７ピン、２０ピン、及び、２１ピン（ＰＧＮＤ）は、いずれもパワーグラウンド端子である。これらの外部端子には大電流が流れるため、当該端子に接続される配線のインピーダンスはできるだけ低くし、他のＧＮＤパターンと共通インピーダンスを持たないようにパターン設計することが望ましい。また、各ＰＧＮＤ端子は、必ずＧＮＤ接続して使用することが重要である。

（ＧＮＤ／グラウンド端子）
１ピン（ＧＮＤ）は、グラウンド端子である。本ＩＣ１の内部基準電圧の安定化のために、この端子に接続される配線のインピーダンスはできるだけ低くし、いかなる動作状態においても最低電位になるようにすることが望ましい。また、他のＧＮＤパターンと共通インピーダンスを持たないようにパターン設計することが望ましい。

（ＯＵＴ１、ＯＵＴ２、ＯＵＴ３、ＯＵＴ４／ＦＥＴドレイン出力端子）
１５ピン、１８ピン、１９ピン、及び、２２ピン（ＯＵＴ１〜ＯＵＴ４）は、それぞれＦＥＴ１１〜ＦＥＴ１４のドレイン出力端子である。これらの外部端子には、負荷駆動電流が流れるため、当該端子に接続される配線は、太く短い低インピーダンス配線とすることが望ましい。なお、本ＩＣ１は、逆起電力吸収用クランプダイオード（図１の符号６１〜６４、並びに、図３Ｃの符号Ｃ７を参照）を内蔵しているが、これらの出力端子には、最大で（ＶＣＣ電圧＋逆起電力吸収用クランプダイオードの順方向電圧）に相当する電圧がかかる。そのため、くれぐれもこの電圧が絶対最大定格を超えないようにすることが重要である。また、これらの出力端子には、それぞれ、静電破壊防止用のクランプ素子が内蔵されている（図３Ｃの符号Ｃ３を参照）。絶対最大定格以上のサージなど、急峻なパルス信号や電圧が電源端子に印加された場合、これらのクランプ素子が動作し、破壊に至るおそれがあるので、絶対最大定格は絶対に超えないことが重要である。

（ＦＡＵＬＴ／異常検出信号出力端子）
２ピン（ＦＡＵＬＴ）は、異常検出信号出力端子である。異常保護回路５０は、過電流保護回路５１或いは温度保護回路５２が動作した場合に、２ピンから異常検出信号を出力する。具体的に述べると、異常保護回路５１と温度保護回路５２の両方が非動作状態（異常未検知状態）であるときに限り、ＦＡＵＬＴ端子から出力される異常検出信号の論理レベルがハイレベル（ＦＥＴ５５はオフ）となり、その余の場合、すなわち、異常保護回路５１と温度保護回路５２の少なくとも一方が動作状態（異常検知状態）となった場合は、ＦＡＵＬＴ端子から出力される異常検出信号の論理レベルがローレベル（ＦＥＴ５５はオン）となる。一方、異常保護回路５０は、低電圧時誤動作防止回路５３が動作しても、異常検出信号を出力しない。なお、２ピン（ＦＡＵＬＴ）の出力形式は、オープンドレイン形式となっているので、５ｋΩ〜１００ｋΩのプルアップ抵抗を用いて、当該外部端子を７Ｖ以下の電源ライン（例えば５Ｖや３．３Ｖ）にプルアップすることが必要である。

（ＮＣ／ノンコネクション端子）
４ピン、及び、１０ピン〜１２ピン（ＮＣ）は、いずれもノンコネクション端子であるため、本ＩＣ１の内部回路とは電気的に接続されていない。

（ＩＣ裏面メタル）
本ＩＣ１で採用されているパッケージはＩＣ裏面に放熱用メタルを有しており、本ＩＣ１は、この裏面メタルに放熱処理を施して使用することが前提となっている。従って、裏面メタルは、基板上のＧＮＤプレーンとはんだにて接続し、できるだけＧＮＤパターンを広く取り、放熱面積を十分に確保して使用することが望ましい。はんだにて接続しない場合には、所定の許容損失を確保できなくなるので、留意が必要である。また、裏面メタルは、本ＩＣ１のチップ裏面及び１ピン（ＧＮＤ）とショートされており、ＧＮＤ電位となっているので、ＧＮＤ以外の電位とショートされると、誤動作や破壊の可能性がある。そのため、本ＩＣ１の裏面にＧＮＤ以外の配線パターンを通してはならないことに留意すべきである。

＜各種保護回路について＞
次に、本ＩＣ１に内蔵される異常保護回路５０について詳述する。

（温度保護回路）
本ＩＣ１には、過熱保護対策として、温度保護回路（サーマルシャットダウン回路）５１が内蔵されている。本ＩＣ１のチップ温度が１７５℃(typ.)以上になった場合、本ＩＣ１は、ＦＥＴドレイン出力端子（ＯＵＴ）をオープンとする。また、本ＩＣ１のチップ温度が１５０℃(typ.)以下になると、本ＩＣ１は通常動作に自動的に復帰する。ただし、温度保護回路５１が動作している状態、すなわち、温度異常を検出してＦＥＴドレイン出力端子（ＯＵＴ）をオープンとしている状態であっても、外部からさらに熱が加え続けられると、本ＩＣ１が熱暴走して、破壊に至るおそれがあるため、留意が必要である。

（過電流保護回路）
本ＩＣ１には、ＦＥＴドレイン出力端子（ＯＵＴ）の天絡時（電源ないしはこれに類する高電位端へのショート）における破壊対策として、過電流保護回路５２が内蔵されている。この過電流保護回路５２は、規定の電流が４μｓ(typ.)にわたって流れると、ＦＥＴドレイン出力端子（ＯＵＴ）をオープン状態にラッチする。電源再投入或いはＥＮＡＢＬＥ端子によるリセットで、本ＩＣ１は通常動作に復帰する。過電流保護回路５２は、あくまでも異常状態において、過電流による本ＩＣ１の破壊を防ぐことを目的とした回路であり、セットの保護及び保障を目的とはしていない。そのため、この過電流保護回路５２の機能を利用したセットの保護設計を行うべきではない。過電流保護動作後、異常状態のまま、電源再投入或いはリセットによる復帰を行うと、ラッチ→復帰→ラッチというように過電流保護動作を繰り返す可能性があり、本ＩＣ１の発熱や劣化などを生じるおそれがあるので留意すべきである。また、出力電流定格以上、過電流検出閾値以下の電流が流れた場合、本ＩＣ１が発熱し、Ｔｊｍａｘ＝１５０℃を超えて、本ＩＣ１が劣化するおそれがあるため、出力定格以上の電流は流さないようにすることが重要である。

（低電圧時誤動作防止回路）
本ＩＣ１には、電源低電圧時におけるＩＣ出力などの誤動作を防止するために、低電圧時誤動作防止回路５３が内蔵されている。この低電圧時誤動作防止回路５３は、電源端子（ＶＣＣ）への印加電圧が７Ｖ(typ.)以下になった場合、ＦＥＴドレイン出力端子（ＯＵＴ）をオープンとする。この閾値電圧には、ノイズなどの誤動作を防止するために、１Ｖ(typ.)のヒステリシスが設けられている。

（電源未印加時誤動作防止回路）
本ＩＣ１には、電源が印加されていない状態でロジック制御信号が入力された場合、ロジック制御入力端子（ＩＮ）から電源端子（ＶＣＣ）へ静電破壊防止用ダイオードを通じて、本ＩＣ１もしくはセット上の他のＩＣの電源端子に電圧が供給されてしまう誤動作を防止するための機能部（図３Ａの符号Ａ１で示した内部回路を参照）が備えられている。従って、電源が入っていない状態で、ロジック制御入力端子（ＩＮ）に電圧が与えられた場合でも、回路が誤動作することはない。

＜負荷接続検知機能について＞
次に、本ＩＣ１に適用することが可能な負荷接続検知機能について詳述する。

図５は、負荷接続検知機能を搭載した負荷駆動装置の第１構成例を示す図である。本図に示す負荷駆動装置Ｘ１は、負荷駆動部Ｘ１０と、接続検知部Ｘ２０と、信号出力部Ｘ３０と、を有して成る。

負荷駆動部Ｘ１０は、負荷Ｘ２に流す出力電流ＩＯＵＴをオン／オフする手段であり、Ｎチャネル型ＤＭＯＳ電界効果トランジスタＸ１１と、プリドライバＸ１２と、シュミットバッファＸ１３と、を有して成る。なお、負荷駆動部Ｘ１０を形成する出力トランジスタＸ１１、プリドライバＸ１２、及び、シュミットバッファＸ１３は、それぞれ、先出の図１に示した出力トランジスタ１１〜１４、プリドライバ２１〜２４、及び、シュミットバッファ３１〜３４に相当するため、重複した説明は割愛する。

接続検知部Ｘ２０は、負荷駆動装置Ｘ１の出力端子ＯＵＴに負荷Ｘ２（抵抗値：ＲＺ）が正しく接続されているか否かを検知する手段であり、抵抗Ｘ２１（抵抗値：Ｒ１）と、抵抗Ｘ２２（抵抗値：Ｒ２）と、否定論理和演算器Ｘ２３と、を有して成る。

抵抗Ｘ２１及びＸ２２は、負荷駆動装置Ｘ１の出力端子ＯＵＴと接地端との間に直列に接続されており、出力端子ＯＵＴに現れる電圧Ｖａを所定の分圧比（＝Ｒ２／（Ｒ１＋Ｒ２））で分圧することにより、抵抗Ｘ２１と抵抗Ｘ２２との接続ノードから、分圧電圧Ｖｂを出力する分圧回路として機能する。なお、出力端子ＯＵＴに負荷Ｘ２が接続されている場合、抵抗Ｘ２１と抵抗Ｘ２２には常に電流が流れる。そのため、負荷Ｘ２の意図しない誤動作を防止し、かつ、消費電流の浪費を抑制するためには、抵抗値Ｒ１及びＲ２を大きく設定し、抵抗Ｘ２１と抵抗Ｘ２２に流れる電流を十分に絞ることが重要である。

否定論理和演算器Ｘ２３は、入力端子ＩＮからシュミットバッファＸ１３を介して入力される入力信号ＳＡと、抵抗Ｘ２１と抵抗Ｘ２２との接続ノードから入力される分圧電圧Ｖｂとの否定論理和信号ＳＣを生成し、これを信号出力部Ｘ３０に送出する。入力信号ＳＡがローレベル（出力トランジスタＸ１１：オフ）である場合、否定論理和信号ＳＣの論理レベルは、分圧電圧Ｖｂの電圧値に応じて決定される。より具体的に述べると、否定論理和信号ＳＣの論理レベルは、分圧電圧Ｖｂが否定論理和演算器Ｘ２３の論理スレッショルド電圧Ｖｔｈよりも高ければローレベルとなり、低ければハイレベルとなる。一方、入力信号ＳＡがハイレベル（出力トランジスタＸ１１：オン）である場合、否定論理和信号ＳＣの論理レベルは、分圧電圧Ｖｂの電圧値に依らず、常にローレベルとなる。

信号出力部Ｘ３０は、接続検知部Ｘ２０から入力される否定論理和信号ＳＣに基づいて接続検知信号ＳＤを生成し、これを接続検知端子ＤＥＴから中央演算処理装置Ｘ３に送出する手段であり、Ｎチャネル型ＭＯＳ電界効果トランジスタＸ３１と、抵抗Ｘ３２と、を有して成る。トランジスタＸ３１のドレインは、抵抗Ｘ３２を介してロジック電源端（ＶＤＤ１）に接続される一方、接続検知端子ＤＥＴにも接続されている。トランジスタＸ３１のソースは接地端に接続されている。否定論理和信号ＳＣは、トランジスタＸ３１のゲートに入力されており、トランジスタＸ３１のオン／オフ制御に用いられる。すなわち、否定論理和信号ＳＣがハイレベルであるときには、トランジスタＸ３１がオンされ、接続検知信号ＳＤがローレベルとされる。一方、否定論理和信号ＳＣがローレベルであるときには、トランジスタＸ３１がオフされ、接続検知信号ＳＤがハイレベルとされる。

なお、図５では、抵抗Ｘ３２を半導体装置内部に集積化した構成を例に挙げたが、信号出力部Ｘ３０の構成はこれに限定されるものではなく、オープンドレイン形式の接続検知端子ＤＥＴにプルアップ抵抗を外付けする構成としても構わない。

上記構成から成る負荷駆動装置Ｘ１の負荷接続検知機能について、より詳細な動作説明を行う。

上記構成から成る負荷駆動装置Ｘ１では、入力信号ＳＡがローレベルとされ、出力トランジスタＸ１１がオフとされている状態において、負荷Ｘ２の接続検知が行われる。このとき、出力端子ＯＵＴに負荷Ｘ２が接続されていない場合には、出力端子ＯＵＴがフローティング状態となるので、出力端子ＯＵＴに現れる電圧Ｖａ及びその分圧電圧Ｖｂは、抵抗Ｘ２１ないしは抵抗Ｘ２２を介していずれも０Ｖ（ＧＮＤ）となる。一方、出力端子ＯＵＴに負荷Ｘ２が接続されている場合には、出力端子ＯＵＴが負荷Ｘ２を介して電源ライン（ＶＣＣ）に接続されるので、出力端子ＯＵＴに現れる電圧Ｖａは、ＶＣＣ×｛（Ｒ１＋Ｒ２）／（Ｒ１＋Ｒ２＋ＲＺ）｝となり、その分圧電圧Ｖｂは、ＶＣＣ×｛Ｒ２／（Ｒ１＋Ｒ２＋ＲＺ）｝となる。

例えば、電源電圧ＶＣＣが２４Ｖであり、また、否定論理和演算器Ｘ２３の入力電圧レンジが０〜５Ｖ、そのスレッショルド電圧Ｖｔｈが２．５Ｖである場合には、負荷接続時に得られる分圧電圧Ｖｂ（＝ＶＣＣ×｛Ｒ２／（Ｒ１＋Ｒ２＋ＲＺ）｝が５Ｖとなるように、抵抗値Ｒ１及びＲ２を設定しておけばよい。このような設定を行うことにより、否定論理和演算器Ｘ２３に対して分圧電圧Ｖｂを支障なく入力することが可能となる。

上記のように抵抗値Ｒ１及びＲ２が設定されている場合、出力端子ＯＵＴに負荷Ｘ２が正しく接続されていれば、分圧電圧Ｖｂとして５Ｖが得られるので、否定論理和信号ＳＣはローレベルとなり、トランジスタＸ３１がオフされて、接続検知信号ＳＤがハイレベルとなる。一方、出力端子ＯＵＴに負荷Ｘ２が正しく接続されていなければ、分圧電圧Ｖｂが０Ｖとなるので、否定論理和信号ＳＣはハイレベルとなり、トランジスタＸ３１がオンされて、接続検知信号ＳＤがローレベルとなる。従って、中央演算処理装置Ｘ３では、接続検知信号ＳＤの論理レベルを監視することにより、負荷駆動装置Ｘ１の出力端子ＯＵＴに負荷Ｘ２が正しく接続されているか否かを検知することができるので、製品出荷時やシステムの起動時において、システムエラーを未然にチェックすることが可能となる。

また、上記構成から成る負荷駆動装置Ｘ１において、接続検知部Ｘ２０は、入力信号ＳＡがローレベル（出力トランジスタＸ１１：オフ）である場合にのみ、上記の負荷接続検知動作を許可し、入力信号ＳＡがハイレベル（出力トランジスタＸ１１：オン）である場合には、上記の負荷接続検知動作を禁止する手段として、否定論理和演算器Ｘ２３を有して成る構成とされている。このような構成であれば、負荷駆動装置Ｘ１の通常動作時において、入力信号ＳＡがハイレベルとされ、出力トランジスタＸ１１がオンされている間には、出力端子ＯＵＴに現れる電圧Ｖａ及びその分圧電圧Ｖｂが０Ｖとなっても、否定論理和信号ＳＣの論理レベルは、分圧電圧Ｖｂの電圧値に依らず、ローレベルに維持され、接続検知信号ＳＤの論理レベルは、ハイレベルに維持される。従って、否定論理和演算器Ｘ２３を設けたことにより、製品出荷時やシステムの起動時だけでなく、負荷駆動装置Ｘ１の通常動作中にも、負荷Ｘ２の接続状態を誤検知することなく、上記の負荷接続検知動作を継続的に実施することができるので、セットの信頼性を向上することが可能となる。

ただし、上記の負荷接続検知動作を製品出荷時やシステムの起動時にのみ実施するのであれば、負荷接続検知動作の期間中だけ、入力信号ＳＡをローレベルに固定して、出力トランジスタＸ１１をオフ状態に維持しておけば足りるので、否定論理和演算器Ｘ２３に代えて、インバータやバッファなど、より簡易な論理ゲートを用いることも可能である。

図６は、負荷接続検知機能を搭載した負荷駆動装置の第２構成例を示す図である。本図に示す負荷駆動装置Ｘ１は、先出の第１構成例とほぼ同様の構成から成り、接続検知部Ｘ２０の構成要素として、コンパレータＸ２４を追加した点に特徴を有している。そこで、第１構成例と同様の部分については、図５と同一の符号を付すことで重複した説明を割愛し、以下では、第２構成例の特徴部分についてのみ、重点的な説明を行う。

負荷Ｘ２として、抵抗などの非誘導性負荷が接続される場合には、先出の第１構成例でも特段の問題は生じないが、ソレノイドやモータコイルなどの誘導性負荷が接続される場合には、出力トランジスタＸ１１をオンからオフに切り替える際、出力端子ＯＵＴに現れる電圧電圧Ｖａが負荷Ｘ２の逆起電圧によって跳ね上がるため、分圧回路の分圧比（＝Ｒ２／（Ｒ１＋Ｒ２））によっては、否定論理和演算器Ｘ２３が破壊に至るおそれがある。

例えば、先に述べた通り、電源電圧ＶＣＣが２４Ｖであるときに分圧電圧Ｖｂが５Ｖとなるように、分圧回路の分圧比が設定されていた場合、出力トランジスタＸ１１をオンからオフに切り替える際に、出力端子ＯＵＴに現れる電圧Ｖａが負荷Ｘ２の逆起電圧によって１００Ｖまで跳ね上がると、その分圧電圧Ｖｂは約２０Ｖとなり、否定論理和演算器Ｘ２３の入力耐圧を超えて破壊に至るおそれがある。

上記の耐圧破壊を防止するためには、出力端子ＯＵＴに現れる電圧Ｖａが負荷Ｘ２の逆起電圧によって１００Ｖまで跳ね上がることを想定し、電圧Ｖａが１００Ｖであるときに分圧電圧Ｖｂが５Ｖとなるように、分圧回路の分圧比を予め小さく設定しておけばよい。このような分圧比の設定により、分圧電圧Ｖｂが過大となることはないので、分圧電圧Ｖｂが入力される後段回路の耐圧を不要に高めなくても、これを破壊から保護することが可能となる。

ただし、上記の過渡現象（電圧Ｖａの跳ね上がり）が収まると、電圧Ｖａは電源電圧ＶＣＣ（例えば２４Ｖ）付近まで低下するので、上記した分圧比の設定により、その分圧電圧Ｖｂは１．２Ｖ程度まで低下する。このように、上記の過渡現象が収まって以後については、出力端子ＯＵＴに負荷Ｘ２が正しく接続されていても、分圧電圧Ｖｂが１．２Ｖまでしか上昇しないので、これを否定論理和演算器Ｘ２３に直接入力しても、否定論理和演算器Ｘ２３の論理スレッショルド電圧Ｖｔｈ（例えば２．５Ｖ）を超えることができず、否定論理和信号ＳＣの論理レベルを反転させることができない。

そこで、第２構成例の負荷駆動装置Ｘ１では、接続検知部Ｘ２０の構成要素として、コンパレータＸ２４が追加されている。コンパレータＸ２４は、分圧電圧Ｖｂと所定の閾値電圧（例えば０．６Ｖ）とを比較し、その比較結果に応じた論理レベルの比較結果信号Ｖｃを否定論理和演算器Ｘ２３に送出する。より具体的に述べると、比較結果信号Ｖｃの論理レベルは、分圧電圧Ｖｂが所定の閾値よりも高ければハイレベルとなり、低ければローレベルとなる。なお、コンパレータＸ２４は、電源電圧ＶＤＤ２（例えば５Ｖ）と接地電圧ＧＮＤ（０Ｖ）との間で駆動される。すなわち、比較結果信号Ｖｃのハイレベルは５Ｖとなり、ローレベルは０Ｖとなる。このようなコンパレータＸ２４を追加すれば、分圧電圧Ｖｂが１．２Ｖまでしか上昇しなくても、コンパレータＸ２４から否定論理和演算器Ｘ２３には、ハイレベル（５Ｖ）の比較結果信号Ｖｃを出力することができるので、否定論理和演算器Ｘ２３の論理スレッショルド電圧Ｖｔｈを超えて、否定論理和信号ＳＣの論理レベルを反転させることが可能となる。

図７Ａ及び図７Ｂは、それぞれ、複数の負荷駆動系統毎に検知された接続検知信号の第１、第２出力形態を示すブロック図である。

図７Ａに示す負荷駆動装置Ｘ１は、４系統の負荷駆動部Ｘ１０−１〜Ｘ１０−４に対して、それぞれ、接続検知部Ｘ２０−１〜Ｘ２０−４と、信号出力部Ｘ３０−１〜Ｘ３０−４を個別に有して成り、各々の負荷駆動系統毎に、各々独立した接続検知信号を中央演算処理装置Ｘ３に出力する構成とされている。なお、負荷駆動部Ｘ１０−１〜Ｘ１０−４、接続検知部Ｘ２０−１〜Ｘ２０−４、及び、信号出力部Ｘ３０−１〜Ｘ３０−４は、それぞれ、図５や図６で示した負荷駆動部Ｘ１０、接続検知部Ｘ２０、及び、信号出力部Ｘ３０と同一であるため、各々の回路構成や動作については重複した説明を割愛する。

図７Ａに示す構成とすることにより、中央演算装置Ｘ３では、問題（負荷外れ）の生じた負荷駆動系統を速やかに特定することが可能となる。

図７Ｂに示す負荷駆動装置Ｘ１は、４系統の負荷駆動部Ｘ１０−１〜Ｘ１０−４に対して、それぞれ、接続検知部Ｘ２０−１〜Ｘ２０−４を個別に有する一方、各々の負荷駆動系統で共有される単一の信号出力部Ｘ３０−５を有して成り、単一の接続検知信号を中央演算処理装置Ｘ３に出力する構成とされている。なお、負荷駆動部Ｘ１０−１〜Ｘ１０−４、及び、接続検知部Ｘ２０−１〜Ｘ２０−４は、それぞれ、図５や図６で示した負荷駆動部Ｘ１０、及び、接続検知部Ｘ２０と同一であるため、各々の回路構成や動作については重複した説明を割愛する。一方、信号出力部Ｘ３０−５は、図５や図６に示した信号出力部Ｘ３０と基本的には同様の回路構成から成るが、トランジスタＸ３１及び抵抗Ｘ３２に加えて、論理和演算器Ｘ３３が追加されている点に特徴を有している。

論理和演算器Ｘ３３は、４系統の接続検知部Ｘ２０−１〜Ｘ２０−４から各々入力される信号（図５や図６の否定論理和信号ＳＣを参照）の論理和演算を行い、その演算結果をトランジスタＸ３１のゲートに供給する。

図７Ｂに示す構成とすることにより、接続検知端子ＤＥＴの本数を削減することができるので、負荷駆動装置Ｘ１を小型化することが可能となる。

また、図７Ｂに示すように、４系統の接続検知部Ｘ２０−１〜Ｘ２０−４から各々入力される信号を１系統に統合するための論理ゲートとして、論理和演算器Ｘ３３を用いる構成であれば、いずれかの負荷駆動系統に問題（負荷外れ）が生じた時点で、これを中央演算装置Ｘ３に知らせることができるので、システムの信頼性を損なうことはない。

＜出力トランジスタ保護機能について＞
次に、本ＩＣ１に適用することが可能な出力トランジスタ保護機能について詳述する。

図８は、出力トランジスタ保護機能を搭載した負荷駆動装置の第１構成例を示す図である。本図に示す負荷駆動装置Ｙ１は、負荷駆動部Ｙ１０と、過電流保護回路Ｙ２０と、マスク時間生成回路Ｙ３０と、を有して成る。

負荷駆動部Ｙ１０は、負荷Ｙ２（ソレノイドやモータコイルなどの誘導性負荷）に流す出力電流ＩＯＵＴをオン／オフする手段であり、Ｎチャネル型ＤＭＯＳ電界効果トランジスタＹ１１と、プリドライバＹ１２と、シュミットバッファＹ１３と、を有して成る。なお、負荷駆動部Ｙ１０を形成する出力トランジスタＹ１１、プリドライバＹ１２、及び、シュミットバッファＹ１３は、それぞれ、先出の図１に示した出力トランジスタ１１〜１４、プリドライバ２１〜２４、及び、シュミットバッファ３１〜３４に相当するため、重複した説明は割愛する。ただし、プリドライバＹ１２の内部構成については、未だ説明していない内容（過電流保護動作時における出力トランジスタ保護機能を実現するための内部構成）が含まれているため、以下で詳述する。

プリドライバＹ１２は、シュミットバッファＹ１３を介して入力される入力信号ＳＡに応じて、出力トランジスタＹ１１の制御信号ＳＢ（ゲート信号）を生成する手段であり、通常動作時に出力トランジスタＹ１１をオン／オフする第１駆動部Ｙ１２１と、過電流保護動作時に第１駆動部Ｙ１２１よりも緩やかに出力トランジスタＹ１１をオフする第２駆動部Ｙ１２２と、を有して成る。

過電流保護回路Ｙ２０は、出力電流ＩＯＵＴが過電流状態であるか否かを検出して、過電流検出信号Ｓａを生成する。より具体的に述べると、過電流検出信号Ｓａの論理レベルは、出力電流ＩＯＵＴが所定の閾値（ＯＣＰスレッショルド）よりも大きければハイレベルとなり、小さければローレベルとなる。なお、過電流保護回路Ｙ２０は、先出の図１に示した過電流検出回路５２に相当する。

マスク時間生成回路Ｙ３０は、出力電流ＩＯＵＴの過電流状態が所定のマスク時間Ｔｍに亘って継続した時点、すなわち、過電流検出信号Ｓａが所定のマスク時間Ｔｍに亘ってハイレベルに維持された時点で、負荷駆動部Ｙ１０に送出される過電流保護信号Ｓｂをローレベルからハイレベルに立ち上げて、負荷駆動部Ｙ１０に過電流保護動作（出力トランジスタＹ１１の強制停止動作）を指示する。このようなマスク時間生成回路Ｙ３０を設けることにより、例えば、過電流検出信号Ｓａにノイズが重畳するような場合であっても、過電流保護の誤動作を回避することが可能となる。

上記構成から成る負荷駆動装置Ｙ１の出力トランジスタ保護機能について、図９を参照しながら、より詳細な説明を行う。

図９は、過電流保護動作時における出力トランジスタ保護機能を説明するためのフローチャートであり、上から順に、入力信号ＳＡ、出力トランジスタＹ１１の制御信号ＳＢ、出力電圧ＶＯＵＴ、出力電流ＩＯＵＴ、過電流検出信号Ｓａ、過電流保護信号Ｓｂ、並びに、プリドライバＹ１２の動作状態（第１駆動部Ｙ１２１と第２駆動部Ｙ１２２との選択状態）が描写されている。なお、以下の説明において、マスク時間生成回路Ｙ３０は、過電流保護信号Ｓｂをローレベルからハイレベルに立ち上げて以後、出力トランジスタＹ１１の強制停止状態を維持すべく、過電流保護信号Ｓｂの論理レベルをハイレベルにラッチする構成とされているが、このようなラッチ機能の採否については任意である。

図９に示されているように、負荷駆動装置Ｙ１の通常動作時において、入力端子ＩＮに入力される入力信号ＳＡがハイレベルであるときには、出力トランジスタＹ１１のゲート信号ＳＢがハイレベルとされて、出力トランジスタＹ１１がオンとされ、出力端子ＯＵＴに現れる出力電圧ＶＯＵＴがローレベル（接地電位（ＧＮＤ）付近）に引き下げられる。逆に、入力端子ＩＮに入力される入力信号ＳＡがローレベルであるときには、出力トランジスタＹ１１のゲート信号ＳＢがローレベルとされて、出力トランジスタＹ１１がオフされ、出力端子ＯＵＴに現れる出力電圧ＶＯＵＴがハイレベル（電源電位（ＶＣＣ）付近）に引き上げられる。

なお、負荷駆動装置Ｙ１の通常動作時には、出力トランジスタＹ１１のスイッチングロスを最小限に抑えるべく、プリドライバＹ１２の第１駆動部Ｙ１２１を用いて、出力トランジスタＹ１１が急峻にオン／オフされる。すなわち、出力トランジスタＹ１１に供給されるゲート信号ＳＢのハイレベル／ローレベルが急峻に切り替えられる。

このように、出力トランジスタＹ１１のオン／オフが急峻に行われる場合には、出力トランジスタＹ１１をオフする際に、誘導性負荷Ｙ２やＩＣ内部及び基板配線のインダクタンス成分による逆起電圧が発生して、出力端子ＯＵＴに現れる出力電圧ＶＯＵＴが跳ね上がる。ただし、出力トランジスタＹ１１は、負荷駆動装置Ｙ１の通常動作時に生じ得る逆起電圧を予め想定し、上記の逆起電圧が生じても、自身に印加される出力電圧ＶＯＵＴがその耐圧を超えないように設計されている。

一方、負荷Ｙ２に流れる出力電流ＩＯＵＴが所定の閾値に達すると、過電流保護回路Ｙ２０は、出力電流ＩＯＵＴが過電流状態であることを検出して、過電流検出信号Ｓａをローレベルからハイレベルに立ち上げる。マスク時間生成回路Ｙ３０は、過電流検出信号Ｓａが所定のマスク時間Ｔｍに亘ってハイレベルに維持されたとき、過電流保護信号Ｓｂをローレベルからハイレベルに立ち上げる。

上記の過電流保護信号Ｓｂは、プリドライバＹ１２を形成する第１駆動部Ｙ１２１と第２駆動部Ｙ１２２に各々入力されている。第１駆動部Ｙ１２１は、過電流保護信号Ｓｂがハイレベルに立ち上げられたことを受けて、入力信号ＳＡに依ることなく、その出力レベルをハイインピーダンスとする。また、第２駆動部Ｙ１２２は、過電流保護信号Ｓｂがハイレベルに立ち上げられたことを受けて、第１駆動部Ｙ１２１よりも緩やかに出力トランジスタＹ１１をオフすべく、そのゲート信号ＳＢを緩やかにローレベルへ引き下げる。このような過電流保護動作により、出力トランジスタＹ１１が強制的にオフされて、出力電流ＩＯＵＴの過電流状態が解消される。

なお、上記の過電流保護動作を行うに際して、仮に、第１駆動部Ｙ１２１を用いて出力トランジスタＹ１１を急峻にシャットオフした場合、出力電流ＩＯＵＴの過電流状態については、これを速やかに解消できるものの、出力電圧ＶＯＵＴの跳ね上がりについては、通常動作時に発生する逆起電圧よりもはるかに大きい逆起電圧が発生するため、出力トランジスタＹ１１に印加される出力電圧ＶＯＵＴがその耐圧を超えてしまい、出力トランジスタＹ１１が破壊に至るおそれがある（破線で示すゲート信号ＳＢ、出力電流ＩＯＵＴ、及び、出力電圧ＶＯＵＴを参照）。

一方、第２駆動部Ｙ１２２を用いて出力トランジスタＹ１１を緩やかにシャットオフした場合、出力電流ＩＯＵＴの過電流状態については、その解消に要する時間がいくぶん長くなるものの、出力電圧ＶＯＵＴの跳ね上がりについては、出力トランジスタＹ１１のシャットオフ時に生じる逆起電圧を十分に小さく抑えることができるので、出力トランジスタＹ１１の耐圧破壊を未然に防止することが可能となる（実線で示すゲート信号ＳＢ、出力電流ＩＯＵＴ、及び、出力電圧ＶＯＵＴを参照）。

従って、図８に示した負荷駆動装置Ｙ１であれば、出力トランジスタＹ１１の耐圧を不要に高めることなく、通常動作時におけるスイッチングロスの低減と、過電流保護動作時における出力トランジスタＹ１１の保護を両立することが可能となるので、負荷駆動装置Ｙ１の小型化や低コスト化に貢献することができる。

図１０は、プリドライバＹ１２の一構成例を示す回路図である。図１０に示すように、第１駆動部Ｙ１２１は、電源端と出力トランジスタＹ１１のゲートとの間に接続されたＰチャネル型ＭＯＳ電界効果トランジスタＹ１２１ａと、接地端と出力トランジスタＹ１２のゲートとの間に接続されたＮチャネル型ＭＯＳ電界効果トランジスタＹ１２１ｂと、トランジスタＹ１２１ａ及びトランジスタＹ１２１ｂのオン／オフ制御を行う制御部Ｙ１２１ｃと、を有して成る。なお、制御部Ｙ１２１ｃには、入力信号ＳＡと過電流保護信号Ｓｂが入力されている。

また、第２駆動部Ｙ１２２は、接地端と出力トランジスタＹ１１のゲートとの間に接続されたＮチャネル型ＭＯＳ電界効果トランジスタＹ１２２ａと、トランジスタＹ１２２ａに直列接続された電流制限抵抗Ｙ１２２ｂと、を有して成る。なお、トランジスタＹ１２２ａのゲートには、過電流保護信号Ｓｂが入力されている。

次に、上記構成から成るプリドライバＹ１２の動作について詳述する。

過電流保護信号Ｓｂがローレベルである場合、第１駆動部Ｙ１２１に含まれる制御部Ｙ１２１ｃは、入力信号ＳＡに応じて出力トランジスタＹ１１のゲート信号ＳＢを生成するように、トランジスタＹ１２１ａとトランジスタＹ１２１ｂのオン／オフ制御を行う。より具体的に述べると、入力信号ＳＡがハイレベルであるときには、出力トランジスタＹ１１のゲート信号ＳＢをハイレベルとすべく、トランジスタＹ１２１ａをオンとし、トランジスタＹ１２１ｂをオフとする。逆に、入力信号ＳＡがローレベルであるときには、出力トランジスタＹ１１のゲート信号ＳＢをローレベルとすべく、トランジスタＹ１２１ａをオフとし、トランジスタＹ１２１ｂをオンとする。一方、過電流保護信号Ｓｂがローレベルである場合、第２駆動部Ｙ１２２に含まれるトランジスタＹ１２２ａはオフとされる。このように、負荷駆動装置Ｙ１の通常動作時には、第１駆動部Ｙ１２１を用いて出力トランジスタＹ１１が急峻にオン／オフされ、第２駆動部Ｙ１２２は非駆動とされる。

これに対して、過電流保護信号Ｓｂがハイレベルである場合、第１駆動部Ｙ１２１に含まれる制御部Ｙ１２１ｃは、入力信号ＳＡに依ることなく、第１駆動部Ｙ１２１の出力レベルをハイインピーダンスとすべく、トランジスタＹ１２１ａとトランジスタＹ１２１ｂをいずれもオフとする。一方、過電流保護信号Ｓｂがハイレベルである場合には、第２駆動部Ｙ１２２に含まれるトランジスタＹ１２２ａがオンとされ、出力トランジスタＹ１１のゲート信号ＳＢが電流制限抵抗Ｙ１２２ｂを介して緩やかにローレベルへ引き下げられる。このように、負荷駆動装置Ｙ１の過電流保護動作時には、第２駆動部Ｙ１２２を用いて出力トランジスタＹ１１が緩やかにオフされ、第１駆動部Ｙ１２１は非駆動とされる。

次に、上記した出力トランジスタ保護動作に関して、過電流検出信号Ｓａがハイレベルに立ち上げられてから、所定のマスク期間Ｔｍが経過するまでの間に、入力信号ＳＡがローレベルに立ち下げられた場合、すなわち、マスク期間Ｔｍの経過前に、出力トランジスタＹ１１のオフ指示があった場合の問題点について、図１１を参照しながら詳述する。

図１１は、出力トランジスタ保護動作に生じ得る問題点を説明するためのフローチャートであり、図中に含まれる項目及びその並びは、先出の図９と同様である。図１１に示すように、過電流検出信号Ｓａがハイレベルに立ち上げられてから、所定のマスク期間Ｔｍが経過するまでの間に、入力信号ＳＡがローレベルに立ち下げられた場合には、過電流保護信号Ｓｂが未だハイレベルに立ち上げられていないため、プリドライバＹ１２は、第１駆動部Ｙ１２１を用いて出力トランジスタＹ１１を急峻にオフしてしまう。このとき、負荷２００には過大な出力電流ＩＯＵＴが流れているため、第１駆動部Ｙ１２１を用いて出力トランジスタＹ１１を急峻にオフしてしまうと、通常動作時に発生する逆起電圧よりもはるかに大きい逆起電圧が発生し、出力トランジスタＹ１１に印加される出力電圧ＶＯＵＴがその耐圧を超えてしまい、出力トランジスタＹ１１が破壊に至るおそれがある。

図１２は、出力トランジスタ保護機能を搭載した負荷駆動装置の第２構成例を示す図である。本図に示す負荷駆動装置Ｙ１は、先出の第１構成例とほぼ同様の構成から成り、図１１で指摘された問題点を解消するために、負荷駆動部Ｙ１０の構成要素として、入力信号遮断部Ｙ１４を追加した点に特徴を有している。そこで、第１構成例と同様の部分については、図８と同一の符号を付すことで重複した説明を割愛し、以下では、第２構成例の特徴部分についてのみ、重点的な説明を行う。

入力信号遮断部Ｙ１４は、出力電流ＩＯＵＴの過電流状態が検出された時点、つまり、過電流検出信号Ｓａがハイレベルに立ち上げられた時点で、マスク時間Ｔｍの経過を待たずに入力信号ＳＡを遮断する手段である。より具体的に述べると、入力信号遮断部Ｙ１４は、過電流検出信号Ｓａがローレベルであるときには、入力信号ＳＡをそのまま入力信号ＳＡ’としてプリドライバＹ１２にスルー出力する一方、過電流検出信号Ｓａがハイレベルであるときには、その直前に入力されていた入力信号ＳＡの論理レベルを保持し、そのラッチ信号を入力信号ＳＡ’としてプリドライバＹ１２に出力する。

図１３は、入力信号ＳＡの遮断効果を説明するためのフローチャートであり、図中に含まれる項目及びその並びは、基本的に先出の図９や図１１と同様である。ただし、本図中には、入力信号ＳＡと出力トランジスタＹ１１の制御信号ＳＢとの間に、入力信号遮断部Ｙ１４で生成される入力信号ＳＡ’が追加されている。

図１３に示すように、過電流検出信号Ｓａがハイレベルに立ち上げられてから、所定のマスク期間Ｔｍが経過するまでの間に、入力信号ＳＡがローレベルに立ち下げられた場合には、過電流保護信号Ｓｂが未だハイレベルに立ち上げられていないため、プリドライバＹ１２は、第１駆動部Ｙ１２１を用いて出力トランジスタＹ１１を急峻にオン／オフする状態のままである。しかしながら、過電流検出信号Ｓａがハイレベルに立ち上げられた時点で、入力信号ＳＡは入力信号遮断部Ｙ１４によって遮断され、マスク期間Ｔｍの経過前に、入力信号ＳＡがローレベルに立ち下げられたとしても、プリドライバＹ１２（より具体的には第１駆動部Ｙ１２１）に入力される入力信号ＳＡ’は、それ以前のハイレベルに維持される。従って、負荷２００に過大な出力電流ＩＯＵＴが流れている状態で、出力トランジスタＹ１１が急峻にオフされることはないので、出力トランジスタＹ１１の耐圧破壊を未然に防止することが可能となる。そして、マスク期間Ｔｍが経過した後には、先にも述べたように、第２駆動部Ｙ１２２を用いて出力トランジスタＹ１１が緩やかにオフされるので、ここでも出力トランジスタＹ１１の耐圧破壊を防止することが可能となる。

図１４Ａ及び図１４Ｂは、それぞれ、複数の負荷駆動系統毎に出力トランジスタ保護機能を付与した適用例を示すブロック図である。

図１４Ａに示す負荷駆動装置Ｙ１は、４系統の出力端子ＯＵＴ１〜ＯＵＴ４に各々誘導性負荷が接続されるものであって、各負荷駆動系統毎に、負荷駆動部Ｙ１０−１〜Ｙ１０−４、過電流保護回路Ｙ２０−１〜Ｙ２０−４、及び、マスク時間生成回路Ｙ３０−１〜Ｙ３０−４を１つずつ有して成る構成とされている。なお、負荷駆動部Ｙ１０−１〜Ｙ１０−４、過電流保護回路Ｙ２０−１〜Ｙ２０−４、及び、マスク信号生成回路Ｙ３０−１〜Ｙ３０−４は、それぞれ、図１２で示した負荷駆動部Ｙ１０、過電流保護回路Ｙ２０、及び、マスク時間生成回路Ｙ３０と同一であるため、各々の回路構成や動作については、重複した説明を割愛する。

図１４Ａに示す構成とすることにより、問題（過電流）の生じた負荷駆動系統のみを適切にシャットダウンすることが可能となるので、システムの安定性を不要に低下させることなく、システムの安全性を高めることが可能となる。

図１４Ｂに示す負荷駆動装置Ｙ１は、４系統の出力端子ＯＵＴ１〜ＯＵＴ４に各々誘導性負荷が接続されるものであって、各負荷駆動系統毎に、負荷駆動部Ｙ１０−１〜Ｙ１０−４と過電流保護回路Ｙ２０−１〜Ｙ２０−４を１つずつ有して成る一方、各負荷駆動系統に共通して設けられた単一のマスク時間生成回路Ｙ３０と、過電流保護回路Ｙ２０−１〜Ｙ２０−４から各々出力される過電流検出信号の論理和信号を生成し、これをマスク時間生成回路Ｙ３０と負荷駆動部Ｙ１０−１〜Ｙ１０−４に各々含まれる入力信号遮断部に供給する論理和演算器Ｙ４０と、を有して成る構成とされている。

図１４Ｂに示す構成とすることにより、いずれか一の負荷駆動系統に問題（過電流）が生じた時点で、全ての負荷駆動系統を適切にシャットダウンすることが可能となるので、システムの安全性を最大限に高めることが可能となる。

なお、上記の実施形態では、ローサイドスイッチ駆動回路に本発明を適用した構成を例に挙げて説明を行ったが、本発明の適用対象はこれに限定されるものではなく、例えば、図１５に示すように、ハイサイドスイッチ駆動回路にも広く適用することが可能である。なお、ハイサイドスイッチとしては、図１５に示すように、Ｐチャネル型ＤＭＯＳ電界効果トランジスタ７１〜７４を用いればよい。また、このとき、クランプダイオード８１〜８４は、出力端子ＯＵＴ１〜ＯＵＴ４と接地端との間に接続すればよい。また、図１６に示すように、図１５の構成からクランプダイオード８１〜８４を除いても構わない。

また、本発明の構成は、上記実施形態のほか、発明の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。

本発明は、例えば、ＰＰＣ、ＭＦＰなどのＯＡ機器におけるソレノイド駆動、ＤＣブラシ付きモータ駆動、ユニポーラステッピングモータ駆動などを制御するための負荷駆動装置に利用可能な技術である。

１ 半導体集積回路装置
１１〜１４ Ｎチャネル型ＤＭＯＳ電界効果トランジスタ（出力トランジスタ）
２１〜２４ プリドライバ
３１〜３４ シュミットバッファ
４１〜４４ プルダウン抵抗
５０ 異常保護回路
５１ 温度保護回路
５２ 過電流保護回路
５３ 低電圧時誤動作防止回路
５４ 論理和演算器
５５ Ｎチャネル型ＭＯＳ電界効果トランジスタ
６１〜６４ クランプダイオード
７１〜７４ Ｐチャネル型ＤＭＯＳ電界効果トランジスタ（出力トランジスタ）
８１〜８４ クランプダイオード
Ａ１ 内部回路（電源未印加時誤動作防止回路）
Ａ２ 静電保護ダイオード
Ａ３ プルダウン抵抗
Ａ４ 電流制限抵抗
Ａ５ シュミットバッファ
Ｂ１ Ｎチャネル型ＭＯＳ電界効果トランジスタ
Ｂ２ 寄生ダイオード
Ｂ３ 静電保護ダイオード
Ｃ１ Ｎチャネル型ＤＭＯＳ電界効果トランジスタ（出力トランジスタ）
Ｃ２ 寄生ダイオード
Ｃ３〜Ｃ６ 静電保護ダイオード
Ｃ７ クランプダイオード
Ｘ１ 負荷駆動装置
Ｘ２ 負荷
Ｘ３ 中央演算処理装置（ＣＰＵ）
Ｘ１０、Ｘ１０−１〜Ｘ１０−４ 負荷駆動部
Ｘ１１ Ｎチャネル型ＤＭＯＳ電界効果トランジスタ（出力トランジスタ）
Ｘ１２ プリドライバ
Ｘ１３ シュミットバッファ
Ｘ２０、Ｘ２０−１〜Ｘ２０−４ 接続検知部
Ｘ２１、Ｘ２２ 抵抗
Ｘ２３ 否定論理和演算器（ＮＯＲ）
Ｘ２４ コンパレータ
Ｘ３０、Ｘ３０−１〜Ｘ３０−４、Ｘ３０−５ 信号出力部
Ｘ３１ Ｎチャネル型ＭＯＳ電界効果トランジスタ
Ｘ３２ 抵抗
Ｘ３３ 論理和演算器（ＯＲ）
Ｙ１ 負荷駆動装置
Ｙ２ 負荷（誘導性負荷）
Ｙ１０、Ｙ１０−１〜Ｙ１０−４ 負荷駆動部
Ｙ１１ Ｎチャネル型ＤＭＯＳ電界効果トランジスタ（出力トランジスタ）
Ｙ１２ プリドライバ
Ｙ１２１ 第１駆動部
Ｙ１２１ａ Ｐチャネル型ＭＯＳ電界効果トランジスタ
Ｙ１２１ｂ Ｎチャネル型ＭＯＳ電界効果トランジスタ
Ｙ１２１ｃ 制御部
Ｙ１２２ 第２駆動部
Ｙ１２２ａ Ｎチャネル型ＭＯＳ電界効果トランジスタ
Ｙ１２２ｂ 電流制限抵抗
Ｙ１３ シュミットバッファ
Ｙ１４ 入力信号遮断部
Ｙ２０、Ｙ２０−１〜Ｙ２０−４ 過電流保護回路
Ｙ３０、Ｙ３０−１〜Ｙ３０−４ マスク時間生成回路
Ｙ４０ 論理和演算器

Claims (7)

1. 誘導性負荷に流す出力電流をオン／オフする負荷駆動部と、
   前記出力電流が過電流状態であるか否かを検出する過電流保護回路と、
   を有して成る負荷駆動装置であって、
   前記負荷駆動部は、
   前記誘導性負荷の一端に接続される出力トランジスタと、
   入力信号に応じて前記出力トランジスタの制御信号を生成するプリドライバと、
   を有して成り、
   前記プリドライバは、
   通常動作時に前記出力トランジスタをオン／オフする第１駆動部と、
   過電流保護動作時に第１駆動部よりも緩やかに前記出力トランジスタをオフする第２駆動部と、
   を有して成ることを特徴とする負荷駆動装置。
2. 前記出力電流の過電流状態が所定のマスク時間に亘って継続した時点で、前記負荷駆動部に過電流保護動作を指示するマスク時間生成回路を有して成ることを特徴とする請求項１に記載の負荷駆動装置。
3. 前記負荷駆動部は、前記出力電流の過電流状態が検出された時点で、前記マスク時間の経過を待たずに、前記入力信号を遮断する入力信号遮断部を有して成ることを特徴とする請求項２に記載の負荷駆動装置。
4. 前記誘導性負荷が複数接続される負荷駆動装置であって、
   複数の負荷駆動系統毎に、前記負荷駆動部、前記過電流保護回路、及び、前記マスク時間生成回路を１つずつ有して成ることを特徴とする請求項３に記載の負荷駆動装置。
5. 前記誘導性負荷が複数接続される負荷駆動装置であって、
   複数の負荷駆動系統毎に、前記負荷駆動部と前記過電流保護回路を１つずつ有して成る一方、
   複数の負荷駆動系統に共通して設けられた単一の前記マスク時間生成回路と、
   複数の前記過電流保護回路から各々出力される過電流検出信号の論理和信号を生成し、これを前記マスク時間生成回路と複数の前記入力信号遮断部に供給する論理和演算器と、
   を有して成ることを特徴とする請求項３に記載の負荷駆動装置。
6. 前記負荷駆動部は、前記入力信号を前記プリドライバに伝達するシュミットバッファを有して成ることを特徴とする請求項１〜請求項５のいずれかに記載の負荷駆動装置。
7. 第１駆動部は、
   電源端と前記出力トランジスタの制御端との間に接続された第１トランジスタと、
   接地端と前記出力トランジスタの制御端との間に接続された第２トランジスタと、
   第１、第２トランジスタのオン／オフ制御を行う制御部と、
   を有して成り、
   第２駆動部は、
   接地端と前記出力トランジスタの制御端との間に接続された第３トランジスタと、
   第３トランジスタに直列接続された電流制限抵抗と、
   を有して成ることを特徴とする請求項１〜請求項６のいずれかに記載の負荷駆動装置。

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