JP6472763B2 - ゲート制御回路および電源回路 - Google Patents

Description

本発明の実施形態は、ゲート制御回路および電源回路に関する。

ＩＧＢＴなどの高電流をスイッチするパワー半導体素子は、１０Ｖ以上の高電圧をゲートに印加する必要がある。よって、パワー半導体素子のゲートは、高耐圧のハイサイド側ＭＯＳトランジスタとローサイド側ＭＯＳトランジスタとで駆動されることが多い。

ハイサイド側ＭＯＳトランジスタのソースは抵抗を介してパワー半導体素子のゲートに接続され、ローサイド側ＭＯＳトランジスタのドレインも抵抗を介してパワー半導体素子のゲートに接続される。

しかしながら、何らかの不具合により、ハイサイド側ＭＯＳトランジスタのドレインが接地レベルに短絡（地絡）したり、ローサイド側ＭＯＳトランジスタのドレインが電源レベルに短絡(天絡)すると、短絡したハイサイド側ＭＯＳトランジスタやローサイド側ＭＯＳトランジスタのソース−ドレイン間に多大な電流が流れて破壊する。

特開２０１２−１０５７７号公報

本発明の一実施形態では、トランジスタのドレインやソースが電源レベルや接地レベルに短絡しても、トランジスタのソース−ドレイン間に多大な電流が流れないようにしたゲート制御回路および電源回路を提供するものである。

本実施形態によれば、入力信号が第１論理から第２論理に変化すると、第１時間長さのパルス幅を有する第１パルス信号を出力する第１パルス生成器と、
前記入力信号が前記第２論理のときに、第１制御信号に基づいて第１トランジスタのゲート電圧を制御する第１ゲート制御部と、
前記入力信号が前記第２論理から前記第１論理に変化すると、第２時間長さのパルス幅を有する第２パルス信号を出力する第２パルス生成器と、
前記入力信号が前記第１論理のときに、第２制御信号に基づいて第１トランジスタのゲート電圧を制御する第２ゲート制御部と、を備え、
前記第１ゲート制御部は、
前記入力信号が前記第２論理のときに前記第１制御信号に基づいて前記第１トランジスタのゲート電圧を制御する第２トランジスタと、
前記第１パルス信号の出力期間が終了した後、前記第２トランジスタのソース−ドレイン間の電流が第１閾値を超えないように、前記第１制御信号の電圧レベルを制御する第１過電流制御部と、を有し、
前記第２ゲート制御部は、
前記入力信号が前記第２論理のときに前記第２制御信号に基づいて前記第１トランジスタのゲート電圧を制御する第３トランジスタと、
前記第２パルス信号の出力期間が終了した後、前記第３トランジスタのソース−ドレイン間の電流が第２閾値を超えないように、前記第２制御信号の電圧レベルを制御する第２過電流制御部と、を有するゲート制御回路が提供される。

一実施形態に係るゲート制御回路を備えた電源回路の概略的な構成を示すブロック図。 ゲート制御回路内の第１パルス生成器と第１ゲート制御部の内部構成の一例を示す回路図。 図１の電源回路の動作タイミング図。 図１のトランジスタのドレインをハイサイド接地電圧ノードに短絡した場合のシミュレーション波形図。 ゲート制御回路内の第２パルス生成器と第２ゲート制御部の内部構成の一例を示す回路図。 図５のトランジスタのドレインをローサイド電源電圧ノードに短絡した場合のシミュレーション波形図。 第２の実施形態に係る第１ゲート制御部の内部構成を示す回路図。 第２の実施形態に係る第２ゲート制御部の内部構成を示す回路図。 第３の実施形態に係る第１ゲート制御部の内部構成を示す回路図。 第３の実施形態に係る第２ゲート制御部の内部構成を示す回路図。

以下、図面を参照しながら、本発明の一実施形態を説明する。図１は一実施形態に係るゲート制御回路１を備えた電源回路２の概略的な構成を示すブロック図である。図１の電源回路２内のゲート制御回路１は、ＩＧＢＴなどのパワー半導体素子からなるトランジスタ（第１トランジスタ）Ｑ１のゲート電圧を制御する。ゲート制御回路１は、第１パルス生成器３と、第１ゲート制御部４と、第２パルス生成器５と、第２ゲート制御部６とを有する。

第１ゲート制御部４は、入力信号ＩＮが第２論理（例えばＬ）のときに、第１制御信号ＰＧＥに基づいてトランジスタＱ１のゲート電圧を制御する。第１ゲート制御部４は、例えばＰＭＯＳトランジスタ（第２トランジスタ）Ｑ２を有し、入力信号ＩＮに応じてトランジスタＱ２のゲート電圧を制御する。より詳細には、第１ゲート制御部４は、例えば入力信号ＩＮがＨのときに、第１制御信号ＰＧＥに基づいてトランジスタＱ２をオンさせて、トランジスタＱ１のゲートをＨにする。第１ゲート制御部４は、ハイサイドドライバとも呼ばれる。

第２ゲート制御部６は、入力信号ＩＮが第１論理（例えばＨ）のときに、第２制御信号ＮＧＥに基づいてトランジスタＱ１のゲート電圧を制御する。第２ゲート制御部６は、例えばＮＭＯＳトランジスタ（第３トランジスタ）Ｑ３を有し、入力信号ＩＮに応じてトランジスタＱ３のゲート電圧を制御する。より詳細には、第２ゲート制御部６は、例えば入力信号ＩＮがＬのときに、第２制御信号ＮＧＥに基づいてトランジスタＱ３をオンさせて、トランジスタＱ１のゲートをＬにする。第１ゲート制御部４は、ローサイドドライバとも呼ばれる。

トランジスタＱ１のゲートは、抵抗Ｒ１を介してトランジスタＱ２のドレインに接続されている。同様に、トランジスタＱ１のゲートは、抵抗Ｒ２を介してトランジスタＱ３のドレインに接続されている。

本実施形態に係るゲート制御回路１は、後述するように、トランジスタＱ２のドレインがハイサイド電源電圧ＶＣＣＨノードに短絡したり、あるいはトランジスタＱ３のドレインがローサイド接地電圧ＶＥＥノードに短絡するような不具合が生じても、トランジスタＱ２やＱ３に過電流が流れないようにして、トランジスタＱ２やＱ３の破壊を防止する対策を施している。

第１パルス生成器３は、入力信号ＩＮが第１論理（例えばＬ）から第２論理（例えばＨ）に変化すると、第１時間長さのパルス幅を有する第１パルス信号Ｐ１を出力する。第１パルス信号Ｐ１は、例えば第１時間長さだけハイレベルになるパルス信号である。第２パルス生成器５は、入力信号ＩＮが第２論理から第１論理に変化すると、第２時間長さのパルス幅を有する第２パルス信号Ｐ２を出力する。第２パルス信号Ｐ２は、例えば第２時間長さだけハイレベルになるパルス信号である。

第１パルス生成器３と第１ゲート制御部４は、ハイサイド電源電圧ＶＣＣＨとハイサイド接地電圧ＨＳ＿ＧＮＤとを用いて出力信号の電圧レベルを設定する。第２パルス生成器５と第２ゲート制御部６は、ローサイド電源電圧ＶＣＣＬとローサイド接地電圧ＶＥＥとを用いて出力信号の電圧レベルを設定する。ハイサイド電源電圧ＶＣＣＨはローサイド電源電圧ＶＣＣＬより高い電圧であり、ハイサイド接地電圧ＨＳ＿ＧＮＤはローサイド接地電圧ＶＥＥより高い電圧である。

このように、第１パルス生成器３と第１ゲート制御部４には、第２パルス生成器５と第２ゲート制御部６とは異なる電源（接地）電圧が供給されるため、第１パルス生成器３および第１ゲート制御部４と、第２パルス生成器５および第２ゲート制御部６とで信号の送受を行う場合は、信号レベルの変換を行う必要がある。

そこで、図１の電源回路２は、第１レベル変換器７と、第１遅延器８と、第２レベル変換器９と、第２遅延器１０と、を有する。

第１レベル変換器７は、入力信号ＩＮの信号レベルを変換させた第１信号Ｓ１を出力する。第１遅延器８は、第１信号Ｓ１の立ち上がりまたは立ち下がりを遅延させて、第１パルス生成器３が第１パルス信号Ｐ１を生成するのに利用する第２信号Ｓ２を生成する。第１パルス生成器３は、第２信号Ｓ２がＬからＨに変化してから第１時間長さのパルス幅を有する第１パルス信号Ｐ１を生成する。第２レベル変換器９は、第１制御信号ＰＧＥの信号レベルを変換させた第３信号Ｓ３を出力する。第１制御信号ＰＧＥとは、後述するように、第１ゲート制御部４内のトランジスタＱ２のゲート電圧信号である。第２遅延器１０は、第２制御信号ＮＧＥの立ち上がりまたは立ち下がりを遅延させて、第４信号Ｓ４を出力する。第２制御信号ＮＧＥとは、後述するように、第２ゲート制御部６内のトランジスタＱ３のゲート電圧信号である。第１レベル変換器７は、第４信号Ｓ４に基づいて第１信号Ｓ１を出力する。

この他、図１の電源回路２は、第３遅延器１１と、第４遅延器１２とを有する。第３遅延器１１は、第２レベル変換器９が生成した第３信号Ｓ３の立ち上がりまたは立ち下がりを遅延させて第５信号Ｓ５を生成して出力する。第４遅延器１２は、入力信号と第５信号Ｓ５に基づいて第６信号Ｓ６を生成して出力する。第２ゲート制御部６は、第２パルス生成器が生成した第２パルス信号Ｐ２と第６信号Ｓ６に基づいて、第２ゲート制御信号ＮＧＥを生成する。

第１遅延器８、第２遅延器１０、第３遅延器１１および第４遅延器１２は、第１ゲート制御部４がトランジスタＱ１をオンするタイミングと、第２ゲート制御部６がトランジスタＱ１をオフするタイミングとをずらすために設けられている。また、第１遅延器８を設けることで、第１ゲート制御部４内のハイサイド電源電圧ＶＣＣＨノードからハイサイド接地電圧ＨＳ＿ＧＮＤノードに貫通電流が流れることを防止できる。さらに、第４遅延器１２を設けることで、第２ゲート制御部６内のローサイド電源電圧ＶＣＣＬノードからローサイド接地ノードに貫通電流が流れることを防止できる。

図２はゲート制御回路１内の第１パルス生成器３と第１ゲート制御部４の内部構成の一例を示す回路図である。

図２の第１ゲート制御部４は、第１過電流制御部４ａを有する。第１過電流制御部４ａは、第１パルス信号Ｐ１の出力期間が終了した後、トランジスタＱ２のソース−ドレイン間の電流が第１閾値を超えないように、第１制御信号ＰＧＥの電圧レベルを制御する。より詳細には、第１過電流制御部４ａは、第１電流検出部２１と、第１電流変換部２２と、第１ゲート設定部２３と、第１電流源２４とを有する。第１電流検出部２１は、トランジスタＱ２のソース−ドレイン電流に応じた電流を検出して出力する。第１電流変換部２２は、第１電流検出部２１から出力される電流に応じた電流を出力する。第１電流変換部２２に流れる初期電流は、第１電流源２４にて生成される。第１ゲート設定部２３は、第１電流変換部２２から出力される電流に基づいてトランジスタＱ２のゲート電圧を設定する。

第１電流検出部２１は、トランジスタＱ２のソース−ドレイン間を流れる過電流を検出するために設けられている。第１電流検出部２１は、第１パルス生成器３が第１パルス信号Ｐ１を出力している最中は過電流検出を行わず、第１パルス信号Ｐ１の出力が終了した後に過電流検出を開始する。より詳細には、第１電流検出部２１は、入力信号ＩＮがＬからＨに変化して、第１パルス信号Ｐ１が出力し終わった後に、過電流検出を開始する。

第１電流検出部２１は、トランジスタＱ２とカレントミラー回路を構成するトランジスタ（第４トランジスタ）Ｑ４を有する。トランジスタＱ４は、トランジスタＱ２と同じ導電型のトランジスタ（例えばＰＭＯＳトランジスタ）である。トランジスタＱ２とトランジスタＱ４のゲート幅Ｗ、ゲート長Ｌ、各トランジスタの並列数ｍを調整することで、トランジスタＱ２のソース−ドレイン電流よりもはるかに小さな電流をトランジスタＱ４のソース−ドレイン間に流すことができる。

第１電流変換部２２は、ＰＮＰトランジスタＱ５〜Ｑ７と、抵抗Ｒ３，Ｒ４と、ＮＭＯＳトランジスタＱ８〜Ｑ１０とを有する。トランジスタＱ５のエミッタには、トランジスタＱ４のソースが接続されており、トランジスタＱ５のコレクタにはトランジスタＱ８のドレインとトランジスタＱ７のベースが接続されている。トランジスタＱ４のソース−ドレイン間を流れる電流に応じて、トランジスタＱ５のコレクタ−エミッタ間と、トランジスタＱ８のドレイン−ソース間とを流れる電流が変化する。

トランジスタＱ５は、トランジスタＱ６とカレントミラー回路を構成しており、トランジスタＱ５のエミッタ−コレクタ間を流れる電流と、トランジスタＱ６のエミッタ−コレクタ間を流れる電流との比（ミラー比）は、例えば１：１である。トランジスタＱ１０は、入力信号ＩＮがＬの期間内と、入力信号ＩＮがＬからＨに変化して所定期間が経過するまではオンし、それ以外のタイミングではオフする。

第１電流源２４は、ハイサイド電源電圧ＶＣＣＨノードとハイサイド接地電圧ＨＳ＿ＧＮＤノードとの間に縦続接続された抵抗Ｒ５およびトランジスタＱ１１〜Ｑ１３と、ハイサイド電源電圧ＶＣＣＨノードとハイサイド接地電圧ＨＳ＿ＧＮＤノードとの間に縦続接続されたトランジスタＱ１４，Ｑ１５および抵抗Ｒ６とを有する。

トランジスタＱ１１とＱ１４は交差接続されている。トランジスタＱ１４にはトランジスタＱ１５が縦続接続されている。トランジスタＱ１１にはトランジスタＱ１２が縦続接続されている。トランジスタＱ１３は、第１電流変換部２２内のトランジスタＱ８とカレントミラー回路を構成している。これにより、トランジスタＱ８のドレイン−ソース間を流れる初期電流は、第１電流源２４内のトランジスタＱ１３のドレイン−ソース間電流に依存する。このように、第１電流源２４は、第１電流変換部２２に流れる初期電流(Ｉref)を生成する。Ｉref＝(ＶＴ／Ｒ５)×ｌｎ(Ｎ)、ＮはＱ１１とＱ１４の面積比で、Ｎ＞１であり、Ｑ１２とＱ１５は同サイズとする。なお、ｌｎは自然対数である。

第１ゲート設定部２３は、ハイサイド電源電圧ＶＣＣＨノードとハイサイド接地電圧ＨＳ＿ＧＮＤノードとの間に縦続接続されたトランジスタＱ１６，Ｑ１７と、トランジスタＱ１６とカレントミラー回路を構成するＰＭＯＳトランジスタＱ１８と、トランジスタＱ１８のドレインとハイサイド接地電圧ＨＳ＿ＧＮＤノードとの間に縦続接続された抵抗Ｒ８，Ｒ９およびトランジスタＱ１９を有する。

第１パルス生成器３は、トランジスタＱ９のソースとハイサイド接地電圧ＨＳ＿ＧＮＤノードとの間に接続されたＱ２０と、ハイサイド電源電圧ＶＣＣＨノードとハイサイド接地電圧ＨＳ＿ＧＮＤノードとの間に縦続接続されたＰＭＯＳトランジスタＱ２１、抵抗Ｒ９およびＮＭＯＳトランジスタＱ２２とを有する。

トランジスタＱ１９は、入力信号ＩＮがＬからＨに変化してから所定期間が経過すると、オンする。トランジスタＱ２０とＱ２２は、第１パルス信号Ｐ１が出力されている間はオンする。トランジスタＱ２１は、入力信号ＩＮがＬの期間内と、入力信号ＩＮがＬからＨに変化してから所定期間が経過する前はオンし、それ以外はオフする。

図３は図１の電源回路２の動作タイミング図である。以下、図３を用いて、まず図１の電源回路２の動作を説明する。

まず、時刻ｔ１で入力信号ＩＮがＬからＨに変化すると、第１レベル変換器７は、ハイサイド電源電圧ＶＣＣＨとハイサイド接地電圧ＨＳ＿ＧＮＤとを用いて、入力信号ＩＮの信号レベルを引き上げた第１信号Ｓ１を生成する。第１レベル変換器７は、入力信号ＩＮよりも所定時間遅延させたタイミングで第１信号Ｓ１を生成する。第１遅延器８は、第１信号Ｓ１の立ち下がりタイミングを所定時間遅延させた第２信号Ｓ２を生成する。第１パルス生成器３は、第２信号Ｓ２がＬからＨに変化してから第１時間長さのパルス幅を有する第１パルス信号Ｐ１を生成する。第１パルス信号Ｐ１が出力されている間は、第１ゲート制御部４内の第１電流検出部２１は、トランジスタＱ２のソース−ドレイン間の過電流検出を行わない。この期間内に過電流検出を行わない理由は、第１パルス信号Ｐ１が出力されている期間は、入力信号ＩＮがＬからＨに変化した直後であり、トランジスタＱ１のゲート電位を迅速に大きく変化させるために、トランジスタＱ２のソース−ドレイン間に多大な電流を流す必要があるためである。第１電流検出部２１による過電流検出は、第１パルス信号Ｐ１のパルス出力が終わった時点で開始される。

図３の第１制御信号ＰＧＥは、トランジスタＱ２のゲート電圧信号である。第１制御信号ＰＧＥの立ち下がりタイミングは第１パルス信号Ｐ１の立ち上がりタイミングに依存し、第１制御信号ＰＧＥの立ち上がりタイミングは第２信号Ｓ２の立ち下がりタイミングに依存している。

第２レベル変換器９は、第１制御信号ＰＧＥの信号レベルを変換した第３信号Ｓ３を出力する。第３遅延器１１は、第３信号Ｓ３の立ち下がりを遅延させた第５信号Ｓ５を出力する。第２パルス生成器８は、入力信号がＨからＬに変化し、その後に第５信号Ｓ５が立ち上がる際に第２時間長さのパルス幅を有する第２パルス信号Ｐ２を出力する。第４遅延器１２は、入力信号と第５信号Ｓ５に基づいて、入力信号がＬからＨに変化するタイミングでＨになり、第５信号Ｓ５がＬからＨになるタイミングでＬになる第６信号Ｓ６を出力する。第２ゲート制御部６は、入力信号がＬからＨになるタイミングでＬになり、第６信号Ｓ６がＨからＬになるタイミングでＨになる第２制御信号ＮＧＥを出力する。第２遅延器１０は、第２制御信号ＮＧＥの立ち下がりタイミングを遅延させた第４信号Ｓ４を出力する。

図３に示すように、第２制御信号ＮＧＥがハイの期間は、第１制御信号ＰＧＥがローの期間とは重ならないようにしており、これにより、トランジスタＱ２とＱ３を貫通する電流が流れることを防止している。

次に、図２の第１ゲート制御部４の動作を説明する。トランジスタＱ２１のゲートに入力されるＳ２信号は、第１遅延器８の出力信号であり、入力信号ＩＮを遅延させた信号である。Ｓ２信号がＬの間は、トランジスタＱ２１はオンし、トランジスタＱ２はオフする。

トランジスタＱ２２のゲートに入力される第１パルス信号Ｐ１は、Ｓ２信号がＬからＨに変化してから第１時間長さだけＨになる。第１パルス信号Ｐ１がＨの間は、トランジスタＱ２２はオンになる。

よって、入力信号ＩＮがＬからＨに変化してから第１パルス信号Ｐ１が出力されるまでは、トランジスタＱ２１がオンしてトランジスタＱ２２はオフし、その後、第１パルス信号Ｐ１が出力されている期間内は、トランジスタＱ２１はオフしてトランジスタＱ２２はオンする。

入力信号ＩＮがＬからＨに変化してから第１パルス信号Ｐ１が出力されるまでの期間内は、トランジスタＱ２のゲート電圧は高くなり、トランジスタＱ２はオフする。このように、入力信号ＩＮがＬからＨに変化してから所定期間内は、トランジスタＱ２をオフすることで、トランジスタＱ２とＱ３の同時オンを防止することができる。

また、入力信号ＩＮがＬからＨに変化した後の第１パルス信号Ｐ１が出力されている期間内は、トランジスタＱ２２がオンすることから、トランジスタＱ２のゲート電圧は低くなり、トランジスタＱ２はオンする。これにより、第１パルス信号Ｐ１が出力されている期間内は、トランジスタＱ２のソース−ドレイン間に十分な量の電流を流すことができ、トランジスタＱ１のゲート電圧を迅速に立ち上げることができる。

入力信号ＩＮがＬからＨに変化して、第１パルス信号Ｐ１の出力が終了した後は、トランジスタＱ２１，Ｑ２２はともにオフし、第１電流検出部２１は、トランジスタＱ２のソース−ドレイン間の過電流検出を開始する。

このように、第１電流検出部２１は、入力信号ＩＮがＬからＨに変化してから第１パルス信号Ｐ１が出力されている間は、過電流検出を行わず、その後に、過電流検出を開始する。

第１電流検出部２１は、トランジスタＱ２のソース−ドレイン間電流に比例した電流をトランジスタＱ４のソース−ドレイン間に流すようにして、トランジスタＱ４にて過電流を検出する。トランジスタＱ２とＱ４はカレントミラー回路を構成しており、ミラー比を例えば数千分の１にする。これにより、トランジスタＱ２のソース−ドレイン間電流の変化を、わずかな電流の変化に変換してトランジスタＱ４で検出する。

トランジスタＱ４のソース−ドレイン電流は、第１電流変換部２２から供給される。すなわち、トランジスタＱ４のソース−ドレイン電流が変化すると、第１電流変換部２２内の抵抗Ｒ３の両端電圧が変化する。トランジスタＱ５のコレクタ電流は、第１電流源２４で生成した基準電流Ｉrefと同じ電流である。トランジスタＱ４のドレイン電流ISENが増加すると、トランジスタＱ１３とカレントミラー回路を構成するトランジスタＱ８には、ミラー電流とは異なる電流が流れることになる。すなわち、トランジスタＱ４のドレイン電流ISENが基準電流Irefより十分大きい時、トランジスタＱ６のコレクタ電流はISENに近似できる。

図１では、トランジスタＱ２のソース電流をＩ０、トランジスタＱ４のドレイン電流をＩＳＥＮ、第１電流源２４内の抵抗Ｒ５を流れる基準電流をＩref、第１電流変換部２２内の抵抗Ｒ３、Ｒ４を流れる電流をそれぞれＩ１、Ｉ２、トランジスタＱ５のコレクタ電流をＩ３、トランジスタＱ６のコレクタ電流をＩ４、トランジスタＱ５のベース−エミッタ間電圧をＶBEQ5、トランジスタＱ６のベース−エミッタ間電圧をＶBEQ6、各トランジスタの飽和電流をＩｓ、トランジスタＱ２とＱ４のミラー比をＭとしている。

ＩＳＥＮ＝Ｉ０／Ｍ …（２）
Ｉ１＝Ｉ３＋ＩＳＥＮ …（３）
Ｉ３＝Ｉref …（４）
Ｉ１×Ｒ３＋ＶBEQ5＝Ｉ２×Ｒ４＋ＶBEQ6 …（５）
ＶBEQ5＝ＶＴ×ｌｎ(Ｉ２／Ｉｓ） …（６）
ＶBEQ6＝ＶＴ×ｌｎ(Ｉref／Ｉｓ) …（７）

（５）式は、（６）式と（７）式を用いると、（８）式のようになる。

Ｉ２×Ｒ４＋ＶＴ×ｌｎ(Ｉ２／Ｉｓ)＝Ｒ３×(Ｉref＋ＩSEN)＋ＶＴ×ｌｎ(Ｉref／Ｉｓ)
…（８）

ＩSEN＞＞Ｉrefの場合、（８）式のＶＴ項は無視できる。よって、Ｒ３＝Ｒ４であれば、（８）式は（９）式のように近似できる。
Ｉ２＝Ｉ４＝ＩSEN …（９）

（９）式からわかるように、トランジスタＱ２のソース−ドレイン間に過電流が流れると、トランジスタＱ４で検出した電流ＩSENにほぼ等しい電流が第１電流変換部２２内のＲ４に流れる。

トランジスタＱ１０のゲートに入力される信号は、第１遅延器８から出力された第２信号Ｓ２を反転した信号であり、入力信号ＩＮがＬからＨになってから所定時間後にＬになる信号である。よって、トランジスタＱ１０は、入力信号ＩＮがＬの期間内と、入力信号ＩＮがＬからＨになってから所定期間が経過するまでは、オンし、それ以外の期間内はオフする。トランジスタＱ１０がオンすると、トランジスタＱ７のコレクタはハイサイド接地電圧ＨＳ＿ＧＮＤになるため、トランジスタＱ９には電流が流れなくなり、第１ゲート設定部２３はトランジスタＱ２のゲート電圧を制御する動作を行わない。

入力信号ＩＮがＬからＨに変化してから所定期間が経過すると、トランジスタＱ１０がオフし、トランジスタＱ６のソース−ドレイン間電流に応じた電流がトランジスタＱ９のドレイン−ソース間に流れる。トランジスタＱ１７はトランジスタＱ９とカレントミラー回路を構成しているため、トランジスタＱ９のドレイン−ソース間電流に比例した電流がトランジスタＱ１７のドレイン−ソース間に流れる。

トランジスタＱ１６はトランジスタＱ１７に縦続接続されているため、トランジスタＱ１６のソース−ドレイン間には、トランジスタＱ１７のドレイン−ソース間電流と略等しい電流が流れる。トランジスタＱ１８は、トランジスタＱ１７とカレントミラー回路を構成しているため、トランジスタＱ１８のソース−ドレイン間には、トランジスタＱ１７のソース−ドレイン間に比例した電流が流れる。

上述したように、入力信号ＩＮがＬからＨに変化してから所定期間が経過すると、トランジスタＱ１９がオンする。トランジスタＱ１９がオンの間に、トランジスタＱ２のソース−ドレイン間に過電流が流れると、第１ゲート設定部２３は、トランジスタＱ２のゲート電圧を、抵抗Ｒ８とＲ９の抵抗比に応じた固定電圧Ｖsetにする。これにより、トランジスタＱ２のソース−ドレイン間に過電流が流れても、トランジスタＱ２のゲート電圧が予め定めた固定電圧Ｖsetに設定されるため、ソース−ドレイン間を流れる電流を制限することができる。

図４は図１のトランジスタＱ２のドレインをハイサイド接地電圧ＨＳ＿ＧＮＤレベルに短絡した場合のシミュレーション波形図である。入力信号ＩＮがＬからＨに変化してから所定期間内は、過電流検出は行われないため、トランジスタＱ２のソースからドレインに流れ込む電流は大きいが、その後は、第１電流検出部２１がトランジスタＱ２のソース−ドレイン間の電流Ｉq2を抑制するような動作を行い、トランジスタＱ２のゲート電圧は徐々に上昇して、最終的には固定電圧Ｖsetになる。これにより、トランジスタＱ２のソースからドレインに流れる込む電流Ｉq2も小さくなる。

入力信号ＩＮがＨからＬに変化する場合は、図１の第２ゲート制御部６により、トランジスタＱ３のゲート電圧が制御される。

図５はゲート制御回路１内の第２パルス生成器５と第２ゲート制御部６の内部構成の一例を示す回路図である。

図５の第２ゲート制御部６は、第２過電流制御部６ａを有する。第２過電流制御部６ａは、第２パルス信号Ｐ２の出力期間が終了した後、トランジスタＱ３のソース−ドレイン間の電流が第２閾値を超えないように、第２制御信号ＮＧＥの電圧レベルを制御する。より詳細には、第２過電流制御部６ａは、第２電流検出部３１と、第２電流変換部３２と、第２ゲート設定部３３と、第２電流源３４とを有する。第２電流検出部３１は、トランジスタＱ３のドレイン−ソース電流に応じた電流を検出して出力する。第２電流変換部３２は、第２電流検出部３１から出力される電流に応じた電流を出力する。第２電流変換部３２に流れる初期電流は、第２電流源３４にて生成される。第２ゲート設定部３３は、第２電流変換部３２から出力される電流に基づいてトランジスタＱ３のゲート電圧を設定する。

第２電流検出部３１は、トランジスタＱ３とカレントミラー回路を構成するトランジスタ（第５トランジスタ）Ｑ３１を有する。トランジスタＱ３１は、トランジスタＱ３と同じ導電型のトランジスタ（例えばＮＭＯＳトランジスタ）である。

第２電流変換部３２は、ローサイド電源電圧ＶＣＣＬノードとローサイド接地電圧ＶＥＥノードとの間に縦続接続されたＰＭＯＳトランジスタＱ３２、ＮＰＮトランジスタＱ３３，Ｑ３４、および抵抗Ｒ２１と、同じくローサイド電源電圧ＶＣＣＬノードとローサイド接地電圧ＶＥＥノードとの間に縦続接続されたＰＭＯＳトランジスタＱ３５およびＱ３６と、ＮＭＯＳトランジスタＱ３７とを有する。

第２電流源３４は、ローサイド電源電圧ＶＣＣＬノードとローサイド接地電圧ＶＥＥノードとの間に縦続接続された抵抗Ｒ２２、トランジスタＱ３８〜Ｑ４０と、同じくローサイド電源電圧ＶＣＣＬノードとローサイド接地電圧ＶＥＥノードとの間に縦続接続されたトランジスタＱ４１，Ｑ４２と抵抗Ｒ２４とを有する。

第２ゲート設定部３３は、ローサイド電源電圧ＶＣＣＬノードとローサイド接地電圧ＶＥＥノードとの間に縦続接続されたＰＭＯＳトランジスタＱ４３、抵抗Ｒ２６，Ｒ２７、およびＮＭＯＳトランジスタＱ４４とを有する。

第２パルス生成器５は、ローサイド電源電圧ＶＣＣＬノードとローサイド接地電圧ＶＥＥノードとの間に縦続接続されたＰＭＯＳトランジスタＱ４６、抵抗Ｒ２８およびＰＭＯＳトランジスタＱ４７と、ＮＭＯＳトランジスタＱ４５とを有する。

図５の第２ゲート制御部６の回路構成および回路動作は、図２の第１ゲート制御部４とほぼ共通するため、以下では詳細な説明を省略する。

図６は図５のトランジスタＱ３のドレインをローサイド電源電圧ＶＣＣＬノードに短絡した場合のシミュレーション波形図である。入力信号ＩＮがＨからＬに変化してから第２パルス信号Ｐ２が出力されている間は過電流検出は行われないため、ローサイド電源電圧ＶＣＣＬノードからトランジスタＱ３のドレインに流れ込む電流Ｉq3は大きいが、その後は、第２電流検出部３１がトランジスタＱ３のドレイン−ソース間の電流Ｉq3を抑制するような動作を行い、トランジスタＱ３のゲート電圧は徐々に低下して、最終的には固定電圧になる。これにより、ローサイド電源電圧ＶＣＣＬノードからトランジスタＱ３のドレインに流れる込む電流Ｉq3も小さくなる。

図１に示すように、第２レベル変換器９の入力段と第２遅延器１０の入力段には、それぞれシュミットトリガインバータ９ａ、１０ａが設けられている。シュミットトリガインバータ９ａ、１０ａは、その入力信号ＩＮをＨと判定する閾値レベルと、Ｌと判定する閾値レベルとが互いに異なることを特徴としている。図２に詳細構成を示す第１ゲート制御部４は、トランジスタＱ２のソース−ドレイン間に過電流が流れると、トランジスタＱ２のゲート電圧を調整して、過電流が流れ続けることを防止している。第１ゲート制御部４のゲート電圧信号である第１制御信号ＰＧＥが第２レベル変換器９に入力される。第１ゲート制御部４が過電流を防止するために第１制御信号ＰＧＥの信号レベルを調整した場合、そのままでは、第２レベル変換器９が論理を誤って信号レベルの変換を行うおそれがある。そこで、第２レベル変換器９の入力段にシュミットトリガインバータ９ａを設けて、第２レベル変換器９が論理を誤って信号レベルの変換を行わないようにしている。

第２遅延器１０も同様である。第２遅延器１０は、第２ゲート制御部６内のトランジスタＱ３のゲートに繋がる第２制御信号ＮＧＥを遅延させる。第２ゲート制御部６は、トランジスタＱ３のドレイン−ソース間に過電流が流れると、第２制御信号ＮＧＥの信号レベルを調整して、過電流を抑制する。第２制御信号ＮＧＥの信号レベルを調整したことによって、第２遅延器１０が第２制御信号ＮＧＥの論理を誤らないように、第２遅延器１０の入力段にシュミットトリガインバータ１０ａを設けている。

このように、第１の実施形態では、トランジスタＱ１のゲート電圧を制御するトランジスタＱ２やＱ３のソース−ドレイン（ドレイン−ソース）間に過電流が流れると、トランジスタＱ２やＱ３のゲート電圧を自動的に調整して、過電流を抑制するようにしたため、トランジスタＱ２やＱ３のソースやドレイン等が電源電圧や接地電圧等に短絡したとしても、トランジスタＱ２やＱ３が壊れなくなり、安全性および保守性が向上する。

このような過電流抑制機能は、トランジスタＱ２のゲート電圧を制御する第１ゲート制御部４と、トランジスタＱ３のゲート電圧を制御する第２ゲート制御部６とに設けられている。例えば、第１ゲート制御部４は、トランジスタＱ２のソース−ドレイン間電流を監視し、トランジスタＱ２のソース−ドレイン間に過電流が流れると、トランジスタＱ２のゲート電圧を固定電圧にする。ただし、入力信号ＩＮがＬからＨに変化してから所定時間内は、過電流抑制機能が働かないようにする。これにより、入力信号ＩＮの論理が変化した直後に、トランジスタＱ２のソース−ドレイン間に十分な電流を流して、トランジスタＱ１のゲート電圧を迅速に所望の電圧レベルに設定できる。第２ゲート制御部６も同様である。

このように、第１ゲート制御部４と第２ゲート制御部６は、トランジスタＱ１の応答性を犠牲にすることなく、トランジスタＱ２とＱ３のソース−ドレイン（ドレイン−ソース）間に過電流が流れることを防止できる。

また、本実施形態では、第１遅延器８、第２遅延器１０、第３遅延器１１および第４遅延器１２を設けることで、トランジスタＱ２とＱ３が同時にオンしないようにするため、トランジスタＱ２とＱ３を貫通する電流が生じなくなる。また、これらの遅延器を設けることで、第１ゲート制御部４内のハイサイド電源電圧ＶＣＣＨノードからハイサイド接地電圧ＨＳ＿ＧＮＤノードに流れる貫通電流と、第２ゲート制御部６内のローサイド電源電圧ＶＣＣＬノードからローサイド接地電圧ＶＥＥノードに流れる貫通電流とが生じなくなる。

（第２の実施形態）
図１の第１ゲート制御部４は、複数のカレントミラー回路を設けて、各カレントミラー回路にて、比例関係にある電流を生成して、最終的にトランジスタＱ２のゲート電圧を制御している。これに対して、第２の実施形態は、一部のカレントミラー回路の代わりに、アンプを設けるものである。

図７は第２の実施形態に係る第１ゲート制御部４の内部構成を示す回路図である。図７の第１ゲート制御部４は、第１電流検出部２１と、第１電流変換部２２と、第１ゲート設定部２３と、第１電流源２４とを有する。このうち、第１電流検出部２１、第１電流変換部２２および第１電流源２４は、図２と同様に構成されているため、詳細な説明は省略する。

図７の第１ゲート設定部２３は、ハイサイド電源電圧ＶＣＣＨノードとハイサイド接地電圧ＨＳ＿ＧＮＤノードとの間に縦続接続されたＰＭＯＳトランジスタＱ１６およびＮＭＯＳトランジスタＱ２３と、トランジスタＱ１６とカレントミラー回路を構成するＰＭＯＳトランジスタＱ１８と、このトランジスタＱ１８のドレインとハイサイド接地電圧ＨＳ＿ＧＮＤノードとの間に介挿された抵抗Ｒ８と、アンプ（第１比較器）２５と、ＰＭＯＳトランジスタ（第６トランジスタ）Ｑ２４とを有する。

アンプ２５は、トランジスタＱ１８のドレインと抵抗Ｒ８との接続ノードの電圧を基準電圧として、トランジスタＱ７のコレクタ電圧が基準電圧よりも高いか否かを検出する。トランジスタＱ２のソース−ドレイン間に過電流が流れると、トランジスタＱ７のエミッタ電流が増大して、トランジスタＱ７のコレクタ電圧が高くなる。これにより、アンプ２５の出力電圧は高くなる。アンプ２５の出力端子は、トランジスタＱ２４のドレインに接続されている。トランジスタＱ２４のゲートには、Ｓ２信号をインバータで反転した信号が入力される。Ｓ２信号は、入力信号ＩＮがＬからＨに変化してから所定期間経過後にＨになる信号である。よって、トランジスタＱ２４のゲートは、所定期間経過後はローである。よって、アンプ２５の出力レベルが高くなると、トランジスタＱ２４はオンし、トランジスタＱ２のゲート電圧が高くなって、過電流が抑制される。

図７の回路は、アンプ２５での電圧比較によりトランジスタＱ２のゲート電圧を上昇させるか否かを決定するため、図２の回路のように、複数のカレントミラー回路を設けてミラー比を適切に設定しなくて済み、設計が容易になる。

図８は第２の実施形態に係る第２ゲート制御部６の内部構成を示す回路図である。図８の第２ゲート制御部６は、第２電流検出部３１と、第２電流変換部３２と、第２ゲート設定部３３と、第２電流源３４とを有する。

図８の第２ゲート設定部３３は、ローサイド電源電圧ＬＳ＿ＲＥＧノードとローサイド接地電圧ＶＥＥノードとの間に縦続接続されたＰＭＯＳトランジスタＱ５２、ＮＰＮトランジスタＱ５３，Ｑ５４、および抵抗Ｒ３２と、トランジスタＱ５２とカレントミラー回路を構成するＰＭＯＳトランジスタＱ５５と、このトランジスタＱ５５のドレインとローサイド接地電圧ＶＥＥノードとの間に並列接続されたＮＭＯＳトランジスタＱ３４および抵抗Ｒ３３と、ローサイド電源電圧ＬＳ＿ＲＥＧノードとローサイド接地電圧ＶＥＥノードとの間に縦続接続されたＰＭＯＳトランジスタＱ５６および抵抗Ｒ３４と、アンプ３５（第２比較器）と、ＮＭＯＳトランジスタ（第７トランジスタ）Ｑ５７と、インバータＩＶ２とを有する。図８の回路動作は、図７と同様であるため、詳細な説明を省略する。

このように、第２の実施形態では、カレントミラー回路の代わりにアンプ２５，３５を設けて過電流の検出とトランジスタＱ２，Ｑ３のゲート電圧を制御するため、第１の実施形態よりも、第１ゲート制御部４と第２ゲート制御部６の内部構成を簡略化できる。

（第３の実施形態）
第３の実施形態は、第１電流検出部２１と第２電流検出部３１の内部構成が第１および第２の実施形態とは異なるものである。

図９は第３の実施形態に係る第１ゲート制御部４の内部構成を示す回路図である。図９は、第１電流検出部２１を除いて、図２と同様の回路構成を有する。図９の第１電流検出部２１は、メタル抵抗（第１メタル抵抗）Ｒ１２を有し、図１のＮＭＯＳトランジスタＱ４は省略されている。このメタル抵抗Ｒ１２は、例えば、トランジスタＱ２のソースに接続される配線パターンで構成されている。配線パターンの幅および長さを調整することで、メタル抵抗Ｒ１２を所望の抵抗値に精度よく設定することができる。メタル抵抗Ｒ１２の一端はトランジスタＱ２のソースと抵抗Ｒ３に接続され、他端は抵抗Ｒ４に接続されている。

メタル抵抗Ｒ１２の抵抗値をｒx、メタル抵抗Ｒ１２を流れる電流をＩ０、トランジスタＱ５を流れる電流をＩ１、抵抗Ｒ４を流れる電流をＩ２、トランジスタの飽和電流をＩｓ、トランジスタの熱起電力をＶＴとすると、以下の式が成り立つ。

ｒｘ×(Ｉ０＋Ｉ１)＋Ｒ３×Ｉ１＋ＶＴ×ｌｎ(Ｉ１／Ｉｓ）＝Ｒ４×Ｉ２＋ＶＴ×ｌｎ(Ｉ２／Ｉｓ)
…（１）

（１）式からわかるように、メタル抵抗Ｒ１２を流れる電流に応じて、抵抗Ｒ３とＲ４を流れる電流が変化する。抵抗Ｒ４を流れる電流を検出して、第１ゲート設定部２３にてトランジスタＱ２のゲート電圧を制御することで、過電流を抑制することができる。

図１０は第３の実施形態に係る第２ゲート制御部６の内部構成を示す回路図である。図１０は、第２電流検出部３１を除いて、図５と同様の回路構成を有する。図１０の第２電流検出部３１は、メタル抵抗（第２メタル抵抗）Ｒ２９を有し、図５のＮＭＯＳトランジスタＱ４は省略されている。図１０の第２ゲート制御部６の動作は、図９の第１ゲート制御部４と同様であるため、詳細な説明を省略する。

このように、第３の実施形態では、トランジスタＱ１、Ｑ２のソース−ドレイン間を流れる過電流を、トランジスタの代わりにメタル抵抗Ｒ１２，Ｒ２９で検出するため、過電流を正確に検出できる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１ ゲート制御回路、２ 電源回路、３ 第１パルス生成器、４ 第１ゲート制御部、５ 第２パルス生成器、６ 第２ゲート制御部、７ 第１レベル変換器、８ 第１遅延器、９ 第２レベル変換器、１０ 第２遅延器、１１ 第３遅延器、１２ 第４遅延器、２１ 第１電流検出部、２２ 第１電流変換部、２３ 第１ゲート設定部、２４ 第１電流源、２５ アンプ、３１ 第２電流検出部、３２ 第２電流変換部、３３ 第２ゲート設定部、３４ 第２電流源

Claims (10)

1. 入力信号が第１論理から第２論理に変化すると、第１時間長さのパルス幅を有する第１パルス信号を出力する第１パルス生成器と、
   前記入力信号が前記第２論理のときに、第１制御信号に基づいて第１トランジスタのゲート電圧を制御する第１ゲート制御部と、
   前記入力信号が前記第２論理から前記第１論理に変化すると、第２時間長さのパルス幅を有する第２パルス信号を出力する第２パルス生成器と、
   前記入力信号が前記第１論理のときに、第２制御信号に基づいて第１トランジスタのゲート電圧を制御する第２ゲート制御部と、を備え、
   前記第１ゲート制御部は、
   前記入力信号が前記第２論理のときに前記第１制御信号に基づいて前記第１トランジスタのゲート電圧を制御する第２トランジスタと、
   前記第１パルス信号の出力期間が終了した後、前記第２トランジスタのソース−ドレイン間の電流が第１閾値を超えないように、前記第１制御信号の電圧レベルを制御する第１過電流制御部と、を有し、
   前記第２ゲート制御部は、
   前記入力信号が前記第２論理のときに前記第２制御信号に基づいて前記第１トランジスタのゲート電圧を制御する第３トランジスタと、
   前記第２パルス信号の出力期間が終了した後、前記第３トランジスタのソース−ドレイン間の電流が第２閾値を超えないように、前記第２制御信号の電圧レベルを制御する第２過電流制御部と、を有し、
   前記第１トランジスタがオンの場合には、第１基準電位ノードから、前記第２トランジスタのソース−ドレイン間を通って、前記第１トランジスタのゲートに電流が流れ、
   前記第１トランジスタがオフの場合には、第２基準電位ノードから、前記第３トランジスタのドレイン−ソース間を通って、第３基準電位ノードに電流が流れるゲート制御回路。
2. 前記第１ゲート制御部は、前記第２トランジスタが前記第３トランジスタと同タイミングでオンしないように、前記入力信号の論理が変化するタイミングからずれたタイミングで論理が変化する前記第１制御信号を生成する請求項１に記載のゲート制御回路。
3. 前記入力信号の信号レベルを変換させた第１信号を出力する第１レベル変換器と、
   前記第１信号の立ち上がりまたは立ち下がりを遅延させて、前記第１パルス生成器が前記第１パルス信号を生成するのに利用する第２信号を生成する第１遅延器と、
   前記第１制御信号の信号レベルを変換させた第３信号を出力する第２レベル変換器と、 前記第２制御信号の立ち上がりまたは立ち下がりを遅延させて、第４信号を出力する第２遅延器と、を備え、
   前記第１レベル変換器は、前記第４信号に基づいて前記第１信号を出力し、
   前記第１パルス生成器は、前記第２信号が前記第１論理から前記第２論理に変化すると、前記第１時間長さのパルス幅を有する前記第１パルス信号を出力する請求項１または２に記載のゲート制御回路。
4. 前記第２レベル変換器の入力段に設けられ、前記第１制御信号の論理に応じて閾値を変えて反転する第１シュミットトリガインバータと、
   前記第２遅延器の入力段に設けられ、前記第２制御信号の論理に応じて閾値を変えて反転する第２シュミットトリガインバータと、を備える請求項３に記載のゲート制御回路。
5. 前記第１過電流制御部は、
   前記第２トランジスタのソース−ドレイン電流に応じた電流を出力する第１電流検出部と、
   前記第１電流検出部から出力される電流に応じた電流を出力する第１電流変換部と、
   前記第１電流変換部から出力される電流に基づいて前記第２トランジスタのゲート電圧を設定する第１ゲート設定部と、を有し、
   前記第２過電流制御部は、
   前記第３トランジスタのソース−ドレイン電流に応じた電流を出力する第２電流検出部と、
   前記第２電流検出部から出力される電流に応じた電流を出力する第２電流変換部と、
   前記第２電流変換部から出力される電流に基づいて前記第３トランジスタのゲート電圧を設定する第２ゲート設定部と、を有する請求項１乃至４のいずれか１項に記載のゲート制御回路。
6. 前記第１ゲート設定部は、前記第２トランジスタのソース−ドレイン間の電流が前記第１閾値に達すると、前記第２トランジスタのゲート電圧を第１電圧レベルに設定し、
   前記第２ゲート設定部は、前記第３トランジスタのソース−ドレイン間の電流が前記第２閾値に達すると、前記第３トランジスタのゲート電圧を第２電圧レベルに設定する請求項５に記載のゲート制御回路。
7. 前記第１電流検出部は、前記第２トランジスタとともにカレントミラー回路を構成する第４トランジスタを有し、
   前記第２電流検出部は、前記第３トランジスタとともにカレントミラー回路を構成する第５トランジスタを有し、
   前記第１電流変換部は、前記第４トランジスタのソース−ドレイン間を流れる電流に応じた電流を出力し、
   前記第２電流変換部は、前記第５トランジスタのソース−ドレイン間を流れる電流に応じた電流を出力する請求項５または６に記載のゲート制御回路。
8. 前記第１ゲート設定部は、
   前記第１電流変換部が出力する電流に応じた電圧と、第１基準電圧とを比較する第１比較器と、
   前記第１比較器の出力レベルに応じて、前記第２トランジスタのゲート電圧を前記第１電圧レベルに設定するか否かを制御する第６トランジスタと、を有し、
   前記第２ゲート設定部は、
   前記第２電流変換部が出力する電流に応じた電圧と、第２基準電圧とを比較する第２比較器と、
   前記第２比較器の出力レベルに応じて、前記第３トランジスタのゲート電圧を前記第２電圧レベルに設定するか否かを制御する第７トランジスタと、を有する請求項５または６に記載のゲート制御回路。
9. 前記第１電流検出部は、前記第２トランジスタのソースまたはドレインに接続された第１メタル抵抗を有し、
   前記第１電流変換部は、前記第１メタル抵抗に流れる電流に応じた電流を出力し、
   前記第２電流検出部は、前記第３トランジスタのドレインまたはソースに接続された第２メタル抵抗を有し、
   前記第２電流変換部は、前記第２メタル抵抗に流れる電流に応じた電流を出力する請求項５または６に記載のゲート制御回路。
10. 第１トランジスタと、
    前記第１トランジスタのゲート電圧を制御するゲート制御回路と、を備え、
    前記ゲート制御回路は、
    入力信号が第１論理から第２論理に変化すると、第１時間長さのパルス幅を有する第１パルス信号を出力する第１パルス生成器と、
    前記入力信号が前記第２論理のときに、第１制御信号に基づいて第１トランジスタのゲート電圧を制御する第１ゲート制御部と、
    前記入力信号が前記第２論理から前記第１論理に変化すると、第２時間長さのパルス幅を有する第２パルス信号を出力する第２パルス生成器と、
    前記入力信号が前記第１論理のときに、第２制御信号に基づいて第１トランジスタのゲート電圧を制御する第２ゲート制御部と、を備え、
    前記第１ゲート制御部は、
    前記入力信号が前記第２論理のときに前記第１制御信号に基づいて前記第１トランジスタのゲート電圧を制御する第２トランジスタと、
    前記第１パルス信号の出力期間が終了した後、前記第２トランジスタのソース−ドレイン間の電流が第１閾値を超えないように、前記第１制御信号の電圧レベルを制御する第１過電流制御部と、を有し、
    前記第２ゲート制御部は、
    前記入力信号が前記第２論理のときに前記第２制御信号に基づいて前記第１トランジスタのゲート電圧を制御する第３トランジスタと、
    前記第２パルス信号の出力期間が終了した後、前記第３トランジスタのソース−ドレイン間の電流が第２閾値を超えないように、前記第２制御信号の電圧レベルを制御する第２過電流制御部と、を有し、
    前記第１トランジスタがオンの場合には、第１基準電位ノードから、前記第２トランジスタのソース−ドレイン間を通って、前記第１トランジスタのゲートに電流が流れ、
    前記第１トランジスタがオフの場合には、第２基準電位ノードから、前記第３トランジスタのドレイン−ソース間を通って、第３基準電位ノードに電流が流れる電源回路。

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