JP2017212583A - 半導体素子の保護回路 - Google Patents

Abstract

【課題】帰還容量が比較的小さい半導体素子についてもフルショート，ハーフショートの何れにも対応して確実に保護動作を行う。
【解決手段】電圧検出回路１１に、電圧源Ｖref1とコンパレータ４の非反転入力端子との間に接続されるダイオードＤ２，及び前記入力端子とＦＥＴ１のドレインとの間に接続されるダイオードＤ１を含んでなる分圧回路を備え、電圧検出回路１１は、ＦＥＴ１がターンオンした際に、そのドレイン電圧がソース電圧と同等に変化しなければ、コンパレータ４の非反転入力端子に閾値電圧を上回る電圧をダイオードＤ１を介して印加する。また電流検出回路１２に、ダイオードＤ２がオフの状態でＦＥＴ１を介して流れる電流を分流した電流が流れるＦＥＴ５と、ＦＥＴ５を介して流れる電流が通電される抵抗Ｒ３，当該抵抗Ｒ３の端子電圧をコンパレータ４の非反転入力端子に印加するダイオードＤ３を備える。
【選択図】図１

Description

本発明は、電圧駆動型の半導体素子に駆動信号を出力する駆動回路に接続され、前記半導体素子の保護動作を行う回路に関する。

例えばインバータ回路のような駆動回路を介してモータ等を駆動制御する際には、インバータ回路を構成する半導体素子が短絡故障することで過電流が流れたことを検出して、保護動作を行う必要がある。ここで、半導体素子の短絡故障に基づき過電流が流れる状態を「フルショート」と称すると、例えば通電経路に何らかの異常が発生することで、フルショートには及ばないレベルの過電流が流れるケースもある。これを「ハーフショート」と称する。このように過電流に対する保護動作を行うものとして、例えば特許文献１，２に開示されている構成がある。

特開２００５−６４６４号公報 特開２０１１−２９８１８号公報

特許文献１に開示されている構成では、フルショートに対応した保護動作は可能であるがハーフショートには対応していない。また、特許文献２に開示されている構成では、フルショート，ハーフショートの何れにも対応しているが、以下のような問題がある。

ＩＧＢＴに短絡異常が発生した場合に、コレクタ電圧が一瞬落ち込んだ後に、電源電圧付近まで復帰するように変動する。この時、コレクタ電圧の時間変化とＩＧＢＴのコレクタ−ゲート間の帰還容量とに応じた電流がゲートに流入することで、ゲート電圧が電源電圧以上に持ち上がる。特許文献２では、ゲート電圧のこのような変化を捉えてフルショートに対応した保護動作を行っている。

特許文献２のようにフルショートを検出するには、ＩＧＢＴのコレクタにおけるインダクタンス，及び前記帰還容量にある程度の大きさがあることに伴い、大きなオーバーシュート電圧が発生することが前提となっている。これに対して、上記のインダクタンス及び帰還容量が比較的小さい、例えばＧａＮ等の半導体素子の場合には、短絡故障時に発生するオーバーシュート電圧が小さくなり、故障検出ができなくなるおそれがある。

加えて、帰還容量が比較的小さい半導体素子は高速なスイッチング動作が可能であるため、その際のゲート電圧にはサージが重畳し易い。したがって、ゲートに発生するオーバーシュート電圧に基づいて故障検出を行うと、誤検出が発生する可能性が高くなることも想定される。

本発明は上記事情に鑑みてなされたものであり、その目的は、帰還容量が比較的小さい半導体素子についても、フルショート，ハーフショートの何れにも対応して確実に保護動作を行うことができる半導体素子の保護回路を提供することにある。

請求項１記載の半導体素子の保護回路によれば、電圧検出回路に、電圧源とコンパレータの入力端子との間に接続される第１ダイオード，及び前記入力端子と保護対象素子の高電位側導通端子との間に接続される第２ダイオードを含んでなる分圧回路を備える。そして、電圧検出回路は、保護対象素子がターンオンした際に、高電位側導通端子の電圧が同素子の低電位側導通端子の電圧と同等に変化しなければ、コンパレータの入力端子に閾値電圧を上回る電圧を、第１ダイオードを介して印加する。

また、電流検出回路を、第１ダイオードがオフの状態で保護対象素子を介して流れる電流を分流した電流が流れる電流検出素子と、当該素子を介して流れる電流が通電される検出用抵抗素子と、当該素子の端子電圧をコンパレータの入力端子に印加する第３ダイオードとを備えて構成する。
したがって、保護対象素子に例えば短絡故障が発生して過電流が流れた際には、前記電圧源から第１及び第２ダイオードを介して電流が流れるので、電圧検出回路がコンパレータの入力端子の電位を上昇させて異常検出信号を出力させることができる。

一方、保護対象素子に短絡故障が発生せずとも、前記過電流に準じたレベルの大きな電流が流れると、第１ダイオードはオフ状態を維持する。このとき前記電流は、電流検出素子，検出用抵抗素子及び第３ダイオードを介してコンパレータの入力端子に流入する。したがって、電流検出回路がコンパレータの入力端子の電位を上昇させて異常検出信号を出力させることができる。

このように構成すれば、１つのコンパレータにより短絡故障レベルの過電流状態と、それに準じたレベルの過電流状態とを検出することができる。そして、帰還容量が比較的小さい半導体素子を保護対象とする際に、ノイズの影響を受け難くして保護動作を確実に行うことができる。

請求項２記載の半導体素子の保護回路によれば、コンパレータの出力信号を所定の時間だけ遅延させて出力する遅延回路を備える。これにより、保護対象素子の導通制御端子の電位がターンオンする方向に変化を開始した時点から、実際にターンオンするまでにある程度の時間を要する際にも、遅延回路により付与する遅延時間に応じて異常検出信号を出力させるタイミングが適切となるように調整できる。

第１実施形態であり、保護回路の構成を示す回路図 マスク時間設定ＩＣの構成を示す図 マスク時間設定ＩＣの動作タイミングチャート フルショート故障時における保護回路の動作タイミングチャート ハーフショート故障時における保護回路の動作タイミングチャート 第２実施形態であり、保護回路の構成を示す回路図 電流検出回路における伝達関数を示す図 第３実施形態であり、保護回路の構成を示す回路図 ハーフショート故障時における保護回路の動作タイミングチャート 第４実施形態であり、保護回路の構成を示す回路図 ハーフショート故障時における保護回路の動作タイミングチャート

（第１実施形態）
図１に示すように、本実施形態が保護対象とする半導体素子は、例えばインバータ回路を構成する、負側に接続されるＧａＮ＿ＭＯＳＦＥＴ１である。このＦＥＴ１に対しては、図示しない制御回路よりゲート信号Ｖsigが与えられてスイッチング制御される。ゲート信号Ｖsigは例えばＰＷＭ（Pulse Width Modulation）信号であり、ＡＮＤゲート２，ゲートドライバ３及びゲート抵抗Ｒｇを介してＦＥＴ１のゲートに与えられる。ＡＮＤゲート２は保護動作部に相当し、ゲートドライバ３は駆動回路に相当する。

電圧源Ｖref1の正側端子は、抵抗Ｒ２，順方向のダイオードＤ２，抵抗Ｒ１，順方向のダイオードＤ１の直列回路を介してＦＥＴ１のドレインに接続されている。ダイオードＤ２のカソードは、コンパレータ４の非反転入力端子に接続されている。ここで、電圧源Ｖref1の電圧は、インバータ回路に供給される駆動電源電圧よりも低いレベルに設定されている。

ＦＥＴ１のドレインとグランドとの間には、ＮチャネルＭＯＳＦＥＴ５及び抵抗Ｒ３の直列回路が接続されており、ＦＥＴ５のゲートはＦＥＴ１のゲートに接続されている。抵抗Ｒ３は検出用抵抗素子に相当する。ＦＥＴ５には、ＦＥＴ１がオンした際に流れるドレイン電流が所定の分流比で流れる。ＦＥＴ５は電流検出用の半導体素子であるが、このＦＥＴ５には、ＦＥＴ１に付随して形成される電流検出用のＦＥＴを用いても良い。

ＦＥＴ５のソースは、抵抗Ｒ４及び順方向のダイオードＤ３の直列回路を介してコンパレータ４の非反転入力端子に接続されている。前記ドレイン，ソースは、それぞれ高電位側，低電位側導通端子に相当し、ゲートは導通制御端子に相当する。また、ダイオードＤ３のアノードは、コンデンサＣ１を介してグランドに接続されており、コンデンサＣ１は抵抗Ｒ４と共にローパスフィルタ６を構成している。

コンパレータ４の反転入力端子には電圧源Ｖref2が接続されており、その電圧は故障検出用の閾値である。コンパレータ４の出力端子は、マスク時間設定ＩＣ７を介してＡＮＤゲート２の負論理の入力端子に接続されている。図２に示すように、マスク時間設定ＩＣ７は、例えば２個のＡＮＤゲート８及び９と、１個以上，例えばｎ個のバッファ１０（１〜ｎ）とで構成されている。ゲート信号Ｖsigは、ＡＮＤゲート８の入力端子の一方に与えられていると共に、ｎ個のバッファ１０（１〜ｎ）の直列回路を介して同入力端子の他方に与えられている。ＡＮＤゲート８の出力端子は、ＡＮＤゲート９の入力端子の一方に接続されており、同入力端子の他方には、コンパレータ４の出力端子が接続されている。マスク時間設定ＩＣ７は遅延回路に相当する。

図３に示すように、マスク時間設定ＩＣ７は、コンパレータ４の出力信号がハイレベルを示す期間にゲート信号Ｖsigを信号Ｖmskとして出力するが、信号Ｖmskの立ち上がりは、ゲート信号Ｖsigの立ち上がりに対して、ｎ個のバッファ１０（１〜ｎ）により付与される遅延時間すなわち、マスク時間分だけ遅れたものとなる。

以上において、ダイオードＤ２，Ｄ１，Ｄ３はそれぞれ第１，第２，第３ダイオードに相当する。また、電圧源Ｖref1，抵抗Ｒ２，ダイオードＤ２，抵抗Ｒ１及びダイオードＤ１は電圧検出回路１１を構成している。また、ＦＥＴ５，抵抗Ｒ３，ローパスフィルタ６及びダイオードＤ３は電流検出回路１２を構成している。そして、上記構成よりゲートドライバ３を除いたものが、保護回路１３を構成している。

次に、本実施形態の作用について説明する。
＜正常時＞
図４に示すように、（１）ゲート信号Ｖsigがハイレベルに立ち上がるＦＥＴ１のターンオン開始時において、ＦＥＴ１のドレインには、インバータ回路の正側に配置されているＦＥＴを介して高い電圧が印加されている。したがって、ダイオードＤ１はオフであり、コンパレータ４の非反転入力端子には、電圧源Ｖref1の電圧が抵抗Ｒ２及びダイオードＤ２を介して印加されている。この時の非反転入力端子電位Ｖcompiは、電圧源Ｖref2の電圧よりも高くなるように設定されており、コンパレータ４の出力信号Ｖcmpoはハイレベルとなっている。

マスク時間設定ＩＣ７の出力信号Ｖmskは、ゲート信号Ｖsigの立ち上がりからマスク時間が経過するまではローレベルであるから、ゲート信号Ｖsigは、ＡＮＤゲート２を介してゲートドライバ３に入力され、駆動信号Ｖdrvは時点（２）で立上る。すると、時点（３）でＦＥＴ１の入力容量が充電され始め、ゲート電圧Ｖgsが上昇を開始し、時点（４）で閾値電圧に達すると、ドレイン電流Ｉｄが流れ始める。

ＦＥＴ１が正常であれば時点（５）からミラー期間が始まり、ゲート電圧Ｖgsがミラー電圧に到達するとドレイン−ソース間電圧Ｖdsが減少し始める。時点（６）でミラー期間が終了し、駆動信号Ｖdrvの電圧までゲート電圧Ｖgsが上昇する。時点（７）でゲート電圧Ｖdsがオン電圧に達して、ＦＥＴ１のターンオンが完了する。すると、ダイオードＤ１がオンするので、コンパレータ４の入力電圧Ｖcmpiは、概ね電圧Ｖref1を抵抗Ｒ１及びＲ２で分圧したレベルに低下する。また、マスク時間設定ＩＣ７の出力信号Ｖmskは、ゲート信号Ｖsigの立ち上がりからマスク時間が経過した時点（７）以降に立上る。

＜フルショート故障時＞
フルショート故障時は、電圧検出回路１１により故障検出を行う。ＦＥＴ１に短絡故障が発生すると、ゲート電圧Ｖgsは、時点（５）からミラー期間が開始されないまま、駆動信号Ｖdrvまで上昇する。そして、時点（７）でマスク時間が終了しても、ドレイン−ソース間電圧Ｖdsが高い状態となるから、コンパレータ４の入力電圧Ｖcmpiは、破線で示すように高いレベルのままとなる。出力信号Ｖcmpoもハイレベルとなり、信号Ｖmskもハイレベルとなるから、ゲート信号Ｖsigの出力がＡＮＤゲート２により阻止され、時点（８）駆動信号Ｖdrvがローレベルとなる。これにより、時点（９）でゲート電圧Ｖgsが下がり始め、ドレイン電流Ｉdも減少し始める。時点（１０）でドレイン電流Ｉd がゼロとなり短絡保護動作が完了する。

＜ハーフショート故障時＞
ハーフショート故障時は、電流検出回路１２により故障検出を行う。図５に示すように、時点（７）においてＦＥＴ１のターンオンが完了した後に、ＦＥＴ１以外の素子，例えば、インバータ回路の対向側，正側アームのＦＥＴが半短絡した時や、地絡又は負荷短絡が発生した時には、ＦＥＴ１のドレイン電流Ｉｄは通常時よりも多く流れる。したがって、時点（７）以降にドレイン電流Ｉｄは増加し続け、この電流に比例して電圧Ｖcm及びＶcmfは上昇し続ける。

時点（８）で電圧Ｖcmfが電圧｛Ｒ２／（Ｒ１＋Ｒ２）×Ｖref1｝より高くなるとダイオードＤ３がオンするので、以降に電圧Ｖcmpiは、電圧Ｖcmfの上昇に比例して上昇する。時点（１０）で電圧Ｖcmpiが電圧Ｖref2より高くなると、信号Ｖcmpoがハイレベルとなって短絡状態と判定される。そして、時点（１１）で駆動信号Ｖdrvがローレベルになり、時点（１２）でゲート電圧Ｖgsが下がり始めて短絡保護が開始される。

以上のように本実施形態によれば、電圧検出回路１１に、電圧源Ｖref1とコンパレータ４の非反転入力端子との間に接続されるダイオードＤ２，及び前記入力端子とＦＥＴ１のドレインとの間に接続されるダイオードＤ１を含んでなる分圧回路を備える。そして、電圧検出回路１１は、ＦＥＴ１がターンオンした際に、そのドレイン電圧がソース電圧と同等に変化しなければ、コンパレータ４の非反転入力端子に閾値電圧を上回る電圧を、ダイオードＤ１を介して印加する。

また、電流検出回路１２を、ダイオードＤ２がオフの状態でＦＥＴ１を介して流れる電流を分流した電流が流れるＦＥＴ５と、ＦＥＴ５を介して流れる電流が通電される抵抗Ｒ３と、当該抵抗Ｒ３の端子電圧をコンパレータ４の非反転入力端子に印加するダイオードＤ３とを備えて構成する。

したがって、ＦＥＴ１に短絡故障が発生して過電流が流れた際には、電圧源Ｖref1からダイオードＤ２及びＤ１を介して電流が流れるので、電圧検出回路１１がコンパレータ４の非反転入力端子の電位を上昇させて異常検出信号を出力させることができる。一方、ＦＥＴ１に短絡故障が発生せずとも、前記過電流に準じたレベルの大きな電流が流れるとダイオードＤ１はオフ状態を維持し、前記電流は、ＦＥＴ５，抵抗素子Ｒ４及びダイオードＤ３を介してコンパレータ４の非反転入力端子に流入する。したがって、電流検出回路１２がコンパレータ４の入力端子の電位を上昇させて異常検出信号を出力させることができる。

このように構成すれば、１つのコンパレータ４により短絡故障レベルの過電流状態と、それに準じたレベルの過電流状態とを検出することができる。そして、帰還容量が比較的小さいＦＥＴ１を保護対象とする際に、ノイズの影響を受け難くして保護動作を確実に行うことができる。

また、マスク時間設定ＩＣ７は、コンパレータ４の出力信号を所定の時間だけ遅延させて出力するので、ＦＥＴ１のゲート電圧Ｖdsが上昇を開始した時点から、実際にターンオンするまでにある程度の時間を要する際にも、マスク時間設定ＩＣ７により付与する遅延時間に応じて異常検出信号を出力させるタイミングが適切となるように調整できる。

そして、電流検出回路１２、抵抗Ｒ３とダイオードＤ３との間に接続される抵抗Ｒ４及びコンデンサＣ１からなるローパスフィルタ６を備える。これにより、ノイズの影響をより確実に低減できる。加えて、ＦＥＴ５にＦＥＴ１に付随して形成される電流検出用のＦＥＴを用いれば、保護回路１３をより小型に構成できる。

（第２実施形態）
以下、第１実施形態と同一部分には同一符号を付して説明を省略し、異なる部分について説明する。図６に示すように、第２実施形態の保護回路２１は、電流検出回路１２に替わる電流検出回路２２を備えている。電流検出回路２２では、抵抗素子Ｒ４及びコンデンサＣ１は削除されており、これらに替えて、以下の回路によりローパスフィルタが等価的に構成されている。

電源Ｖref3とグランドとの間には、抵抗素子Ｒ４’及びＲ５の直列回路と、抵抗素子Ｒ６，ＮＰＮトランジスタＴr1及び抵抗素子Ｒ７の直列回路と、抵抗素子Ｒ８，ＰＮＰトランジスタＴr2及び抵抗素子Ｒ９の直列回路とが並列に接続されている。トランジスタＴr1，Ｔr2を含む直列回路は、それぞれエミッタ接地回路２３，２４を構成している。そして、抵抗素子Ｒ４’及びＲ５の共通接続点はＦＥＴ５のソースに接続されていると共に、トランジスタＴr1のベースに接続されている。トランジスタＴr1のコレクタは、トランジスタＴr2のベースに接続されている。ダイオードＤ３のアノードは、トランジスタＴr2のコレクタに接続されている。

図７に示すように、トランジスタＴr1及びＴr2のコレクタ抵抗をＲｃ，エミッタ抵抗をＲｅとすると、交流増幅率Ａは（Ｒｃ／Ｒｅ）となる。また、ベース・エミッタ間容量をＣbe，ベース・コレクタ間容量をＣbc，コレクタ・エミッタ間容量をＣce，ベース端子の直列等価抵抗をＲbiとする。トランジスタＴr1及びＴr2はエミッタ接地によりミラー効果が発生し、ベースからはベース・コレクタ間容量（帰還容量）が（１＋Ａ）Ｃbcと見える。そのため、下記の回路でのＦパラメータは図中に示したものとなり、トランジスタＴr1とＴr2の伝達関数Ｇは、１つのトランジスタで以下のようになる。
Ｇ＝Ａ／［１＋ｓＲbi｛Ｃbc（１＋Ａ）＋Ｃbe＋Ｃce｝］
そして、この伝達関数Ｇは、ローパスフィルタ特性を示している。
以上のように第２実施形態によれば、ローパスフィルタを複数段のエミッタ接地回路２３及び２４により等価的に構成するので、保護回路２１を更に小型に構成できる。

（第３実施形態）
図８に示すように、第３実施形態の保護回路３１では、電圧検出回路１１におけるダイオードＤ１に替えて、ＮチャネルＭＯＳＦＥＴ３２を接続している。そして、ＦＥＴ３２の寄生ダイオードＤ１’を、ダイオードＤ１の代わりに使用している。ＦＥＴ３２のゲートは、電源Ｖref1の正側端子に接続されている。寄生ダイオードＤ１’は電圧検出回路３３を構成しており、ＦＥＴ３２の寄生ダイオードＤ１’を除く本体部分は、電流検出回路３４を構成している。

次に、第３実施形態の作用について説明する。ダイオードＤ１’は、第１及び第２実施形態と同様に動作するので、フルショート故障時の保護動作はこれらと同様になる。そして、ハーフショート故障時の保護動作は以下のようになる。

図９に示すように、ＦＥＴ１がオフしており、そのドレインに高い電圧が印加されているとダイオードＤ１’に電流が流れない。この時、電源Ｖref1からコンパレータ４の非反転入力端子へは電流が流れているが、コンパレータ４の入力インピーダンスをＺcp＿inとし、（Ｚcp＿in≫Ｒ２）であれば抵抗素子Ｒ２での電圧降下は無視できる。したがって、ＦＥＴ３２のゲートにはダイオードＤ２の順方向電圧が印加されている。ここで、ＦＥＴ３２として、閾値電圧が前記順方向電圧よりも大きいものを選択すれば、ＦＥＴ３２はオフ状態を維持する。

図９に示すように、時点（１）〜（７）においてＦＥＴ１のターンオンが行われる際に、時点（５）においてゲート−ソース電圧Ｖgsがミラー電圧に達すると、ドレイン−ソース間電圧Ｖdsが低下し始める。それと同時に、ＦＥＴ３２のゲート−ソース電圧Ｖgs_Q2が上昇し始める。時点（６）の直前で、電圧Ｖgs_Q2が閾値電圧を上回ると、ＦＥＴ３２がターンオンする。

時点（８）で対向アームに半短絡故障が発生すると、電圧Ｖdsが低い状態のまま過電流が流れ始める。そのため、ＦＥＴ３２には通常時より大きい電流が流れ、その電流は抵抗素子Ｒ４及びＲ３の共通接続点に流入する。これにより、第１及び第２実施形態と同様にハーフショート故障を検出して保護動作を行うことができる。

以上のように第３実施形態によれば、ＦＥＴ３２を、コンパレータ４の非反転入力端子とＦＥＴ１のドレインとの間に直列に、且つ前記ＦＥＴ１が正常にターンオンすることに伴いターンオンするように接続する。そして、ダイオードＤ１に替えてＦＥＴ３２の寄生ダイオードＤ１’を用いるので、保護回路３１をより少ない素子数で構成できる。

（第４実施形態）
図１０に示すように、第４実施形態の保護回路４１では、電圧検出回路１１におけるダイオードＤ１に替えて、ＰチャネルＭＯＳＦＥＴ４２を接続している。そして、ＦＥＴ４２の寄生ダイオードＤ１”をダイオードＤ１の代わりに使用している。ＦＥＴ１のドレインとグランドとの間には、抵抗素子Ｒ５及びＲ６の直列回路が接続されており、ＦＥＴ４２のゲートはそれらの共通接続点に接続されている。寄生ダイオードＤ１”は電圧検出回路４３を構成しており、ＦＥＴ４２の寄生ダイオードＤ１”を除く本体部分は、電流検出回路４４を構成している。

次に、第４実施形態の作用について説明する。図１１に示すように、ＦＥＴ１がオフしており、そのドレインに高い電圧が印加されているとダイオードＤ１”に電流は流れず、ＦＥＴ４２はオフ状態を維持する。時点（１）〜（７）にかけてＦＥＴ１がターンオンするが、時点（６）で電圧Ｖdsが略０Ｖになると、ＦＥＴ４２がオンする。

時点（８）で対向アームに半短絡故障が発生すると、電圧Ｖdsが低い状態のまま過電流が流れ始める。そのため、ＦＥＴ４２には通常時より大きい電流が流れ、その電流は抵抗素子Ｒ４及びＲ３の共通接続点に流入し、電圧Ｖcmが上昇する。これにより、電流検出素子にＰチャネルＭＯＳＦＥＴ４２を用いた場合も、第３実施形態と同様にハーフショート故障を検出して保護動作を行うことができる。

本発明は上記した、又は図面に記載した実施形態にのみ限定されるものではなく、以下のような変形又は拡張が可能である。
マスク時間設定ＩＣ７については、必要に応じて設ければ良い。
保護対象とする半導体素子は、ＧａＮ＿ＭＯＳＦＥＴに限ることはない。

１ ＧａＮ＿ＭＯＳＦＥＴ、２ ＡＮＤゲート、３ ゲートドライバ、４ コンパレータ、５ ＮチャネルＭＯＳＦＥＴ、６ ローパスフィルタ、７ マスク時間設定ＩＣ、１１ 電圧検出回路、１２ 電流検出回路、１３ 保護回路。

Claims (9)

1. 電圧駆動型の半導体素子（１）に駆動信号を出力する駆動回路（３）に接続されるもので、前記半導体素子を保護対象素子とし、
   入力端子に印加される電圧が閾値電圧を上回ると、異常検出信号を出力するコンパレータ（４）と、
   電圧源と前記コンパレータの入力端子との間に接続される第１ダイオード（Ｄ２），及び前記入力端子と前記保護対象素子の高電位側導通端子との間に接続される第２ダイオード（Ｄ１）を含んでなる分圧回路を有し、前記保護対象素子がターンオンした際に、前記高電位側導通端子の電圧が同素子の低電位側導通端子の電圧と同等に変化しなければ、前記コンパレータの入力端子に前記閾値電圧を上回る電圧を、前記第１ダイオードを介して印加する電圧検出回路（１１，３２，４３）と、
   前記第１ダイオードがオフしている状態で、前記保護対象素子を介して流れる電流を分流した電流が流れる電流検出素子（５）と、この電流検出素子を介して流れる電流が通電される検出用抵抗素子（Ｒ３）と、この検出用抵抗素子の端子電圧を前記コンパレータの入力端子に印加する第３ダイオード（Ｄ３）とを有してなる電流検出回路（１２，２２，３４，４４）と、
   前記コンパレータが異常検出信号を出力すると、前記駆動信号の出力を阻止する保護動作部（２）とを備える半導体素子の保護回路。
2. 前記コンパレータの出力信号を所定の時間だけ遅延させて出力する遅延回路（７）を備える請求項１記載の半導体素子の保護回路。
3. 前記電流検出回路は、前記検出用抵抗素子と、前記第３ダイオードとの間に接続されるローパスフィルタ（６，２３，２４）を備える請求項１又は２記載の半導体素子の保護回路。
4. 前記ローパスフィルタは、複数段のエミッタ接地回路（２３，２４）により等価的に構成されている請求項３記載の半導体素子の保護回路。
5. 前記電流検出素子を、ＮチャネルＭＯＳＦＥＴ（５，３２）
   とする請求項１から４の何れか一項に記載の半導体素子の保護回路。
6. 前記電流検出素子（５）は、前記保護対象素子に付随して形成されている電流センス用の半導体素子である請求項５記載の半導体素子の保護回路。
7. 前記電流検出素子を、ＰチャネルＭＯＳＦＥＴ（４２）とする請求項１から４の何れか一項に記載の半導体素子の保護回路。
8. 前記電流検出素子は、電圧駆動型の半導体素子であり、
   前記第２ダイオードに、前記電流検出素子が備える寄生ダイオード（Ｄ１’，Ｄ１”）を用いる請求項１から７の何れか一項に記載の半導体素子の保護回路。
9. 前記電流検出素子を、前記コンパレータの入力端子と前記保護対象素子の高電位側導通端子との間に直列に、且つ前記保護対象素子が正常にターンオンすることに伴いターンオンするように接続する請求項８記載の半導体素子の保護回路。

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