JP2016131465A - ゲート駆動回路 - Google Patents
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Abstract
【課題】インバータの誤動作及び過電流による素子破壊を阻止する。【解決手段】実施形態におけるゲート駆動回路は、シリコンカーバイドを用いた接合型電界効果トランジスタのゲート端子に、ゲート抵抗を介して接続され、前記接合型電界効果トランジスタをオン状態またはオフ状態にする信号を出力するドライバと、前記接合型電界効果トランジスタのゲート端子及びソース端子間に接続されたコンデンサと、前記接合型電界効果トランジスタのドレイン端子及びソース端子間に接続され、当該ドレイン・ソース間の過電流の発生を検出する過電流検出回路とを有する。【選択図】図1
Description
本発明の実施形態は、ゲート駆動回路に関する。
従来、ハイブリッド電気自動車のモータ可変速ドライブ用インバータまたは太陽光発電用電力系統接続インバータ等では、スイッチングデバイスとしてSi(シリコン)を材料とした半導体素子が用いられている。
一方、近年では、材料特性として同一の厚さでも高電圧を印加できるため、同一の電圧用スイッチングデバイスとして用いた際にSiよりも薄型化することが可能であり、結果として導通損失が小さいSiC(シリコンカーバイド)を用いたノーマリオフ型のトランジスタが実用化されつつある。
このようなトランジスタによれば、低導通損失と、高速低損失スイッチング特性との両面から、インバータの発熱損失を飛躍的に低減することが可能である。このため、高パワー密度化が要求されるハイブリッド電気自動車、電気自動車及び太陽光発電用インバータ等の省エネ・環境調和型インバータへの適用が期待されている。
また、ゲート駆動回路により、半導体スイッチのゲートに負バイアスを加えることでゲートをオフするノーマリオン型の半導体スイッチが用いられることがある。
しかしながら、SiCを用いたノーマリオン型のトランジスタを実際にインバータ動作させるには、問題があることが分かってきた。
SiCを用いたトランジスタのゲートオフ時にはゲートに負バイアスを加え、ゲートオン時にはゲートに加える電圧を0Vとするが、オンとオフの閾値は負バイアスに近く、例えば上下アームの使用の際には、直列下段素子のオフ状態において直列上段素子がオンするタイミングで下段スイッチのドレイン・ソース電圧が負バイアス電圧から急激に上昇し、ゲート・ドレイン間の浮遊キャパシタを介してゲート・ソース間の電圧を上昇させてしまう場合がある。この場合、この電圧がオフとオンの閾値を超過して、下段素子が誤ってオン状態となる、すなわちインバータが誤動作する場合がある。
更に、インバータの上段および下段素子において短絡等が発生した場合、過電流によりSiCを用いたトランジスタが素子破壊を起こしてしまう場合がある。
本発明が解決しようとする課題は、インバータの誤動作及び過電流による素子破壊を阻止することが可能なゲート駆動回路を提供することである。
実施形態におけるゲート駆動回路は、シリコンカーバイドを用いた接合型電界効果トランジスタのゲート端子に、ゲート抵抗を介して接続され、前記接合型電界効果トランジスタをオン状態またはオフ状態にする信号を出力するドライバと、前記接合型電界効果トランジスタのゲート端子及びソース端子間に接続されたコンデンサと、前記接合型電界効果トランジスタのドレイン端子及びソース端子間に接続され、当該ドレイン・ソース間の過電流の発生を検出する過電流検出回路とを有する。
また、実施形態におけるゲート駆動回路は、シリコンカーバイドを用いた接合型電界効果トランジスタのゲート端子に、第1のゲート抵抗より抵抗値が低い第2のゲート抵抗と、前記ゲート端子にアノードを接続し前記第2のゲート抵抗にカソードを接続したゲートオフ用のダイオードとの直列接続に前記第1のゲート抵抗が並列に接続されている経路を介して接続され、前記接合型電界効果トランジスタをオン状態またはオフ状態にする信号を出力するドライバと、前記接合型電界効果トランジスタのドレイン端子及びソース端子間に接続され、当該ドレイン・ソース間の過電流の発生を検出する過電流検出回路とを有する。
本発明によれば、インバータの誤動作及び過電流による素子破壊を阻止することを実現できる。
以下、実施形態について図面を用いて説明する。
(第1の実施形態)
まず、第1の実施形態について説明する。
図1は、第1の実施形態に係るゲート駆動回路の一例を示す図である。
図1に示すように、第1の実施形態に係るゲート駆動回路100は、シリコンカーバイド(SiC)を用いたノーマリオン型JFET(接合型電界効果トランジスタ)2と接続される。
(第1の実施形態)
まず、第1の実施形態について説明する。
図1は、第1の実施形態に係るゲート駆動回路の一例を示す図である。
図1に示すように、第1の実施形態に係るゲート駆動回路100は、シリコンカーバイド(SiC)を用いたノーマリオン型JFET(接合型電界効果トランジスタ)2と接続される。
ゲート駆動回路100及びJFET2は、インバータを構成する。図1においては省略されているが、例えば3相インバータの場合、当該インバータのUVW各相は、図1に示すJFET2及び1のように、2つの直列接続されたスイッチング素子で構成される。なお、図1に示すJFET1及び2は、インバータにおける主回路を構成する。この直列接続されたJFET1及び2は、インバータにおいて交互にオン・オフされる。
また、図1においては省略されているが、上段のJFET1には、下段のJFET2と同様にゲート駆動回路100と同様のゲート駆動回路が接続される。上段のJFET1のドレイン・ソース間には寄生ダイオード3が存在し、下段のJFET2のドレイン・ソース間には寄生ダイオード4が存在する。
また、図1においては省略されているが、上段のJFET1には、下段のJFET2と同様にゲート駆動回路100と同様のゲート駆動回路が接続される。上段のJFET1のドレイン・ソース間には寄生ダイオード3が存在し、下段のJFET2のドレイン・ソース間には寄生ダイオード4が存在する。
図1に示すゲート駆動回路100は、ドライバ(フォトカプラ)25、JFET2用のゲート抵抗5、過電流検出用駆動電源26、ドライバ駆動電源(負バイアス電圧源)27、コンデンサ(キャパシタ)33及び過電流検出回路50を備える。
ドライバ25は、ゲート駆動回路100と接続されているインバータの制御回路(図示せず)からのゲート制御信号を受けて、ゲートオン・オフ信号(JFET2をオン状態またはオフ状態にする信号)を出力する。ドライバ25は、JFET2のゲート端子に、ゲート抵抗5を介して接続される。
過電流検出用駆動電源26は、過電流検出回路50に電源を供給する。また、ドライバ駆動電源27の正極端子はドライバ25の電源端子に接続され、負極端子はJFET2のソースとドライバ25の電源端子との間に接続される。ドライバ駆動電源27の電源端子とJFET2のソース端子との間には基準電位の経路が設けられる。ドライバ駆動電源27は、JFET2をオフ状態とする際に、負バイアス電圧をドライバ25を介してJFET2のゲート・ソース間に供給する。このように、過電流検出用駆動電源26とドライバ駆動電源27とをそれぞれ設けることで、過電流検出回路50への電源供給と、JFET2への負バイアス電圧の電源供給を適切に行うことができる。
キャパシタ33は、JFET2のゲート端子及びソース端子間(つまり、ゲート・ソース間)に接続される。
過電流検出回路50は、JFET2のドレイン端子及びソース端子間に接続され、当該ドレイン・ソース間の過電流の発生を検出する回路である。過電流検出回路50は、図1に示すように、PNP型のバイポーラトランジスタ11、NPN型のバイポーラトランジスタ12,13、ダイオード14,15,16、抵抗6,7,8,9,10、コンデンサ17,19及びフォトカプラ(過電流信号出力回路)24を備える。
バイポーラトランジスタ11のエミッタ端子は過電流検出用駆動電源26に接続され、バイポーラトランジスタ11のコレクタ端子は抵抗9を介してバイポーラトランジスタ12のベース端子およびダイオード15のカソードに接続される。ダイオード15のアノードは接地されるとともにバイポーラトランジスタ13のエミッタ端子に接続される。バイポーラトランジスタ13のコレクタ端子はバイポーラトランジスタ12のベース端子に接続され、バイポーラトランジスタ13のエミッタ端子はバイポーラトランジスタ12のエミッタ端子に接続される。抵抗8は、ドライバ駆動電源27の正極端子とバイポーラトランジスタ12のベース端子との間に接続される。
ドライバ25とゲート抵抗5との間の経路には、抵抗10の一端が接続される。抵抗10の他端はフォトカプラ24の発光ダイオードのアノードに接続される。この発光ダイオードのカソードはダイオード16のアノードに接続され、このダイオード16のカソードはバイポーラトランジスタ12のコレクタ端子に接続される。
ドライバ25とゲート抵抗5との間の経路には、抵抗10の一端が接続される。抵抗10の他端はフォトカプラ24の発光ダイオードのアノードに接続される。この発光ダイオードのカソードはダイオード16のアノードに接続され、このダイオード16のカソードはバイポーラトランジスタ12のコレクタ端子に接続される。
バイポーラトランジスタ11のベース・エミッタ端子間には抵抗7が接続され、この抵抗7にはコンデンサ19が並列接続される。バイポーラトランジスタ11のベース端子は抵抗6を介してダイオード14のアノードに接続され、このダイオード14のカソードはJFET2のドレイン端子に接続される。ダイオード14のアノードとJFET2のソース端子との間にはコンデンサ17が接続される。
抵抗6及び7は、後述する過電流の発生の検出の閾値となる電圧値(以下、過電流検出用閾値と表記)を決定(調整)するために用いられる抵抗である。抵抗8は、バイポーラトランジスタ12用のベース抵抗である。抵抗9は、バイポーラトランジスタ13用のベース抵抗である。抵抗10は、フォトカプラ24用の電流制限抵抗である。また、コンデンサ17及び19は、例えばノイズ等を除去するフィルタコンデンサである。
過電流検出回路50は、このような回路に流れる電流に基づいてJFET2のドレイン・ソース間の電圧(ドレイン・ソース電圧)の上昇を検出することによって、ドレイン・ソース間の過電流の発生を検出することができる。
第1の実施形態に係るゲート駆動回路100においては、例えば図1において直列上段に接続されたJFET1が高速にオフ状態からオン状態になり、直列下段に接続されたJFET2の両端に主回路直流電圧が印加された場合、JFET2のゲート・ソース間に接続されたキャパシタ33により、JFET2のドレイン・ゲート間の浮遊キャパシタを介してのゲート・ソース間の電圧上昇が抑制される。
つまり、このようなゲート駆動回路100によれば、JFET2のゲート・ドレイン間の浮遊キャパシタ及びゲート・ソース間の浮遊キャパシタの両キャパシタの大きさが異なることによって電流が流れて電圧が上昇することを、キャパシタ33によるゲート・ソース間のキャパシタンスの増加により抑制することができる。
また、第1の実施形態に係るゲート駆動回路100において、上記した過電流検出用閾値(電圧値)は、直列に接続されたJFET1及び2にサージ電圧などに起因する短絡が発生していない場合にはゲート抵抗5に電流が流れ、当該短絡が発生した場合にはゲート抵抗5に電流が流れないように、抵抗6及び7によって設定されている。
即ち、直列に接続されたJFET1及び2に短絡が発生していない場合、ゲート抵抗5に電流が流れ、この際、トランジスタ11及び13はオン状態になり、トランジスタ12はオフ状態となる。この状態では、フォトカプラ24には電流が流れないため、当該フォトカプラ24ではJFET2のドレイン・ソース間の電圧(Vds)の上昇は検出されない。
一方、直列に接続されたJFET1及び2に短絡が発生した場合、ゲート抵抗5に電流が流れず、この際、トランジスタ11及び13はオフ状態となり、トランジスタ12はオン状態となる。この状態では、フォトカプラ24には電流が流れるため、当該フォトカプラ24ではJFET2のドレイン・ソース間の電圧(Vds)の上昇が検出される。
なお、このように過電流検出回路50においてJFET2のドレイン・ソース間の電圧(Vds)の上昇(過電流によるドレイン・ソース電圧の上昇)が検出された場合、当該過電流検出回路50に備えられるフォトカプラ24は過電流による電圧の上昇が検出された旨の信号(以下、過電流信号と表記)を例えば外部のコンピュータ等に出力する。この場合、外部のコンピュータでは、例えばJFET2に対してゲートオフ信号(JFET2をオフ状態にする信号)等を出力するような対応が行われる。
上記したように第1の実施形態においては、JFET2のゲート端子及びソース端子間にキャパシタ33を接続する構成により、ゲート・ソース間のキャパシタンスの増加によってゲート・ソース間の電圧の上昇を抑制することができ、当該ゲート・ソース間の電圧の上昇によってオフ状態のJFET2が誤ってオン状態となることを回避することができる。このため、当該JFET2とゲート駆動回路100とからなるインバータの誤動作を防止することが可能となる。
更に、第1の実施形態においては、JFET2のドレイン端子及びソース端子間に過電流検出回路を接続する構成により、当該JFET2のドレイン・ソース間の電圧の上昇(つまり、過電流の発生)を検出することが可能となり、当該過電流の発生が検出された場合にはJFET2に対してゲートオフ信号等を出力するような対応をとることによってサージ電圧などに起因する直列のJFETの短絡の発生に伴う過電流による素子破壊の防止(つまり、保護)を実現することができる。
(第2の実施形態)
次に、第2の実施形態について説明する。なお、以下の各実施形態における構成のうち第1の実施形態で説明した部分と同一部分の詳細な説明は省略する。
図2は、第2の実施形態に係るゲート駆動回路の一例を示す図である。図2に示すように、第2の実施形態に係るゲート駆動回路200は、シリコンカーバイド(SiC)を用いたノーマリオン型JFET(接合型電界効果トランジスタ)2と接続される。ゲート駆動回路200及びJFET2は、インバータを構成する。
また、図2においては省略されているが、上段のJFET1には、下段のJFET2と同様にゲート駆動回路200と同様のゲート駆動回路が接続される。
次に、第2の実施形態について説明する。なお、以下の各実施形態における構成のうち第1の実施形態で説明した部分と同一部分の詳細な説明は省略する。
図2は、第2の実施形態に係るゲート駆動回路の一例を示す図である。図2に示すように、第2の実施形態に係るゲート駆動回路200は、シリコンカーバイド(SiC)を用いたノーマリオン型JFET(接合型電界効果トランジスタ)2と接続される。ゲート駆動回路200及びJFET2は、インバータを構成する。
また、図2においては省略されているが、上段のJFET1には、下段のJFET2と同様にゲート駆動回路200と同様のゲート駆動回路が接続される。
第2の実施形態に係るゲート駆動回路200は、ドライバ(フォトカプラ)25、JFET2用のゲート抵抗(第1のゲート抵抗)5、ダイオード20、ゲートオフ用のゲート抵抗(第2のゲート抵抗)21、過電流検出用駆動電源26、ドライバ駆動電源(負バイアス電圧源)27及び過電流検出回路50を備える。
ドライバ25は、ゲート抵抗5がゲート抵抗21とダイオード20との直列接続に並列に接続されている経路(つまり、ゲート抵抗5とゲート抵抗21及びダイオード20の直列接続との並列回路を含む経路)を介してJFET2のゲート端子に接続される。
ゲートオフ用のゲート抵抗21は、並列に接続されているJFET2用のゲート抵抗5と比較して抵抗値が低い。また、ダイオード20のアノードは、JFET2のゲート端子に接続され、カソードはゲート抵抗21に接続される。
なお、ゲートオン時にはゲート抵抗5側の経路が用いられ、ゲートオフ時にはゲート抵抗21とダイオード20とが直列接続されている側の経路が用いられる。
第2の実施形態に係るゲート駆動回路200においては、例えば図2において直列上段に接続されたJFET1が高速にオフ状態からオン状態になり、直列下段に接続されたJFET2の定常オフ状態において、ゲート抵抗5よりも抵抗値が低いゲート抵抗21と上記したようなダイオード20との直列接続がゲート抵抗5に対して並列に接続されていることにより、JFET2のドレイン・ゲート間の浮遊キャパシタを介してのゲート・ソース間の電圧上昇が抑制される。
また、第2の実施形態に係るゲート駆動回路200において、上記した過電流検出用閾値(電圧値)は、直列に接続されたJFET1及び2に短絡が発生していない場合にはダイオード20が接続されている経路に電流が流れ、当該短絡が発生した場合にはダイオード20が接続されている経路に電流が流れないように、抵抗6及び7によって設定されている。
即ち、直列に接続されたJFET1及び2に短絡が発生していない場合、ダイオード20が接続されている経路に電流が流れ、この際、トランジスタ11及び13はオン状態になり、トランジスタ12はオフ状態となる。この状態では、フォトカプラ24には電流が流れないため、当該フォトカプラ24ではJFET2のドレイン・ソース間の電圧(Vds)の上昇は検出されない。
一方、直列に接続されたJFET1及び2に短絡が発生した場合、ダイオード20が接続されている経路に電流が流れず、この際、トランジスタ11及び13はオフ状態となり、トランジスタ12はオン状態となる。この状態では、フォトカプラ24には電流が流れるため、当該フォトカプラ24ではJFET2のドレイン・ソース間の電圧(Vds)の上昇が検出される。
上記したように第2の実施形態においては、シリコンカーバイド(SiC)を用いたJFET(接合型電界効果トランジスタ)2のゲート端子及びドライバ25を、ゲート抵抗5より抵抗値が低いゲートオフ用のゲート抵抗21と当該ゲート端子にアノードを接続し、当該ゲート抵抗21にカソードを接続したダイオード20との直列接続に当該ゲート抵抗5が並列に接続されている経路を介して接続する構成としている。
この構成により、例えばノイズ・外乱等の影響によってゲート抵抗5に電流が流れることによるゲート・ソース間の電圧の上昇を抑制できる。このため、当該ゲート・ソース間の電圧の上昇によってオフ状態のJFET2が誤ってオン状態となることを回避することができる。したがって、第2の実施形態によれば、ゲート駆動回路200とJFET2とからなるインバータの誤動作を防止することが可能となる。
更に、第1の実施形態と同様に、JFET2のドレイン端子及びソース端子間に過電流検出回路を接続する構成により、当該JFET2のドレイン・ソース間の電圧の上昇(つまり、過電流の発生)を検出することが可能となり、当該過電流の発生が検出された場合にはJFET2に対してゲートオフ信号等を出力するような対応をとることによって過電流による素子破壊の防止(つまり、保護)を実現することができる。
(第3の実施形態)
次に、第3の実施形態について説明する。
図3は、第3の実施形態に係るゲート駆動回路の一例を示す図である。図3に示すように、第3の実施形態に係るゲート駆動回路300は、SiCを用いたJFET2と接続される。ゲート駆動回路300及びJFET2は、インバータを構成する。
また、図3においては省略されているが、上段のJFET1には、JFET2と同様に、ゲート駆動回路300と同様のゲート駆動回路が接続される。
次に、第3の実施形態について説明する。
図3は、第3の実施形態に係るゲート駆動回路の一例を示す図である。図3に示すように、第3の実施形態に係るゲート駆動回路300は、SiCを用いたJFET2と接続される。ゲート駆動回路300及びJFET2は、インバータを構成する。
また、図3においては省略されているが、上段のJFET1には、JFET2と同様に、ゲート駆動回路300と同様のゲート駆動回路が接続される。
図3に示すゲート駆動回路300は、第1の実施形態でも述べた、ドライバ(フォトカプラ)25、JFET2用のゲート抵抗(第1のゲート抵抗)5、過電流検出用駆動電源26、ドライバ駆動電源(負バイアス電圧源)27、コンデンサ(キャパシタ)33を備え、第2の実施形態でも述べた、ダイオード20、ゲートオフ用のゲート抵抗(第2のゲート抵抗)21を備える。
更に、第3の実施形態に係るゲート駆動回路300は、図3に示すように、過電流検出回路51を備える。この過電流検出回路51は、前述した第1、第2の実施形態における過電流検出回路50と同様にJFET2のドレイン・ソース間の過電流の発生を検出する。また、第3の実施形態において、過電流検出回路51は、ツェナーダイオード40を備える。
過電流検出用駆動電源26は、過電流検出回路51に電源を供給する。ツェナーダイオード40は、一定の電圧を得るために用いられる素子であり、ゲート電圧(JFET2のゲート・ソース間にかかる電圧)を低下させる。このツェナーダイオード40は、図3に示すように、ゲート抵抗5とドライバ25との間の経路に接続される。ツェナーダイオード40のカソードは当該経路およびダイオード15のカソードに接続され、ツェナーダイオード40のアノードは抵抗10におけるフォトカプラ24側でない端子に接続される。
第1の実施形態と同様に、第3の実施形態に係るゲート駆動回路300においては、例えば図1において直列上段に接続されたJFET1が高速にオフ状態からオン状態になり、直列下段に接続されたJFET2の両端に主回路直流電圧が印加された場合、JFET2のゲート・ソース間に接続されたキャパシタ33により、JFET2のドレイン・ゲート間の浮遊キャパシタを介してのゲート・ソース間の電圧上昇が抑制される。
また、第2の実施形態と同様に、第3の実施形態に係るゲート駆動回路300においては、例えば図3において直列上段に接続されたJFET1が高速にオフ状態からオン状態になり、直列下段に接続されたJFET2の定常オフ状態において、ゲート抵抗5よりも抵抗値が低いゲート抵抗21と上記したようなダイオード20との直列接続がゲート抵抗5に対して並列に接続されていることにより、JFET2のドレイン・ゲート間の浮遊キャパシタを介してのゲート・ソース間の電圧上昇が抑制される。
さらに、第3の実施形態に係るゲート駆動回路300においては、上記したツェナーダイオード40により過電流検出直後(つまり、過電流検出回路51によって過電流の発生が検出された直後)にゲート電圧を適切に低下させることができる。
上記したように第3の実施形態では、第1の実施形態と同様に、JFET2のドレイン端子及びソース端子間に過電流検出回路を接続する構成により、当該JFET2のドレイン・ソース間の電圧の上昇(つまり、過電流の発生)を検出することが可能となり、当該過電流の発生が検出された場合にはJFET2に対してゲートオフ信号等を出力するような対応をとることによって過電流による素子破壊の防止(つまり、保護)を実現することができる。
更に、第3の実施形態においては、ゲート抵抗5とドライバ25との間の経路に接続されるツェナーダイオード40を過電流検出回路51内に備える構成により、過電流検出直後にゲート電圧を低下させることで、JFET2のドレイン・ソース間に流れる過電流を絞った状態での保護(つまり、素子破壊の防止)が可能となる。
また、第3の実施形態においては、第1および第2の実施形態と同様に、上下スイッチング素子の短絡時には過電流検出回路により検出している電圧Vdsが上昇し、トランジスタ11、13がオフ、トランジスタ12がオンすることで過電流信号を出力し、保護を実現するが、ツェナーダイオード40を追加することで、過電流の発生の検出直後にゲート電圧を適切に低下させることでJFETのドレイン・ソースに流れる過電流を絞った状態での保護を行うことができる。
第3の実施形態で説明したツェナーダイオード40は、第1の実施形態や第2の実施形態におけるゲート駆動回路のドライバとゲート抵抗との間の経路に設けてもよい。
なお、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
1,2…SiCノーマリオン型JFET、5…オン用ゲート抵抗、11,12,13…バイポーラトランジスタ、14,15,16,20…ダイオード、17,19,33…コンデンサ、21…オフ用低抵抗、25…ドライバ、26…過電流検出用駆動電源、27…ドライバ駆動電源、40…ツェナーダイオード、50,51…過電流検出回路、100,200,300…ゲート駆動回路。
Claims (4)
- シリコンカーバイドを用いた接合型電界効果トランジスタのゲート端子に、ゲート抵抗を介して接続され、前記接合型電界効果トランジスタをオン状態またはオフ状態にする信号を出力するドライバと、
前記接合型電界効果トランジスタのゲート端子及びソース端子間に接続されたコンデンサと、
前記接合型電界効果トランジスタのドレイン端子及びソース端子間に接続され、当該ドレイン・ソース間の過電流の発生を検出する過電流検出回路と
を具備することを特徴とするゲート駆動回路。 - シリコンカーバイドを用いた接合型電界効果トランジスタのゲート端子に、第1のゲート抵抗より抵抗値が低い第2のゲート抵抗と、前記ゲート端子にアノードを接続し前記第2のゲート抵抗にカソードを接続したゲートオフ用のダイオードとの直列接続に前記第1のゲート抵抗が並列に接続されている経路を介して接続され、前記接合型電界効果トランジスタをオン状態またはオフ状態にする信号を出力するドライバと、
前記接合型電界効果トランジスタのドレイン端子及びソース端子間に接続され、当該ドレイン・ソース間の過電流の発生を検出する過電流検出回路と
を具備することを特徴とするゲート駆動回路。 - 前記接合型電界効果トランジスタをオフ状態とする際に前記接合型電界効果トランジスタに負バイアス電圧を供給する負バイアス電圧源を更に具備することを特徴とする請求項1または2記載のゲート駆動回路。
- 前記過電流検出回路は、
前記ゲート抵抗及び前記ドライバの間の経路に接続されて、前記接合型電界効果トランジスタのゲート・ソース間の電圧を低下させるツェナーダイオードを備える
ことを特徴とする請求項2記載のゲート駆動回路。
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Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
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CN113544954A (zh) * | 2019-11-06 | 2021-10-22 | 东芝三菱电机产业系统株式会社 | 电力变换装置 |
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CN116660715B (zh) * | 2023-07-31 | 2023-10-20 | 采埃孚汽车科技(张家港)有限公司 | 电动助力转向系统的驱动晶体管的老化检测系统和方法 |
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