JP6009815B2 - ゲート駆動回路 - Google Patents

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Description

本発明の実施形態は、ゲート駆動回路に関する。
従来では、ハイブリッド電気自動車のモータ可変速ドライブ用インバータまたは太陽光発電用電力系統接続インバータ等では、スイッチングデバイスとしてSi(シリコン)を材料としたIGBT(絶縁ゲートバイポーラトランジスタ)またはMOSFET(MOS型電界効果トランジスタ)が用いられている。
一方、近年では、材料特性として同一の厚さでも高電圧を印加できるため、同一の電圧用スイッチングデバイスとして用いた際にSiよりも薄型化することが可能であり、結果として導通損失が小さいSiC(シリコンカーバイド)を用いたノーマリオフ型のトランジスタ(MOS型電界効果トランジスタ)が実用化されつつある。
このようなトランジスタによれば、低導通損失と、高速低損失スイッチング特性との両面から、インバータの発熱損失を飛躍的に低減することが可能である。このため、高パワー密度化が要求されるハイブリッド電気自動車、電気自動車及び太陽光発電用インバータ等の省エネ・環境調和型インバータへの適用が期待されている。
なお、一般的なゲート駆動回路としては、半導体スイッチのゲートにそれぞれの正負バイアス電圧を加えてゲートオン及びオフを行うことが知られている。
特開平10−304650号公報
しかしながら、上記したようにSiCを用いたノーマリオフ型のトランジスタを実際にインバータで動作させる場合において、ゲートオン時の正バイアスと同レベルの負バイアスをゲートオフ時に加えると、オンとオフの閾値がシフトしてしまい、スイッチとしての性能が低下する。
また、SiCを用いたトランジスタのオンとオフの閾値電圧は正であるが0に近く、例えば上下アームの使用の際には、下段素子のオフ状態において上段素子がオンするタイミングで下段スイッチのドレイン・ソース電圧が0Vから急激に上昇し、ゲート・ドレイン間の浮遊キャパシタを介してゲート・ソース間の電圧を上昇させる。このため、オフとオンの閾値を超過して、下段素子が誤ってオン状態となる場合がある。
即ち、上記したSiCを用いたノーマリオフ型のトランジスタを、同レベルの正バイアス電圧及び負バイアス電圧を加えるゲート駆動回路で駆動させた場合には、インバータが不正動作する可能性がある。
そこで、本発明が解決しようとする課題は、インバータの不正動作を防止することが可能なゲート駆動回路を提供することにある。
実施形態によれば、シリコンカーバイドを用いたMOS型電界効果トランジスタと接続されるゲート駆動回路が提供される。
実施形態に係るゲート駆動回路は、前記MOS型電界効果トランジスタのゲート端子に、ゲート抵抗を含む経路及び前記ゲート抵抗を含む当該経路に並列に接続した低インピーダンス経路を介して接続され、前記MOS型電界効果トランジスタがオフ状態の際には前記低インピーダンス経路を選択するドライバを具備する。
実施形態に係るゲート駆動回路は、前記MOS型電界効果トランジスタのソース端子と前記ドライバとの間に接続され、前記MOS型電界効果トランジスタをオン状態とする際に供給される正バイアス電圧に対して絶対値が小さく、かつ、0より大きい負バイアス電圧を、前記MOS型電界効果トランジスタをオフ状態とする際に供給する負バイアス電圧源を具備する。
第1の実施形態に係るゲート駆動回路について説明するための図。 第2の実施形態に係るゲート駆動回路について説明するための図。 第3の実施形態に係るゲート駆動回路について説明するための図。 第4の実施形態に係るゲート駆動回路について説明するための図。
以下、図面を参照して、各実施形態について説明する。
(第1の実施形態)
まず、図1を参照して、第1の実施形態に係るゲート駆動回路について説明する。図1に示すように、本実施形態に係るゲート駆動回路10は、シリコンカーバイド(SiC)を用いたMOS型電界効果トランジスタ(MOSFET)20aと接続される。
ゲート駆動回路10及びMOSFET20aは、インバータを構成する。図1においては省略されているが、例えば3相インバータの場合、当該インバータのUVW各相は、図1に示すMOSFET20a及び20bのように、2つの直列接続されたスイッチング素子で構成される。なお、図1に示すMOSFET20a及び20bは、インバータにおける主回路を構成する。この直列接続されたMOSFET20a及び20bは、インバータにおいて交互にオン・オフされる。
また、図1においては省略されているが、上段のMOSFET20bには、MOSFET20aと同様に、ゲート駆動回路10と同様のゲート駆動回路が接続される。
図1に示すゲート駆動回路10は、ドライバ11及び負バイアス電圧源12を備える。
ドライバ11は、ゲート駆動回路10と接続されているインバータの制御回路(図示せず)からのゲート制御信号を受けて、ゲートオン・オフ信号(MOSFET20aをオン状態またはオフ状態にする信号)を出力する。ドライバ11は、MOSFET20aのゲート端子に、MOSFET20a用のゲート抵抗13を含む経路及び当該経路とは異なるゲートオフ用の低インピーダンス経路14を介して接続される。なお、ゲートオン時にはゲート抵抗13を含む経路が用いられ、ゲートオフ時には低インピーダンス経路14が用いられる。
負バイアス電圧源12は、MOSFET20aのソース端子とドライバ11との間に接続される。負バイアス電圧源12は、MOSFET20aをオン状態とする際に供給される正バイアス電圧(値)に対して絶対値が小さく、かつ、0より大きい負バイアス電圧(値)を、MOSFET20aをオフ状態とする際に供給する。
なお、本実施形態に係るゲート駆動回路10には、上記した正バイアス電圧を供給する正バイアス電圧源が設けられているが、図1においては便宜的に省略されている。
本実施形態に係るゲート駆動回路10においては、例えば図1において直列上段に接続されたMOSFET20bが高速にオフ状態からオン状態になり、直列下段に接続されたMOSFET20aの両端に主回路直流電圧が印加された場合、ゲートオフ用の低インピーダンス経路14により、MOSFET20aのドレイン・ゲート間の浮遊キャパシタを介してのゲート・ソース間の電圧上昇が抑制される。
上記したように本実施形態においては、SiC(シリコンカーバイド)を用いたMOSFET(MOS型電界効果トランジスタ)20aのゲート端子とドライバ11とが、ゲート抵抗13を含む経路及び当該経路とは異なる低インピーダンス経路14を介して接続される構成により、ノイズ・外乱等の影響によってゲート抵抗13に電流が流れることによる電圧の上昇を抑制することができる。
また、本実施形態においては、負バイアス電圧源12がMOSFET20aをオン状態とする際に供給される正バイアス電圧に対して絶対値が小さく、かつ、0より大きい負バイアス電圧を供給する構成により、上記したようにノイズ・外乱等の影響によってゲート・ソース間の電圧が上昇したとしても、負バイアス電圧によりオフとオンの閾値を超えることを防止することができる。
即ち、本実施形態においては、ゲート・ソース間の電圧の上昇によってオフ状態のMOSFET20aが誤ってオン状態となることを回避することができるため、当該MOSFET20aからなるインバータの不正動作を防止することが可能となる。
また、本実施形態においては、上記したように負バイアス電圧源12がMOSFET20aをオン状態とする際に供給される正バイアス電圧に対して絶対値が小さく、かつ、0より大きい負バイアス電圧を供給することにより、負バイアス電圧を正バイアス電圧と同レベルで供給する場合と比較して、酸化膜の劣化によるSiC(シリコンカーバイド)の特性の低下を防止することができる。
なお、SiCの特性を維持するためには、負バイアス電圧源12は、正バイアス電圧に対して絶対値が1/5以下である負バイアス電圧を供給することが好ましい。以下の各実施形態についても同様である。
(第2の実施形態)
次に、図2を参照して、第2の実施形態に係るゲート駆動回路について説明する。なお、前述した図1と同様の部分には同一参照符号を付してその詳しい説明を省略する。ここでは、図1と異なる部分について主に述べる。
図2に示すように、本実施形態に係るゲート駆動回路30は、SiCを用いたMOSFET20aと接続される。ゲート駆動回路30及びMOSFET20aは、インバータを構成する。
また、図2においては省略されているが、上段のMOSFET20bには、MOSFET20aと同様に、ゲート駆動回路30と同様のゲート駆動回路が接続される。
本実施形態に係るゲート駆動回路30は、図2に示すように、キャパシタ31を備える。このキャパシタ31は、図2に示すようにMOSFET20aのゲート端子及びソース端子間(つまり、ゲート・ソース間)に接続される。
本実施形態に係るゲート駆動回路30においては、例えば図2において直列上段に接続されたMOSFET20bが高速にオフ状態からオン状態になり、直列下段に接続されたMOSFET20aの両端に主回路直流電圧が印加された場合、MOSFET20aのゲート・ソース間に接続されたキャパシタ31により、MOSFET20aのドレイン・ゲート間の浮遊キャパシタを介してのゲート・ソース間の電圧上昇が抑制される。
つまり、本実施形態に係るゲート駆動回路30によれば、MOSFET20aのゲート・ドレイン間の浮遊キャパシタ及びゲート・ソース間の浮遊キャパシタの両キャパシタの大きさが異なることによって電流が流れて電圧が上昇することを、キャパシタ31によるゲート・ソース間のキャパシタンスの増加により抑制する。
上記したように本実施形態においては、SiC(シリコンカーバイド)を用いたMOSFET(MOS型電界効果トランジスタ)20aのゲート端子及びソース端子間にキャパシタ31を接続する構成により、ゲート・ソース間のキャパシタンスの増加によってゲート・ソース間の電圧の上昇を抑制することができ、当該ゲート・ソース間の電圧の上昇によってオフ状態のMOSFET20aが誤ってオン状態となることを回避することができるため、当該MOSFET20aからなるインバータの不正動作を防止することが可能となる。
(第3の実施形態)
次に、図3を参照して、第3の実施形態に係るゲート駆動回路について説明する。なお、前述した図1と同様の部分には同一参照符号を付してその詳しい説明を省略する。ここでは、図1と異なる部分について主に述べる。
図3に示すように、本実施形態に係るゲート駆動回路40は、SiCを用いたMOSFET20aと接続される。ゲート駆動回路40及びMOSFET20aは、インバータを構成する。
また、図3においては省略されているが、上段のMOSFET20bには、MOSFET20aと同様に、ゲート駆動回路40と同様のゲート駆動回路が接続される。
本実施形態に係るゲート駆動回路40は、図3に示すように、ゲートオフ用のゲート抵抗(第2のゲート抵抗)41及びダイオード42を備える。
MOSFET20aのゲート端子及びドライバ11は、ゲート抵抗41及びダイオード42の直列接続にゲート抵抗(第1のゲート抵抗)13が並列に接続されている経路(つまり、ゲート抵抗13とゲート抵抗41及びダイオード42の直列接続との並列回路を含む経路)を介して接続される。ゲート抵抗41は、並列に接続されているゲート抵抗13と比較して抵抗値が低い。また、ダイオード42は、MOSFET20aのゲート端子にアノードを接続し、ゲート抵抗41にカソードを接続する。
なお、ゲートオン時にはゲート抵抗13側の経路が用いられ、ゲートオフ時にはゲート抵抗41及びダイオード42が直列接続されている側の経路が用いられる。
本実施形態に係るゲート駆動回路10においては、例えば図3において直列上段に接続されたMOSFET20bが高速にオフ状態からオン状態になり、直列下段に接続されたMOSFET20aの両端に主回路直流電圧が印加された場合、ゲート抵抗13よりも抵抗値が低いゲート抵抗41及び上記したようなダイオード42の直列接続がゲート抵抗13に対して並列に接続されていることにより、MOSFET20aのドレイン・ゲート間の浮遊キャパシタを介してのゲート・ソース間の電圧上昇が抑制される。
上記したように本実施形態においては、SiC(シリコンカーバイド)を用いたMOSFET(MOS型電界効果トランジスタ)20aのゲート端子及びドライバ11を、ゲート抵抗13より抵抗値が低いゲートオフ用のゲート抵抗41及び当該ゲート端子にアノードを接続し、当該ゲート抵抗41にカソードを接続したダイオード42の直列接続に当該ゲート抵抗13が並列に接続されている経路を介して接続する構成により、ゲート・ソース間のゲートの低抵抗化によってゲート・ソース間の電圧の上昇を抑制することができ、当該ゲート・ソース間の電圧の上昇によってオフ状態のMOSFET20aが誤ってオン状態となることを回避することができるため、当該MOSFET20aからなるインバータの不正動作を防止することが可能となる。
(第4の実施形態)
次に、図4を参照して、第4の実施形態に係るゲート駆動回路について説明する。なお、前述した図1と同様の部分には同一参照符号を付してその詳しい説明を省略する。ここでは、図1と異なる部分について主に述べる。
図4に示すように、本実施形態に係るゲート駆動回路50は、SiCを用いたMOSFET20aと接続される。ゲート駆動回路50及びMOSFET20aは、インバータを構成する。
また、図4においては省略されているが、上段のMOSFET20bには、MOSFET20aと同様に、ゲート駆動回路50と同様のゲート駆動回路が接続される。
本実施形態に係るゲート駆動回路50は、図4に示すように、昇高圧チョッパ回路51を備える。なお、前述した図1〜図3においては省略されていたが、ゲート駆動回路50は、MOSFET20aをオン状態とする際に正バイアス電圧を供給する正バイアス電圧源52を備える。
昇高圧チョッパ回路51は、正バイアス電圧源52によって供給される正バイアス電圧から負バイアス電圧を生成する。昇高圧チョッパ回路51によって生成された負バイアス電圧は、MOSFET20aをオフ状態とする際に供給される。
また、昇高圧チョッパ回路51によって生成された負バイアス電圧の電圧値は、前述した第1の実施形態において説明したように、正バイアス電圧に対して絶対値が小さく、かつ、0より大きい。好ましくは、正バイアス電圧に対して絶対値が1/5以下である。
上記したように本実施形態においては、正バイアス電圧源52によって供給される正バイアス電圧から負バイアス電圧を生成する昇高圧チョッパ回路51を備える構成により、前述した第1の実施形態に係るゲート駆動回路10において負バイアス電圧源12を用いない構成とすることができる。
ここでは、前述した第1の実施形態に係るゲート駆動回路10において負バイアス電圧源12を用いない構成とすることについて説明したが、前述した第2の実施形態に係るゲート駆動回路30及び第3の実施形態に係るゲート駆動回路40においても同様に、本実施形態を適用することによって負バイアス電圧源を用いない構成とすることが可能である。
以上説明した実施形態に係るゲート駆動回路によれば、オフ状態のMOSFET20aが誤ってオン状態となることを回避することができるため、当該MOSFET20aからなるインバータの不正動作を防止することが可能となる。
なお、本願発明は、上記各実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記各実施形態に開示されている複数の構成要素の適宜な組合せにより種々の発明を形成できる。例えば、各実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。更に、異なる実施形態に亘る構成要素を適宜組合せてもよい。
10,30,40,50…ゲート駆動回路、11…ドライバ、12…負バイアス電圧源、13…ゲート抵抗(第1のゲート抵抗)、14…低インピーダンス経路、20a,20b…MOSFET(MOS型電界効果トランジスタ)、31…キャパシタ、41…ゲート抵抗(第2のゲート抵抗)、42…ダイオード、51…昇高圧チョッパ回路、52…正バイアス電圧源。

Claims (3)

  1. シリコンカーバイドを用いたMOS型電界効果トランジスタと接続されるゲート駆動回路であって、
    前記MOS型電界効果トランジスタのゲート端子に、ゲート抵抗を含む経路及び前記ゲート抵抗を含む当該経路に並列に接続した低インピーダンス経路を介して接続され、前記MOS型電界効果トランジスタがオフ状態の際には前記低インピーダンス経路を選択するドライバと、
    前記MOS型電界効果トランジスタのソース端子と前記ドライバとの間に接続され、前記MOS型電界効果トランジスタをオン状態とする際に供給される正バイアス電圧に対して絶対値が小さく、かつ、0より大きい負バイアス電圧を、前記MOS型電界効果トランジスタをオフ状態とする際に供給する負バイアス電圧源と
    を具備するゲート駆動回路。
  2. 前記負バイアス電圧源によって供給される負バイアス電圧値は、前記正バイアス電圧値に対して絶対値が1/5以下であることを特徴とする請求項1に記載のゲート駆動回路。
  3. 前記負バイアス電圧源は、前記正バイアス電圧から前記負バイアス電圧を生成する昇高圧チョッパ回路を含むことを特徴とする請求項1又は請求項2に記載のゲート駆動回路。
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