JP6294970B2 - 駆動回路、電力変換装置、およびモータシステム - Google Patents

Description

本発明は、駆動回路、電力変換装置、およびモータシステムに関し、特に、シリコンカーバイド材料などを用いたパワー半導体デバイスと、それを駆動する半導体駆動回路とを備えた電力変換装置などに適用して有効な技術に関する。

例えば、特許文献１には、絶縁ゲート型半導体素子のミラー時間を短縮し、当該半導体素子を備えたＰＷＭ（Pulse Width Modulation）インバータのデッドタイムを短縮するため、当該半導体素子のゲート−エミッタ間にコンデンサおよびスイッチからなる直列回路を挿入した構成が示されている。

また、特許文献２や特許文献３には、いわゆる誤点弧の問題を解決する方式が示されている。誤点弧とは、下アームのスイッチがオフし、上アームのスイッチがオンした際に、下アームのスイッチのゲート電圧が持ち上がる結果、当該スイッチが誤ってオンとなる現象である。

具体的には、下アームのスイッチのゲートに、いわゆるスイッチドキャパシタ回路を接続し、該スイッチドキャパシタ回路を用いて下アームのスイッチのゲートに動的に負電圧を印加する技術が示されている。また、非特許文献１、非特許文献２および非特許文献３には、ＳｉＣ ＭＯＳＦＥＴ（Silicon Carbide Metal Oxide Semiconductor Field Effect Transistor）を連続して通電させるとしきい値電圧の変動が生じる旨が記載されている。

特開２０００−３３３４４１号公報 特開２００４−１５９４２４号公報 特開２００９−０２１８２３号公報

Mrinal K. Das，"Commercially Available Cree Silicon Carbide Power Devices: Historical Success of JBS Diodes and Future Switch Prospects"，CS MANTECH Conference，May 16th-19th，2011，Palm Springs，California，USA Xiao Shen，他７名，"Atomic-scale origins of bias-temperature instabilities in SiC-SiO2 structures"，APPLIED PHYSICS LETTERS 98，063507，2011 Aivars J. Lelis,他６名，"Time Dependence of Bias-Stress-Induced SiC MOSFET Threshold-Voltage Instability Measurements"，IEEE Transactions on Electron Devices，Vol.55，No.8，pp1835-1840，August 2008

地球環境保全という大きな社会潮流の中で、環境負荷を低減するエレクトロニクス事業の重要性が増している。中でもパワーデバイスは、鉄道車両やハイブリッド・電気自動車のインバータやエアコンのインバータ、パソコンなどの民生機器の電源に用いられており、パワーデバイスの性能改善は、インフラシステムや民生機器の電力効率改善に大きく寄与する。

電力効率を改善するということは、システムの稼働に必要なエネルギー資源を削減できるということであり、言い換えれば二酸化炭素の排出量削減、即ち環境負荷を低減できる。このため、パワーデバイスの性能改善に向けた研究開発が盛んに行われている。

一般的に、パワーデバイスは、大規模集積回路（ＬＳＩ）と同様シリコン（Ｓｉ）を材料としている。このＳｉパワーデバイスを用いた電力変換装置、例えばインバータなどでは、そのインバータなどで発生するエネルギー損失を低減するために、ダイオードやスイッチ素子の素子構造や不純物濃度のプロファイルを最適化して、低いオン抵抗（Ｒｏｎ）、高い電流密度、高耐圧といった特性を実現するための開発が盛んに行われている。

また、近年、シリコンよりもバンドギャップが大きいシリコンカーバイド（ＳｉＣ）やガリウムナイトライド（ＧａＮ）といった化合物半導体が、パワーデバイス材料として注目されている。これら化合物半導体は、バンドギャップが大きいため、破壊耐圧がシリコンの１０倍程度ある。

このため、化合物デバイスは、Ｓｉデバイスよりも膜厚を薄くでき、導通時の抵抗値（Ｒｏｎ）を大幅に下げられる。その結果、抵抗値（Ｒｏｎ）と導通電流（ｉ）の積であらわされる、所謂導通損失（Ｒｏｎ・ｉ２）を削減でき電力効率改善に大きく寄与できる。このような特長に着目し、化合物材料を用いたダイオードやスイッチ素子の開発が盛んに進められている。

このようなパワーデバイスの応用としては、例えば特許文献１の図６に示されるような、いわゆるインバータ装置（ＤＣ／ＡＣ変換装置）が一般的である。インバータ装置とは、高電圧側（上アーム）の電源と低電圧側（下アーム）の電源との間に、パワーデバイスからなるスイッチ素子と還流ダイオードが直列に２つ接続されるものである。

これら上下アームのスイッチ素子を交互にオン、オフさせることにより、インバータ装置前段のＤＣレベルをＡＣレベルに変換して後段のＡＣ絶縁トランスやモータといった負荷回路に供給する。

この時インバータで発生する損失として挙げられるのは、前述の通りスイッチ素子やダイオードのオン抵抗（Ｒｏｎ）による導通損失やリカバリ損失、またはスイッチング動作、即ちスイッチ素子がオンからオフもしくはオフからオン状態に遷移する期間（ドレイン・ソース間に電位差が生じている期間）において、ドレイン・ソース間電流が流れることによって発生するスイッチ損失が主である。このようなスイッチ素子への応用が期待されている素子に、ＳｉＣ ＭＯＳＦＥＴ（以下ＳｉＣＭＯＳ）が挙げられる。

ＳｉＣＭＯＳは、既存のＳｉ ＭＯＳＦＥＴと素子構造がほぼ同じであり、その駆動方法もＳｉ ＭＯＳＦＥＴの駆動方法と同様である。言い換えれば、既存のＳｉ素子用のゲート駆動回路を流用できるので使い勝手がよい。

さらには、Ｓｉ素子に比べてオン抵抗が低いため、インバータ動作に伴う損失を低減できるという利点もある。しかしながら、ＳｉＣＭＯＳは、非特許文献１〜３に示されているように、連続通電動作をさせると、しきい値電圧が変動するという課題が報告されている。

例えば、正バイアスをゲートに長時間印加すると正側にδＶｔｐだけしきい値がシフト（Positive Bias Temperature Instability）し、負バイアスをゲートに長時間印加すると負側にδＶｔｎだけしきい値がシフト（Negative Bias Temperature Instability）する。このようにしきい値がシフトすると、次のような新たな課題が生じ得る。

すなわち、しきい値が負側にシフトするため、インバータ装置において誤点孤による短絡電流損失が発生する恐れが生じる。

この誤点孤は、例えば下アームがオフしている状態で、上アームがオフからオン状態になる場合に生じる。この場合、下アームのドレイン電圧ＶＤＳＤが急激に上昇することによって、下アームのスイッチ素子のゲート−ドレイン間容量に充放電電流が流れる。

その結果、下アームのスイッチ素子のゲート−ソース間電圧ＶＧＳＤがオフ状態の電圧レベルから上昇する。そして、当該電圧レベルがスイッチ素子のしきい値を超えてしまうと、本来オフしている状態の下アームのスイッチ素子が誤ってオン状態になる。

このように、誤点孤は、本来オフとなる筈のスイッチが誤ってオンする現象である。誤点孤は、下アームのスイッチ素子としてＳｉ ＭＯＳＦＥＴを用いた場合でも生じ得るが、特にＳｉＣＭＯＳを用いた場合、オフ期間におけるゲートへの継続的な負電圧の印加に伴いしきい値が負側にシフトするため、より生じ易くなる。

さらに、このしきい値のシフト量は、負電圧の印加時間が長くなるほど大きくなるために、この負電圧の印加時間が長くなるほど誤点孤が生じ易くなる。

この誤点孤が発生すると、下アームのスイッチ素子がオンするため、上アーム側の高電圧側電源と下アーム側の低電圧側電源が短絡し、電源間に大きな短絡電流が流れる。

この短絡電流は、インバータ装置の損失増加を引き起こし、場合によってはスイッチ素子が発熱して破壊してしまう可能性もある。また、しきい値のシフト量が複数のチップ間で均一にシフトしない可能性もあり、この場合、しきい値のシフト量が大きい素子（しきい値が低くなってしまった素子）に還流電流が集中し、素子が発熱して破壊してしまう恐れもある。

このようにＳｉＣＭＯＳは、低オン抵抗かつＳｉ素子の周辺回路を流用できるという利点だけではなく、しきい値が変動することで、誤点孤の発生による損失増加や電流集中による素子が破壊してしまう恐れがある。

このような問題を解決する手段としては、特許文献２や特許文献３に開示されるような、いわゆるスイッチドキャパシタ方式がある。しかしながら、特許文献２および特許文献３の方式では、スイッチ素子がオフ期間の間、ゲートに負電圧が継続的に印加される。

そのため、前述したようにスイッチ素子としてＳｉＣＭＯＳを用いる場合には、しきい値のシフト量がよりオンし易い方向に増大してしまう。その結果、下アームがオフの期間で上アームがオンした瞬間に下アームで誤点孤が生じたり、場合によっては、上アームがオンした後であっても微小なノイズなどによって下アームで誤点孤が生じる恐れがある。

また、特許文献２および特許文献３のようなスイッチドキャパシタ方式では、スイッチ素子のゲートの負電圧を当該ゲートノードとキャパシタの一端との間のフローティングノードによって保持している。

そのため、ノイズやリーク電流などに起因して安定した負電圧を所望の期間維持することが困難となる場合がある。例えば、特許文献２や特許文献３では、当該フローティングノードにダイオードが接続されているが、当該ダイオードを介してリーク電流が生じる恐れがある。

さらに、スイッチドキャパシタ方式では、その容量値などをスイッチ素子のゲート容量などを考慮して最適に設計することで所望の負電圧レベルを生成する必要があるが、この際に当該容量値の最適化が困難となる恐れがある。

すなわち、スイッチ素子としてＳｉＣＭＯＳを用いる場合には、前述したようなしきい値のシフト量やそのシフト量のチップ間ばらつきなどを考慮する必要があるため、容量値の最適化が容易とは言えない。

また、例えば、スイッチ素子それ自体を別のものに変更したような場合には、それに併せてスイッチドキャパシタの定数設計などを再度行う必要があり、開発期間の増加を招く可能性もある。

本発明は、このようなことを鑑みてなされたものであり、パワー半導体デバイスならびにそれを駆動する半導体駆動回路を備えた電力変換装置において、誤点孤を防止し、信頼性を向上させることのできる技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴については、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

すなわち、代表的な駆動回路は、第１のスイッチ素子、第２のスイッチ素子、第３のスイッチ素子、および第４のスイッチ素子を有する。第１のスイッチ素子は、ソースが第１の電圧に接続され、ドレインが前記スイッチング回路のオン、オフを制御する駆動信号を出力する信号出力ノードに接続される。

第２のスイッチ素子は、ソースが第２の電圧に接続され、ドレインが前記信号出力ノードに接続される。第３のスイッチ素子は、ドレインが前記信号出力ノードに接続される。第４のスイッチ素子は、ドレインが前記第３のスイッチ素子のソースに接続され、ソースが第３の電圧が接続される。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。

（１）電力変換装置における誤点孤を防止することができる。

（２）電力変換装置およびそれを用いて構成されるシステムの信頼性を向上させることができる。

実施の形態１による電力変換装置の主要部における構成の一例を示す説明図である。 図１の電力変換装置に設けられるゲート駆動回路の構成の一例を示す説明図である。 図１の電力変換装置のゲート駆動回路およびスイッチング素子に注目した説明図である。 図３の動作の一例を示す波形図である。 図１のゲートドライバ制御回路における構成の一例を示す説明図である。 実施の形態２によるゲート駆動回路における構成の一例を示す説明図である。 実施の形態３によるゲート駆動回路における構成の一例を示す説明図である。 実施の形態４による電力変換装置における構成の一例を示す概略図である。 図８の還流ダイオードとして用いられるショットキバリアダイオードの構成例を示す説明図である。 図８の電力変換装置に用いられるスイッチ素子の概略構成例の断面を示す説明図である。 実施の形態５による三相モータシステムにおける構成の一例を示す説明図である。

以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。

また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。

さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。

同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。

また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。

なお、実施の形態では、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）の一例としてＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）（ＭＯＳトランジスタと略す）を用いるが、ゲート絶縁膜として非酸化膜を除外するものではない。

以下、実施の形態を図面に基づいて詳細に説明する。

（実施の形態１）
〈電力変換装置の主要部の構成例〉
図１は、本実施の形態１による電力変換装置ＰＴの主要部における構成の一例を示す説明図である。

電力変換装置ＰＴは、例えばハーフブリッジ回路の構成となっている。ハーフブリッジ回路は、例えば、ＤＣ−ＤＣ変換回路などの電源装置の一部として使用される。また、フルブリッジ回路や三相インバータ回路などに拡張して、ＤＣ−ＡＣ変換回路などの電源装置の一部として使用されたり、モータ制御装置の一部として使用されるなど、様々な用途で適宜使用される。

電力変換装置ＰＴは、図１に示すように、ゲートドライバ制御回路ＧＤＣＴＬ１，ＧＤＣＴＬ２、上アーム側のスイッチ素子ＳＷ１、下アーム側のスイッチ素子ＳＷ２、スイッチ素子ＳＷ１，ＳＷ２にそれぞれ対応する還流ダイオードＤＩ１，ＤＩ２、およびゲート駆動回路ＧＤ１，ＧＤ２を有する。また、スイッチ素子ＳＷ１およびスイッチ素子ＳＷ２は、スイッチング回路である。

第２のトランジスタスイッチであるスイッチ素子ＳＷ１および第１のトランジスタスッチであるスイッチ素子ＳＷ２は、例えばｎチャネル型のＳｉＣ ＭＯＳＦＥＴ（ＳｉＣＭＯＳ）によって構成される。スイッチ素子ＳＷ１のドレインには、電源電圧ＶＣＣが供給され、該スイッチ素子ＳＷ１のソースには、スイッチ素子ＳＷ２のドレインが接続されている。スイッチ素子ＳＷ２のソースには、接地電源電圧ＶＳＳが供給される。このスイッチ素子ＳＷ１のソースとスイッチ素子ＳＷ２のドレインとの接続部が、電圧出力ノードとなる。

電源電圧ＶＣＣは、例えば１５００Ｖ程度であり、接地電源電圧ＶＳＳは、例えば０Ｖ程度である。還流ダイオードＤＩ１，ＤＩ２は、スイッチ素子ＳＷ１，ＳＷ２のソース−ドレイン間にソース側をアノード、ドレイン側をカソードとしてそれぞれ接続される。

ゲートドライバ制御回路ＧＤＣＴＬ１は、上アーム用制御信号ＨＩＮに基づいて、上アームドライバ用制御信号ＨＯ１を出力する。ゲートドライバ制御回路ＧＤＣＴＬ２は、下アーム用制御信号ＬＩＮに基づいて、下アームドライバ用制御信号ＬＯ１を出力する。上アーム用制御信号ＨＩＮおよび下アーム用制御信号ＬＩＮは、例えば、マイクロコンピュータなどによって生成される。

ゲートドライバ制御回路ＧＤＣＴＬ１，ＧＤＣＴＬ２は、例えば、上アーム用制御信号ＨＩＮ、下アーム用制御信号ＬＩＮに対する電圧レベル変換機能、タイミング調整機能、ならびにノイズの除去機能や、各種保護機能などを担う。

第２の駆動回路であるゲート駆動回路ＧＤ１は、上アームドライバ用制御信号ＨＯ１に基づいて、スイッチ素子ＳＷ１のゲートを駆動するゲート駆動信号を生成する。第１の駆動回路であるゲート駆動回路ＧＤ２は、下アームドライバ用制御信号ＬＯ１に基づいて、スイッチ素子ＳＷ２のゲートを駆動するゲート駆動信号を生成する。

なお、特に限定はされないが、例えば、ゲートドライバ制御回路ＧＤＣＴＬ１，ＧＤＣＴＬ２およびゲート駆動回路ＧＤ１，ＧＤ２は、半導体駆動回路として１つの半導体チップで形成される。また、例えば、スイッチ素子ＳＷ１，ＳＷ２は、別の半導体チップで形成される。また、図１では、一例として、スイッチ素子ＳＷ１，ＳＷ２との接続部に負荷回路（負荷インダクタ）ＬＤが接続されている、この負荷回路の形態および接続箇所は用途に応じて適宜変更される。

〈ゲート駆動回路の構成例〉
図２は、図１の電力変換装置ＰＴに設けられるゲート駆動回路ＧＤ２の構成の一例を示す説明図である。なお、図２では、ゲート駆動回路ＧＤ２の構成例について示しているが、ゲート駆動回路ＧＤ１についても、ゲート駆動回路ＧＤ２と同様の構成となっている。

ゲート駆動回路ＧＤ２は、図示するように、トランジスタＴ１〜Ｔ４から構成されている。第１のスイッチ素子であるトランジスタＴ１および第３のスイッチ素子となるトランジスタＴ３は、Ｎチャネル型パワーＭＯＳＦＥＴからなる。第２のスイッチ素子であるトランジスタＴ２および第４のスイッチ素子であるトランジスタＴ４は、Ｐチャネル型パワーＭＯＳＦＥＴからなる。これらトランジスタＴ１〜Ｔ４は、それぞれ内蔵ダイオードＤ１〜Ｄ４を有する。

内蔵ダイオードＤ１は、トランジスタＴ１のソース−ドレイン間に、ドレイン側をカソード、ソース側をアノードにして接続される。内蔵ダイオードＤ２は、トランジスタＴ２のソース−ドレイン間に、ソース側をカソード、ドレイン側をアノードにして接続される。

内蔵ダイオードＤ３は、トランジスタＴ３のソース−ドレイン間に、ドレイン側をカソード、ソース側をアノードにして接続される。内蔵ダイオードＤ４は、トランジスタＴ４のソース−ドレイン間に、ソース側をカソード、ドレイン側をアノードにして接続される。

トランジスタＴ２のソースには、第２の電圧となる電源電圧ＶＤＤが供給されており、該トランジスタＴ２のドレインには、トランジスタＴ１のドレインおよびトランジスタＴ３のドレインがそれぞれ接続されている。

このトランジスタＴ１〜Ｔ３の接続ノードがゲート駆動回路ＧＤ２の信号出力ノードＶＯＵＴとなる。この信号出力ノードＶＯＵＴから出力される信号が、スイッチ素子ＳＷ２のゲートを駆動するゲート駆動信号となる。

トランジスタＴ１のソースには、第１の電圧となる電源電圧ＶＥＥ１が供給されている。トランジスタＴ３のソースには、トランジスタＴ４のドレインが接続されており、該トランジスタＴ４のソースには、第３の電圧となる電源電圧ＶＥＥ２が供給されている。

トランジスタＴ１〜Ｔ４のゲートには、上アームドライバ用制御信号ＨＯ１がそれぞれ入力される。トランジスタＴ１〜Ｔ４は、上アームドライバ用制御信号ＨＯ１に基づいて、ゲート駆動信号を生成する。

トランジスタＴ１のゲートには、上アームドライバ用制御信号ＨＯ１として、電源電圧ＶＥＥ２または電源電圧ＶＫＫが入力される。トランジスタＴ２のゲートには、上アームドライバ用制御信号ＨＯ１として、電源電圧ＶＤＤまたは電源電圧ＶＰＰが入力される。

トランジスタＴ３のゲートには、上アームドライバ用制御信号ＨＯ１として、電源電圧ＶＳＳまたは電源電圧ＶＥＥ２が入力される。トランジスタＴ４のゲートには、上アームドライバ用制御信号ＨＯ１として、電源電圧ＶＥＥ２または電源電圧ＶＫＫが入力される。これらトランジスタＴ１〜Ｔ４に入力される下アームドライバ用制御信号ＬＯ１は、ゲートドライバ制御回路ＧＤＣＴＬ２からそれぞれ出力される。

ここで、電源電圧ＶＤＤは、例えば＋１５Ｖ程度であり、電源電圧ＶＰＰは、例えば＋１０Ｖ程度である。電源電圧ＶＳＳは、０Ｖ程度であり、電源電圧ＶＥＥ１は、−１５Ｖ程度の負電圧である。電源電圧ＶＥＥ２は、−５Ｖ程度の負電圧であり、電源電圧ＶＫＫは、−１０Ｖ程度の負電圧である。

また、電源電圧ＶＤＤ、電源電圧ＶＰＰ、電源電圧ＶＥＥ１電源電圧ＶＥＥ２、および電源電圧ＶＫＫは、後述する図５に示す電源生成出力部ＶＳＰＹによって生成される。

ゲート駆動回路ＧＤ２は、下アームドライバ用制御信号ＬＯ１に基づいて、１５Ｖ程度の電源電圧ＶＤＤ、−１５Ｖ程度の電源電圧ＶＥＥ１、または−５Ｖ程度の電源電圧ＶＥＥ２のいずれかをゲート駆動信号として出力する。

〈ゲート駆動回路の動作例〉
続いて、ゲート駆動回路ＧＤ２の動作について説明する。

まず、ゲート駆動信号として電源電圧ＶＤＤを出力する場合、トランジスタＴ２をオンさせ、その他のトランジスタＴ１，Ｔ３，Ｔ４はオフとする。この場合、トランジスタＴ１のゲートに入力される下アームドライバ用制御信号ＬＯ１の電圧レベルは、電源電圧ＶＥＥ１となる。また、トランジスタＴ２のゲートに入力される下アームドライバ用制御信号ＬＯ１の電圧レベルは、電源電圧ＶＰＰである。

トランジスタＴ３，Ｔ４のゲートに入力される下アームドライバ用制御信号ＬＯ１の電圧レベルは、それぞれ電源電圧ＶＥＥ２である。トランジスタＴ２がオンすることにより、電源電圧ＶＤＤがゲート駆動信号としてゲート駆動回路ＧＤ２の信号出力ノードＶＯＵＴから出力される。このとき、内蔵ダイオードＤ１のカソードの電圧レベルは、電源電圧ＶＤＤ程度であり、アノードの電圧レベルは、電源電圧ＶＥＥ１程度である。

また、内蔵ダイオードＤ３のカソードの電圧レベルは、電源電圧ＶＤＤ程度であり、アノードの電圧レベルは、電源電圧ＶＥＥ２程度である。いずれの場合においても、カソード側の電圧レベルがアノード側よりも高くなるので、内蔵ダイオードＤ１，Ｄ３を介して電源間（ＶＤＤ−ＶＥＥ１、ＶＥＥ２）のショートが防止される。

続いて、ゲート駆動信号として電源電圧ＶＥＥ１を出力する場合には、トランジスタＴ１をオンさせ、その他のトランジスタＴ２，Ｔ３，Ｔ４をオフとする。この場合、トランジスタＴ１のゲートに入力される下アームドライバ用制御信号ＬＯ１の電圧レベルは、電源電圧ＶＫＫとなる。

トランジスタＴ２のゲートに入力される下アームドライバ用制御信号ＬＯ１の電圧レベルは、電源電圧ＶＤＤである。トランジスタＴ３，Ｔ４のゲートに入力される下アームドライバ用制御信号ＬＯ１の電圧レベルは、いずれも電源電圧ＶＥＥ２である。

トランジスタＴ１がオンすることにより、電源電圧ＶＥＥ１がゲート駆動信号としてゲート駆動回路ＧＤ２の信号出力ノードＶＯＵＴから出力される。この際、内蔵ダイオードＤ２のカソードの電圧レベルは、電源電圧ＶＤＤ程度であり、アノードの電圧レベルは、電源電圧ＶＥＥ１程度である。

内蔵ダイオードＤ４のアノードの電圧レベルは、電源電圧ＶＥＥ１であり、カソードの電圧レベルは、電源電圧ＶＥＥ２である。このため、いずれの場合においても、カソード側の電圧レベルがアノード側よりも高くなることになるので、内蔵ダイオードＤ２，Ｄ４を介して電源ショート（ＶＥＥ１−ＶＤＤ，ＶＥＥ２）が防止される。

そして、ゲート駆動信号として電源電圧ＶＥＥ２を出力する場合には、トランジスタＴ３，Ｔ４をそれぞれオンさせ、トランジスタＴ１，Ｔ２をそれぞれオフとする。この場合、トランジスタＴ１のゲートに入力される下アームドライバ用制御信号ＬＯ１の電圧レベルは、電源電圧ＶＥＥ１であり、トランジスタＴ２のゲートに入力される下アームドライバ用制御信号ＬＯ１の電圧レベルは、電源電圧ＶＤＤである。

また、トランジスタＴ３のゲートに入力される下アームドライバ用制御信号ＬＯ１の電圧レベルは、電源電圧ＶＳＳであり、トランジスタＴ４のゲートに入力される下アームドライバ用制御信号ＬＯ１の電圧レベルは、電源電圧ＶＫＫである。

このように、トランジスタＴ３，Ｔ４がオンすることにより、電源電圧ＶＥＥ２がゲート駆動信号としてゲート駆動回路ＧＤ１の信号出力ノードＶＯＵＴから出力される。

この際、内蔵ダイオードＤ１のカソードの電圧レベルは、電源電圧ＶＥＥ２程度であり、アノードの電圧レベルは、電源電圧ＶＥＥ１程度である。内蔵ダイオードＤ２のカソードの電圧レベルは、電源電圧ＶＤＤ程度であり、アノードの電圧レベルは、電源電圧ＶＥＥ２程度である。よって、いずれの場合においても、カソード側の電圧レベルがアノード側よりも高くなるので、内蔵ダイオードＤ１，Ｄ２を介して電源ショート（ＶＥＥ２−ＶＤＤ，ＶＥＥ１）が防止される。

このように、ゲート駆動回路ＧＤ２は、電源間ショートの発生を防止しながら、電源電圧ＶＤＤ、電源電圧ＶＥＥ１、または電源電圧ＶＥＥ２の３つの異なる電圧レベルの信号をゲート駆動信号として出力することができる。

〈スイッチ素子の駆動動作〉
続いて、図２のゲート駆動回路ＧＤ１，ＧＤ２を用いたスイッチ素子ＳＷ１，ＳＷ２の駆動例について説明する。

図３は、図１の電力変換装置ＰＴのゲート駆動回路ＧＤ１，ＧＤ２およびスイッチ素子ＳＷ１，ＳＷ２に注目した説明図である。図４は、図３の動作の一例を示す波形図である。図４の例では、下アーム側のスイッチ素子ＳＷ２がオフの状態で、上アーム側のスイッチ素子ＳＷ１をオフ状態からオン状態に遷移させた後、再びオフ状態に遷移させたときの波形が示されている。

図４において、上方から下方にかけては、電圧ＶＧＳＵ、電圧ＶＤＳＵ、電圧ＶＤＳＤ、および電圧ＶＧＳＤの波形をそれぞれ示している。電圧ＶＧＳＵは、スイッチ素子ＳＷ１のゲート−ソース間電圧である。電圧ＶＤＳＵは、スイッチ素子ＳＷ１のドレイン−ソース間電圧である。電圧ＶＤＳＤは、スイッチ素子ＳＷ２のドレイン−ソース間電圧である。電圧ＶＧＳＤは、スイッチ素子ＳＷ２のゲート−ソース間電圧である。

本実施の形態１による駆動方式では、スイッチ素子ＳＷ１がオンする直前に、スイッチ素子ＳＷ２の電圧ＶＧＳＤを電源電圧ＶＤＤのレベルから負電位ＶＥＥ１のレベルに遷移させる。そして、スイッチ素子ＳＷ１のスイッチング動作が完了した後は、電圧ＶＧＳＤを電源電圧ＶＥＥ１のレベルから電源電圧ＶＥＥ２のレベルにする点が特徴となっている。

そして、スイッチ素子ＳＷ２のオフ期間において、スイッチ素子ＳＷ１のスイッチング期間を除く期間では、電圧ＶＧＳＤは、電源電圧ＶＥＥ２のレベルに設定される。

より詳細に説明すると、まず、上アーム側のスイッチ素子ＳＷ１のゲート−ソース間電圧である電圧ＶＧＳＵを、電源電圧ＶＥＥ２の電圧レベルである−５Ｖから、電源電圧ＶＤＤの電圧レベルである例えば＋１５Ｖ程度に遷移させる。

これにより、スイッチ素子ＳＷ１のドレイン−ソース間電圧である電圧ＶＤＳＵは、スイッチ素子ＳＷ１のオン電圧（〜１Ｖ）程度まで減少する。

したがって、下アーム側のスイッチ素子ＳＷ２のドレイン・ソース間電圧である電圧ＶＤＳＤは、０Ｖ程度から１５００Ｖ程度まで上昇することになる。この時、スイッチ素子ＳＷ２のゲート・ドレイン間寄生容量Ｃｇｄには、充放電電流が流れ、その電流は、スイッチ素子ＳＷ２のゲートに流れ込む。この結果、スイッチ素子ＳＷ２のゲート−ソース間電圧である電圧ＶＧＳＤは、過渡的に上昇する。

ここで、前述した特許文献２および特許文献３の駆動方式を用いた場合、スイッチ素子ＳＷ２のオフ期間の間、ゲート−ソース間に負電位が動的かつ継続的に印加される。この場合、当該負電位が不安定であることに加えて、スイッチ素子ＳＷ２のしきい値電圧が時系列的に、よりオンし易い方向にシフトする。そのため、スイッチ素子ＳＷ１がオンした瞬間あるいはその後においてもスイッチ素子ＳＷ２で誤点孤が生じ易くなり、その結果、上アームから下アームに向けた貫通電流が生じる恐れがある。

一方、図２に示すゲート駆動回路ＧＤ１，ＧＤ２では、スイッチ素子ＳＷ１がオンする直前に、スイッチ素子ＳＷ２の電圧ＶＧＳＤを電源電圧ＶＥＥ１のレベルに遷移させている。

これによって、例えばスイッチ素子ＳＷ１がオンした瞬間に、スイッチ素子ＳＷ２のゲートにある程度大きな電流が結合するような場合であっても、そのゲート電位の上昇を十分に抑制することができる。

また、スイッチ素子ＳＷ１のスイッチング動作が完了した後には、スイッチ素子ＳＷ２のゲート−ソース間電圧である電圧ＶＧＳＤを、電源電圧ＶＥＥ１のレベルから電源電圧ＶＥＥ２のレベルに遷移させるため、スイッチ素子ＳＷ２のゲートに電源電圧ＶＥＥ１のレベルが印加される時間を短くすることができる。これによって、前述したしきい値電圧のシフト量を最小限に抑えることができる。

これらの結果、スイッチ素子ＳＷ２において誤点孤が生じ難くなり、上アームから下アームに向けた貫通電流を防止することができる。

これにより、ＳｉＣＭＯＳの低オン抵抗という特長を活かした低損失な電力変換装置を実現することができると共に、その信頼性を向上させることが可能になる。

一方、スイッチ素子ＳＷ１がオンからオフに遷移した際、スイッチ素子ＳＷ２のドレイン・ソース間電圧である電圧ＶＤＳＤは、１５００Ｖ程度から０Ｖ程度まで下降することになる。この電圧ＶＤＳＤの下降に引きずられて、スイッチ素子ＳＷ２のゲート−ソース間電圧である電圧ＶＧＳＤも下降することになる。

この電圧ＶＧＳＤの下降によって、いわゆるゲートノイズが発生する。ゲートノイズの発生によって、スイッチ素子ＳＷ２のゲート絶縁膜に高電界が印加されると、該スイッチ素子ＳＷ２の信頼性を大きく損なう恐れがある。そのため、ゲートノイズによる電圧印加は、できるだけ小さくなるようにすることが望ましい。

前述したように、そして、スイッチ素子ＳＷ１のスイッチング動作が完了した後、電圧ＶＧＳＤは、電源電圧ＶＥＥ１のレベルから電源電圧ＶＥＥ２のレベルとなっている。スイッチ素子ＳＷ１がオンからオフに遷移してゲートノイズが発生しても、電圧ＶＧＳＤは、電源電圧ＶＥＥ２の電圧レベルからある程度下降することになるが、電源電圧ＶＥＥ１の電圧レベルよりも低くなることを防止することができる。

これによって、ゲートノイズが発生しても、スイッチ素子ＳＷ２のゲート絶縁膜に印加される高電界を該ゲート絶縁膜の耐圧レベル以下とすることができ、スイッチ素子ＳＷ２の信頼性を向上させることができる。

一方、スイッチ素子ＳＷ１のスイッチング動作が完了した後においても、電圧ＶＧＳＤに電源電圧ＶＥＥ１を継続的に印加した場合には、ゲートノイズが発生した際に、スイッチ素子ＳＷ２の電圧ＶＧＳＤが電源電圧ＶＥＥ１よりも低い電圧レベルとなる恐れがあり、該スイッチ素子ＳＷ２のゲート絶縁膜に耐圧以上の高電界が印加されてしまう恐れがある。それによって、スイッチ素子ＳＷ２の信頼性が損なわれる恐れが生じてしまうことになる。

〈ゲートドライバ制御回路の構成例〉
次に、ゲートドライバ制御回路ＧＤＣＴＬ１について説明する。

図５は、図１のゲートドライバ制御回路ＧＤＣＴＬ１における構成の一例を示す説明図である。なお、図５では、ゲートドライバ制御回路ＧＤＣＴＬ１について示すが、ゲートドライバ制御回路ＧＤＣＴＬ２についても同様の構成からなる。

ゲートドライバ制御回路ＧＤＣＴＬ１は、図５に示すように、論理部ＬＧおよび電源生成出力部ＶＳＰＹから構成されている。

論理部ＬＧは、前述したマイクロコンピュータから出力される上アーム用制御信号ＨＩＮおよび下アーム用制御信号ＬＩＮに基づいて、出力制御信号ＯＣＴを生成する。電源生成出力部ＶＳＰＹは、論理部ＬＧが生成した出力制御信号ＯＣＴに基づいて、ゲート駆動回路ＧＤ１に出力するゲート駆動信号を出力する。

電源生成出力部ＶＳＰＹは、ＤＣ／ＤＣコンバータＤＣ１，ＤＣ２、信号セレクタＳＥＬ１〜ＳＥＬ３を有する。ＤＣ／ＤＣコンバータＤＣ１は、スイッチ素子ＳＷ１のソース電位ＣＯＭ（＝ＶＳＳ）を基準として、１５Ｖ程度の電源電圧ＶＤＤから、１０Ｖ程度の電源電圧ＶＰＰを生成する。ＤＣ／ＤＣコンバータＤＣ２は、スイッチ素子ＳＷ１のソース電位ＣＯＭを基準として、−１５Ｖ程度の電源電圧ＶＥＥ１から、−５Ｖ程度の電源電圧ＶＥＥ２を生成する。

信号セレクタＳＥＬ１が有する２つの入力部には、１５Ｖ程度の電源電圧ＶＤＤおよびＤＣ／ＤＣコンバータＤＣ１が生成した電源電圧ＶＰＰがそれぞれ入力される。この信号セレクタＳＥＬ１の制御端子には、論理部ＬＧが生成した出力制御信号ＯＣＴが入力される。

信号セレクタＳＥＬ１は、出力制御信号ＯＣＴに基づいて、電源電圧ＶＤＤまたは電源電圧ＶＰＰのいずれかを選択して出力する。信号セレクタＳＥＬ１から出力された信号は、ゲート駆動信号としてゲート駆動回路ＧＤ１のトランジスタＴ２のゲートに入力される。トランジスタＴ２をオンさせる場合、信号セレクタＳＥＬ１は、電源電圧ＶＰＰを出力し、該トランジスタＴ２をオフさせる場合には、電源電圧ＶＤＤを出力する。

信号セレクタＳＥＬ２の２つの入力部には、ソース電位ＣＯＭ（ＶＳＳ）およびＤＣ／ＤＣコンバータＤＣ２が生成した電源電圧ＶＥＥ２がそれぞれ入力される。信号セレクタＳＥＬ２の制御端子には、論理部ＬＧから出力される出力制御信号ＯＣＴが入力される。

信号セレクタＳＥＬ２は、出力制御信号ＯＣＴに基づいて、ソース電位ＣＯＭまたは電源電圧ＶＥＥ２のいずれかを選択して出力する。信号セレクタＳＥＬ２から出力された信号は、ゲート駆動信号としてゲート駆動回路ＧＤ１のトランジスタＴ３のゲートに入力される。信号セレクタＳＥＬ２は、トランジスタＴ３をオンさせる場合、ソース電位ＣＯＭを出力し、該トランジスタＴ３をオフさせる場合には、電源電圧ＶＥＥ２を出力する。

信号セレクタＳＥＬ３の２つの入力部には、電源電圧ＶＥＥ１およびＤＣ／ＤＣコンバータＤＣ３が生成した電源電圧ＶＫＫがそれぞれ入力される。信号セレクタＳＥＬ３の制御端子には、論理部ＬＧから出力される出力制御信号ＯＣＴが入力される。

信号セレクタＳＥＬ３は、出力制御信号ＯＣＴに基づいて、電源電圧ＶＫＫまたは電源電圧ＶＥＥ１のいずれかを選択して出力する。信号セレクタＳＥＬ３から出力された信号は、ゲート駆動信号としてゲート駆動回路ＧＤ１のトランジスタＴ１のゲートにそれぞれ入力される。

信号セレクタＳＥＬ３は、トランジスタＴ１をオンさせる場合、電源電圧ＶＫＫを出力し、該トランジスタＴ１をオフさせる場合には、電源電圧ＶＥＥ１を出力する。

信号セレクタＳＥＬ４の２つの入力部には、ＤＣ／ＤＣコンバータＤＣ２が生成した電源電圧ＶＥＥ２およびＤＣ／ＤＣコンバータＤＣ３が生成した電源電圧ＶＫＫがそれぞれ入力される。信号セレクタＳＥＬ４の制御端子には、論理部ＬＧから出力される出力制御信号ＯＣＴが入力される。

信号セレクタＳＥＬ４は、出力制御信号ＯＣＴに基づいて、電源電圧ＶＫＫまたは電源電圧ＶＥＥ２のいずれかを選択して出力する。信号セレクタＳＥＬ４から出力された信号は、ゲート駆動信号としてゲート駆動回路ＧＤ１のトランジスタＴ４のゲートにそれぞれ入力される。

信号セレクタＳＥＬ４は、トランジスタＴ４をオンさせる場合、電源電圧ＶＫＫを出力し、該トランジスタＴ４をオフさせる場合には、電源電圧ＶＥＥ２を出力する。

このように、ゲート駆動回路ＧＤ１のトランジスタＴ１は、電源生成出力部ＶＳＰＹから出力される電源電圧ＶＥＥ１または電源電圧ＶＫＫのいずれかのゲート駆動信号によって動作制御される。

トランジスタＴ２は、電源生成出力部ＶＳＰＹから出力される電源電圧ＶＤＤまたは電源電圧ＶＰＰのいずれかのゲート駆動信号によって動作制御される。同様に、トランジスタＴ３は、電源生成出力部ＶＳＰＹから出力されるソース電位ＣＯＭまたは電源電圧ＶＥＥ２のいずれかのゲート駆動信号によって動作制御され、トランジスタＴ４は、電源生成出力部ＶＳＰＹから出力される電源電圧ＶＥＥ２または電源電圧ＶＫＫのいずれかのゲート駆動信号によって動作制御される。

以上によって、代表的には、パワー半導体デバイスならびにそれを駆動する半導体駆動回路を備えた電力変換装置ＰＴにおいて、誤点孤を防止することができるとともに、信頼性を向上させることができる。

（実施の形態２）
〈ゲート駆動回路の構成例（変形例１）〉
本実施の形態２では、前記実施の形態１の図１に示す電力変換装置ＰＴに設けられるゲート駆動回路ＧＤ１，ＧＤ２の変形例について説明する。

図６は、本実施の形態２によるゲート駆動回路ＧＤ２における構成の一例を示す説明図である。なお、図６では、ゲート駆動回路ＧＤ２の構成例について示しているが、ゲート駆動回路ＧＤ１についても、ゲート駆動回路ＧＤ２と同様の構成となっている。

図６に示すゲート駆動回路ＧＤ２は、内蔵ダイオードＤ１〜Ｄ４を有するトランジスタＴ１〜Ｔ４からなる前記実施の形態１の図２と同様の構成に、抵抗Ｒが新たに設けられた構成となっている。この抵抗Ｒは、トランジスタＴ４のドレインと電源電圧ＶＥＥ２との間に接続されている。

例えば、トランジスタＴ３，Ｔ４がオフとなっている場合、トランジスタＴ３のソースとトランジスタＴ４のドレインとの接続部は、フローティングノードとなり電位が定まらない状態となることがある。フローティングノードとなると、トランジスタＴ３，Ｔ４などに誤動作が発生してしまう恐れがある。抵抗Ｒは、このフローティングノードとなることを防止するために設けられる。抵抗Ｒの抵抗値は、例えば１ＭΩ程度などの電流が流れない程度の高抵抗が好適である。これによって、ゲート駆動回路ＧＤ２の消費電流を抑えることができる。

以上により、代表的には、パワー半導体デバイスならびにそれを駆動する半導体駆動回路を備えた電力変換装置ＰＴにおいて、誤点孤を防止することができるとともに、信頼性をより向上させることができる。

（実施の形態３）
〈ゲート駆動回路の構成例（変形例２）〉
本実施の形態３では、スイッチ素子をオン／オフさせる際に発生するノイズなどの影響を低減することのできるゲート駆動回路ＧＤ２の構成について説明する。

図７は、本実施の形態３によるゲート駆動回路ＧＤ２における構成の一例を示す説明図である。なお、図７においても、ゲート駆動回路ＧＤ２の構成例について示しているが、ゲート駆動回路ＧＤ１についてもゲート駆動回路ＧＤ２と同様の構成となっている。

図７に示すゲート駆動回路ＧＤ２は、内蔵ダイオードＤ１〜Ｄ４を有するトランジスタＴ１〜Ｔ４からなる前記実施の形態１の図２と同様の構成に、抵抗セレクタＲＳＬ１，ＲＳＬ２が新たに設けられた構成となっている。

第１の抵抗切り替え部となる抵抗セレクタＲＳＬ１は、トランジスタＴ５、および抵抗Ｒ１，Ｒ２を有する。トランジスタＴ５は、Ｐチャネル型パワーＭＯＳＦＥＴからなる。トランジスタＴ５のソースおよび抵抗Ｒ２の一方の接続部には、電源電圧ＶＤＤがそれぞれ接続されている。トランジスタＴ５のドレインには、抵抗Ｒ１の一方の接続部が接続されている。抵抗Ｒ１，Ｒ２の他方の接続部には、トランジスタＴ２のソースがそれぞれ接続されている。

第２の抵抗切り替え部となる抵抗セレクタＲＳＬ２は、トランジスタＴ６、および抵抗Ｒ３，Ｒ４を有する。トランジスタＴ６は、Ｎチャネル型パワーＭＯＳＦＥＴからなる。トランジスタＴ１のソースには、抵抗Ｒ３，Ｒ４の一方の接続部がそれぞれ接続されている。

抵抗Ｒ３の他方の接続部には、トランジスタＴ６のドレインが接続されている。トランジスタＴ６のソースおよび抵抗Ｒ４の他方の接続部には、電源電圧ＶＥＥ１がそれぞれ接続されている。

また、トランジスタＴ５，Ｔ６のゲートには、前記実施の形態１の図５に示す論理部ＬＧから出力される制御信号が入力される。トランジスタＴ５，Ｔ６は、ゲートに入力される制御信号に基づいて、オンまたはオフする。

ここで、第１の抵抗値となる抵抗Ｒ１と抵抗Ｒ２との合成抵抗値は、第２の抵抗値である抵抗Ｒ２よりも小さい抵抗値となるようにそれぞれ抵抗値が設定されている。同様に、第３の抵抗値となる抵抗Ｒ３と抵抗Ｒ４との合成抵抗値は、第４の抵抗値となる抵抗Ｒ４よりも小さい抵抗値となるようにそれぞれ抵抗値が設定されている。

続いて、抵抗セレクタＲＳＬ１の動作について説明する。

スイッチ素子ＳＷ２がオンする際、抵抗セレクタＲＳＬ１は、電源電圧ＶＤＤが抵抗Ｒ１と抵抗Ｒ２との合成抵抗を介してスイッチ素子ＳＷ２のゲートに入力されるように動作する。すなわち、論理部ＬＧからは、トランジスタＴ５をオンさせる制御信号が出力される。

このように、スイッチＳＷ２がオンし始める際には、ゲート電圧を急速に立ち上げる制御を行うことによってスイッチ素子の高速動作を実現することができる。しかし、ゲート電圧が急速に立ち上がることによって、入力されるゲート電圧には、リンギングやサージなどが発生してしまい、スイッチ素子の誤動作などが発生してしまう恐れがある。

そこで、抵抗セレクタＳＬ１においては、ゲート電圧が電源電圧ＶＤＤの電圧レベルにある程度近づくと、トランジスタＴ５をオフして合成抵抗値よりも高い抵抗値となる抵抗Ｒ２のみを介して電源電圧ＶＤＤを供給するように制御する。すなわち、論理部ＬＧからは、トランジスタＴ５をオフさせる制御信号が出力される。これよって、該ゲート電圧の立ち上がり波形がなだらかになり、リンギングやサージなどの発生を抑制することができる。

以上により、スイッチ素子の高速動作を実現しながら、スイッチング動作の信頼性を向上させることができる。

また、スイッチ素子ＳＷ２をオフさせる際においても同様であり、抵抗セレクタＲＳＬ２のトランジスタＴ６をまずオンさせた後に該抵抗Ｔ６をオフする。これによって、抵抗セレクタＲＳＬ１の場合と同様に、スイッチＳＷ２のゲート電圧を急速に立ち下げる制御を行うことができる。また、ゲート電圧が電源電圧ＶＥＥ１の電圧レベルにある程度近づくと、トランジスタＴ６がオフとなり、該ゲート電圧の立ち下がり波形がなだらかになり、リンギングやサージなどの発生を抑制することができる。以上によって、スイッチ素子の高速動作およびスイッチング動作の信頼性を向上させることができる。なおスイッチＳＷ２のリンギングが抑制されたのち、再度トランジスタＴ５，およびＴ６をオンさせるように制御してもよい。このようにすることでスイッチング時間を短縮しスイッチング損失を削減することができる。

続いて、実施の形態４において後述するセンス信号がスイッチ素子から出力された場合の動作について説明する。

センス信号は、上アーム側のスイッチ素子と下アーム側のスイッチ素子とが同時にオンすることなどによって、スイッチ素子が短絡して該スイッチ素子に過電流などが流れた際に出力される信号である。

図５に示す論理部ＬＧにセンス信号が入力されると、該論理部ＬＧは、スイッチ素子をオフさせる制御を行う。これによって、短絡電流を遮断してスイッチ素子などの破壊を防止する。

センス信号が入力された際、論理部ＬＧは、トランジスタＴ６を直ちにオフさせる。これによって、合成抵抗値よりも大きい抵抗値となる抵抗Ｒ４を介して供給されるゲート電圧によってスイッチ素子がオフされる。

このように、ゲート電圧の立ち下がりをなだらかにすることにより、リンギングやサージなどの発生を抑制することができスイッチ素子の誤動作を防止することができる。ゲート電圧の立ち下がりを急激にした場合には、スイッチ素子のオフ時間を短くすることはできるが、ゲート電圧に発生するリンギングやサージなどによってスイッチ素子がオンしてしまい、スイッチ素子の破壊などを招いてしまう恐れがある。以上により、スイッチ素子の異常時においても、スイッチ素子のスイッチング動作の信頼性を向上させることができる。

なお、図７では、抵抗Ｒ１と抵抗Ｒ２との合成抵抗値または抵抗Ｒ２の抵抗値のいずれかをトランジスタＴ５によって切り替える構成としたが、抵抗セレクタＲＳＬ１（，ＲＳＬ２）の構成は、２つの異なる抵抗値を選択することのできる構成であれば、これに限定されるものではない。

例えば、抵抗Ｒ１と該抵抗Ｒ１よりも大きな抵抗値を有する抵抗Ｒ２とにそれぞれ切り換え用のトランジスタを備え、該トランジスタを個別に動作させることによって切り替える構成などとしてもよい。

（実施の形態４）
〈電力変換装置の適用例〉
図８は、本発明の実施の形態４による電力変換装置ＰＴにおける構成の一例を示す概略図である。図８に示す電力変換装置ＰＴは、例えば前記実施の形態１の方式を、いわゆる三相インバータ装置に適用したものとなっている。

図８において、トランジスタスイッチであるスイッチ素子ＳＷ１ｕ，ＳＷ１ｖ，ＳＷ１ｗ，ＳＷ２ｕ，ＳＷ２ｖ，ＳＷ２ｗは、それぞれｎチャネル型のＳｉＣＭＯＳを用いたスイッチ素子である。また、スイッチ素子ＳＷ１ｕ，ＳＷ１ｖ，ＳＷ１ｗ，ＳＷ２ｕ，ＳＷ２ｖ，ＳＷ２ｗによってトランジスタスイッチ部が構成される。

スイッチ素子ＳＷ１ｕ，ＳＷ１ｖ，ＳＷ１ｗ，ＳＷ２ｕ，ＳＷ２ｖ，ＳＷ２ｗの各ソース−ドレイン間には、還流ダイオードＤ１ｕ，Ｄ１ｖ，Ｄ１ｗ，Ｄ２ｕ，Ｄ２ｖ，Ｄ２ｗがそれぞれ接続されている。これら還流ダイオードＤ１ｕ，Ｄ１ｖ，Ｄ１ｗ，Ｄ２ｕ，Ｄ２ｖ，Ｄ２ｗは、例えばショットキバリアダイオードからなる。

スイッチ素子ＳＷ１ｕ，ＳＷ１ｖ，ＳＷ１ｗは、上アーム側にそれぞれ配置されており、スイッチ素子ＳＷ２ｕ，ＳＷ２ｖ，ＳＷ２ｗは、下アーム側にそれぞれ配置されている。スイッチ素子ＳＷ１ｕ，ＳＷ２ｕは、Ｕ相用、スイッチ素子ＳＷ１ｖ，ＳＷ２ｖは、Ｖ相用、およびスイッチ素子ＳＷ１ｗ，ＳＷ２ｗは、Ｗ相用である。

各々のスイッチ素子ＳＷ１ｕ，ＳＷ１ｖ，ＳＷ１ｗ，ＳＷ２ｕ，ＳＷ２ｖ，ＳＷ２ｗには、該スイッチ素子の過電流、過電圧、あるいは温度などを検出する図示しないセンス回路が設けられている。

ゲート駆動回路ＧＤ１ｕ，ＧＤ１ｖ，ＧＤ１ｗ，ＧＤ２ｕ，ＧＤ２ｖ，ＧＤ２ｗは、図５に示したようなゲート駆動回路およびゲートドライバ制御回路であり、スイッチ素子ＳＷ１ｕ，ＳＷ１ｖ，ＳＷ１ｗ，ＳＷ２ｕ，ＳＷ２ｖ，ＳＷ２ｗをそれぞれ駆動する。

センス回路は、各スイッチ素子に流れる過電流、スイッチ素子に印加される過電圧、あるいはスイッチ素子の過熱などを検出した際にセンス信号ＳＥを出力する。センス回路から出力されるセンス信号ＳＥは、ゲートドライバ制御回路の論理部ＬＧに入力される。論理部ＬＧは、センス信号ＳＥが入力された際に、すべてのスイッチ素子の動作を停止させる制御を行う。

上アーム側スイッチ素子の一端（ドレインノード）と下アーム側スイッチ素子の一端（ソースノード）との間には、電源電圧ＶＣＣとコンデンサＣ０が接続される。各ゲート駆動回路は、対応するスイッチ素子のオン、オフを適宜駆動し、これによって、直流電圧の電源電圧ＶＣＣからそれぞれ位相が異なる三相（Ｕ相、Ｖ相、Ｗ相）の交流信号を生成する。負荷回路ＬＤは、例えばモータなどからなり、この三相（Ｕ相、Ｖ相、Ｗ相）の交流信号によって適宜制御される。

ここで、Ｕ相、Ｖ相、Ｗ相のそれぞれのハードスイッチング動作時の詳細動作は、図４などと同様である。三相インバータ装置では、下アーム側のスイッチ素子（例えばスイッチ素子ＳＷ２ｕ）がオフの状態で上アーム側のスイッチ素子（例えばスイッチ素子ＳＷ１ｕ）がオン状態に遷移する。

この時、下アーム側のドレイン電位（ＶＤ）が電源電圧ＶＣＣのレベル近くまで上昇する。下アーム側スイッチ素子（例えばスイッチ素子ＳＷ２ｕ）のドレイン電位が急激に上昇すると、図４などで説明したように下アーム側スイッチ素子（例えばスイッチ素子ＳＷ２ｕ）のゲート電位が過渡的に上昇する。

しかしながら、本実施の形態によるゲート駆動回路は、−１５Ｖ程度の電源電圧ＶＥＥ１を一時的に下アーム側スイッチ素子（例えばスイッチ素子ＳＷ２ｕ）のゲートに印加するため、当該スイッチ素子における誤点弧を防止することができる。また、誤点弧の動作を防止した後は、各スイッチ素子のゲート電位は、−５Ｖ程度の電源電圧ＶＥＥ２のレベルに遷移させる。

これにより、三相インバータ装置を長時間通電動作させたとしても、各スイッチ素子のしきい値電圧のシフト量を十分に抑制することができ、信頼性が高く安定した電力変換動作を実現することが可能となる。

特に、このような三相インバータ装置では、大電力で動作する場合が多く、誤点弧が生じ易くなり、また、誤点弧が生じた場合の損害も大きくなり得る。そこで、本実施の形態の方式を用いることによって、ＳｉＣＭＯＳによって大電力動作時にも低損失を実現でき、かつ、誤点弧の防止も図れるため、有益な効果が得られる。

〈ショットキバリアダイオードの構成例〉
図９は、図８の還流ダイオードとして用いられるショットキバリアダイオードの構成例を示す説明図である。図９（ａ）は、ショットキバリアダイオードが形成された半導体チップＣＨの要部平面図であり、図９（ｂ）は、図９（ａ）のＡ−Ａ´線に沿った要部断面図である。図９（ａ）および図９（ｂ）には、ターミネーション領域がＪＴＥ（Junction Termination Extension）構造であるショットキバリアダイオードを示す。

ｎ＋型の基板ＳＵＢｄの主面（図９（ｂ）の上面）上には、ｎ−型のドリフト層ＤＦＴｄが形成されている。ドリフト層ＤＦＴｄの上面には、平面視において半導体チップの中央部に形成されたアクティブ領域ＡＣＴｄを囲むように、ｐ＋型のガードリング領域ＰＧＲ、ｐ型のＪＴＥ領域ＰＪ、およびｎ＋型のチャネルストップ領域ＣＳｄが形成されている。さらに、ドリフト層ＤＦＴｄ上には、絶縁膜ＩＬ３が形成されている。

また、絶縁膜ＩＬ３に形成された開口部を介して、ガードリング領域ＰＧＲなどに接続する表面電極ＩＬ１およびチャネルストップ領域ＣＳｄに接続するチャネルストップ電極ＩＬ２が形成されている。基板ＳＵＢｄの主面と反対側の裏面（図９（ｂ）の下面）には、基板ＳＵＢｄに接続する裏面電極ＣＡが形成されている。図示は省略するが、表面電極ＩＬ１およびチャネルストップ電極ＩＬ２より上には、パッシべーション膜および樹脂膜などが形成されている。

半導体チップＣＨの中央部に位置するアクティブ領域ＡＣＴｄには、例えばｐ＋型領域とｎ−型領域とが交互に配置された、いわゆるＪＢＳ（Junction Barrier Schottky）構造のショットキバリアダイオードが形成されている。

半導体チップの周縁部の近くに配置されたガードリング領域ＰＧＲでは、そのエッジ部分に電界が集中しやすいが、これに隣接してＪＴＥ領域ＰＪが形成されていることにより、エッジ部分における電界集中を緩和することができる。

これにより、パワーデバイスの高耐圧化が可能となる。すなわち、図８のスイッチ素子などと組み合わせて利用することで、より信頼性の高い電力変換システムを実現することができる。

〈スイッチ素子の構成例〉
図１０は、図８の電力変換装置ＰＴに用いられるスイッチ素子の概略構成例の断面を示す説明図である。図１０（ａ）は、アクティブ素子領域内の各要素トランジスタの構成例を示す断面を示す説明図であり、図１０（ｂ）は、図１０（ａ）とは別の構成例の断面を示す説明図である。

まず、図１０（ｂ）では、トレンチ構造を有する１個の縦型ＳｉＣＭＯＳが示されている。ソース電極ＳＰｍに接続されたｎ＋型の領域となるソース層Ｎ＋は、ｐ型の領域となるベース層Ｐ内に形成されるチャネルを介してドリフト層ＤＦＴに接続される。ＤＦＴは、例えばｎ−型の領域であり、耐圧を確保する役目を担う。基板ＳＵＢは、例えばｎ＋型の領域であり、該基板ＳＵＢにドレイン電極ＤＲｍが接続される。

このようなトレンチ構造の場合、ベース層Ｐで挟まれたｎ型半導体領域であるいわゆるＪＦＥＴ領域が存在しないため、ＳｉＣＭＯＳ全体のオン抵抗が下げられるという利点がある。

言い換えれば、本実施の形態による半導体駆動回路（ゲート駆動回路およびゲートドライバ制御回路）と組み合わせて利用することで、より損失の少ない電力変換システムを実現することができる。

一方、図１０（ａ）では、トレンチ構造を有さない、いわゆるＤＭＯＳ（Double Diffusion Metal Oxide Semiconductor）タイプのＳｉＣＭＯＳが示されている。この場合、素子構造が簡素でありトレンチ構造タイプのＳｉＣＭＯＳに比べて製造コストが低くできるという利点がある。

以上により、電力損失が小さく、信頼性の高い電力変換装置ＰＴを提供することができる。

（実施の形態５）
〈三相モータシステムの構成例〉
本実施の形態５では、前記実施の形態４の図８に示す電力変換装置ＰＴを、鉄道車両などに搭載されるモータなどを駆動する三相モータシステムに適用した例について説明する。

図１１は、本実施の形態５による三相モータシステムＭＳにおける構成の一例を示す説明図である。

鉄道車両には、架線ＲＴからパンダグラフＰＧを介して電力が供給される。架線ＲＴの高圧交流電圧は、例えば２５ｋＶ程度または１５ｋＶ程度である。この高圧交流電圧は、絶縁型の主変圧器ＭＴＲによって、例えば１．５ｋＶ〜３．０ｋＶ程度の交流電圧に降圧される。

１．５ｋＶ程度に降圧された交流電圧は、ＡＣ／ＤＣコンバータＣＯＮによって、１．５ｋＶ程度の直流電圧に順変換される。

その後、この直流電圧は、キャパシタＣＬを介してＤＣ／ＡＣインバータＩＮＶによって交流電圧に変換され、三相モータＭ３に所望の三相交流電圧が出力されて、該三相モータＭ３が駆動する。

ＤＣ／ＡＣインバータＩＮＶにおける構成は、図８と同じである。また、図２のゲート駆動回路については、例えばＡＣ／ＤＣコンバータＣＯＮに用いられるゲート駆動回路に用いることもできる。なお、図１１中、符号ＷＨＬは車輪を示す。

このように、鉄道車両の三相モータシステムを構成するＤＣ／ＡＣインバータＩＮＶに、前述の図８に示した電力変換装置ＰＴを適用することができる。これにより、コンバータ回路部およびインバータ回路部の低損失化を実現することができるので、放熱フィンなどの削減が可能となる。その結果、三相モータシステムＭＳの体積を小さくすることができる。

三相モータシステムＭＳの体積が小さくなると、例えば該三相モータシステムＭＳを含む床下部品の小型化による鉄道車両の低床化を図ることができる。また、例えば床下部品の小型化によって、鉄道車両の一部に、例えばリチウムイオン電池などからなる図１１に示すようなバッテリＢＡＴを新たに設置できるスペースを確保することができる。

車両が走行していない場合には、車輪ＷＨＬを経由して電力を架線ＲＴに戻さずに、バッテリＢＡＴに電力を蓄積することができる。その結果、鉄道車両の回生効率を向上させることができる。言い換えれば、鉄道システムのライフサイクルコストを低減することができる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

すなわち、誤点孤の防止や、長期通電運転の際のしきい値電圧のシフト量の低減や、電力損失の低減といった目的が達成できれば、さまざまな変更が可能であることは言うまでもない。

また、各スイッチ素子は、シリコンカーバイド（ＳｉＣ）に限らず、シリコン（Ｓｉ）、あるいはガリウムナイトライド（ＧａＮ）などの化合物デバイスを用いてもよい。化合物材料をインバータ装置などのスイッチ素子として用いた場合、実施の形態の半導体駆動回路と組み合わせて利用することでインバータ装置の損失を低減できることは言うまでもない。

また、本実施の形態の電力変換装置は、様々な用途の電力システムに適用して同様の効果が得られることは言うまでもない。代表的には、エアコンのインバータ装置、サーバ電源のＤＣ／ＤＣコンバータ、太陽光発電システムのパワーコンディショナー、ハイブリッド車・電気自動車のインバータ装置などが挙げられる。

なお、本発明は上記した実施の形態に限定されるものではなく、様々な変形例が含まれる。例えば、上記した実施の形態は本発明を分かりやすく説明するために詳細に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。

また、ある実施の形態の構成の一部を他の実施の形態の構成に置き換えることが可能であり、また、ある実施の形態の構成に他の実施の形態の構成を加えることも可能である。また、各実施の形態の構成の一部について、他の構成の追加、削除、置換をすることが可能である。

ＰＴ 電力変換装置
ＧＤＣＴＬ１ ゲートドライバ制御回路
ＧＤＣＴＬ２ ゲートドライバ制御回路
ＳＷ１ スイッチ素子
ＳＷ２ スイッチ素子
ＤＩ１ 還流ダイオード
ＤＩ２ 還流ダイオード
ＧＤ１ ゲート駆動回路
ＧＤ２ ゲート駆動回路
Ｔ１〜Ｔ４ トランジスタ
Ｄ１〜Ｄ４ 内蔵ダイオード
ＶＳＰＹ 電源生成出力部
ＬＧ 論理部
ＤＣ１，ＤＣ２ ＤＣ／ＤＣコンバータ
ＳＥＬ１ 信号セレクタ
ＳＥＬ２ 信号セレクタ
ＳＥＬ３ 信号セレクタ
Ｒ 抵抗
ＲＳＬ１，ＲＳＬ２ 抵抗セレクタ
ＲＳＬ２
Ｔ５，Ｔ６ トランジスタ
Ｒ１〜Ｒ４ 抵抗
ＳＷ１ｕ スイッチ素子
ＳＷ１ｖ スイッチ素子
ＳＷ１ｗ スイッチ素子
ＳＷ２ｕ スイッチ素子
ＳＷ２ｖ スイッチ素子
ＳＷ２ｗ スイッチ素子
Ｄ１ｕ 還流ダイオード
Ｄ１ｖ 還流ダイオード
Ｄ１ｗ 還流ダイオード
ＧＤ１ｕ ゲート駆動回路
ＧＤ１ｖ ゲート駆動回路
ＧＤ１ｗ ゲート駆動回路
ＧＤ２ｕ ゲート駆動回路
ＧＤ２ｖ ゲート駆動回路
ＧＤ２ｗ ゲート駆動回路
Ｃ０ コンデンサ
ＬＤ 負荷回路
ＣＨ 半導体チップ
ＳＵＢｄ 基板
ＤＦＴｄ ドリフト層
ＡＣＴｄ アクティブ領域
ＰＧＲ ガードリング領域
ＰＪ ＪＴＥ領域
ＣＳｄ チャネルストップ領域
ＩＬ１ 表面電極
ＩＬ２ チャネルストップ電極
ＩＬ３ 絶縁膜
ＣＡ 裏面電極
ＳＰｍ ソース電極
Ｎ ソース層
Ｐ ベース層
ＤＦＴ ドリフト層
ＳＵＢ 基板
ＤＲｍ ドレイン電極
ＭＳ 三相モータシステム
ＲＴ 架線
ＰＧ パンダグラフ
ＭＴＲ 主変圧器
ＣＯＮ ＡＣ／ＤＣコンバータ
ＩＮＶ ＤＣ／ＡＣインバータ
ＣＬ キャパシタ
Ｍ３ 三相モータ
ＷＨＬ 車輪
ＢＡＴ バッテリ

Claims (15)

1. スイッチング回路のオン、オフを制御する駆動回路であって、
   ソースが第１の電圧に接続され、ドレインが前記スイッチング回路のオン、オフを制御する駆動信号を出力する信号出力ノードに接続される第１のスイッチ素子と、
   ソースが第２の電圧に接続され、ドレインが前記信号出力ノードに接続される第２のスイッチ素子と、
   ドレインが前記信号出力ノードに接続される第３のスイッチ素子と、
   ドレインが前記第３のスイッチ素子のソースに接続され、ソースが第３の電圧が接続される第４のスイッチ素子と、
   を有する、駆動回路。
2. 請求項１記載の駆動回路において、
   前記第２のスイッチ素子および前記第４のスイッチ素子は、Ｐ型ＭＯＳトランジスタからなり、前記第１のスイッチ素子および前記第３のスイッチ素子は、Ｎ型ＭＯＳトランジスタからなる、駆動回路。
3. 請求項２記載の駆動回路において、
   前記第１〜前記第４のスイッチ素子は、内蔵ダイオードを備えたパワーＭＯＳＦＥＴである、駆動回路。
4. 請求項１記載の駆動回路において、
   前記駆動回路は、前記スイッチング回路がオフの際に、前記第３の電圧を前記信号出力ノードに出力し、前記スイッチング回路をオフからオンに遷移させる際に前記第２の電圧を前記信号出力ノードに出力し、前記スイッチング回路をオンからオフに遷移させる際に、前記第１の電圧を前記信号出力ノードに出力した後に前記第３の電圧を前記信号出力ノードに出力する、駆動回路。
5. 請求項１記載の駆動回路において、
   前記第１のスイッチ素子が出力する前記第１の電圧および前記第３のスイッチ素子が出力する前記第３の電圧は、負電位であり、
   前記第３の電圧は、前記第１の電圧よりも高電位である、駆動回路。
6. 請求項１記載の駆動回路において、
   さらに、一方の接続部が、前記第３のスイッチ素子のソースおよび前記第４のスイッチ素子のドレインの接続ノードに接続され、他方の接続部が、前記第３の電圧に接続される抵抗を有する、駆動回路。
7. 負荷に供給する電源電圧が出力される電圧出力ノードと基準電位との間に接続される第１のトランジスタスイッチと、
   電源電圧と電圧出力ノードとの間に接続される第２のトランジスタスイッチと、
   前記第１のトランジスタスイッチのオン、オフを制御する第１の駆動回路と、
   を備え、
   前記第１の駆動回路は、
   ソースが第１の電圧に接続され、ドレインが前記第１または前記第２のトランジスタスイッチのオン、オフを制御する駆動信号を出力する信号出力ノードに接続される第１のスイッチ素子と、
   ソースが第２の電圧に接続され、ドレインが前記信号出力ノードに接続される第２のスイッチ素子と、
   ドレインが前記信号出力ノードに接続される第３のスイッチ素子と、
   ドレインが前記第３のスイッチ素子のソースに接続され、ソースが第３の電圧が接続される第４のスイッチ素子と、
   を有する、電力変換装置。
8. 請求項７記載の電力変換装置において、
   前記第１の駆動回路は、前記第１のトランジスタスイッチがオフの場合、前記第３の電圧を前記信号出力ノードに出力し、前記第１のトランジスタスイッチをオフからオンに遷移させる際に前記第２の電圧を前記信号出力ノードに出力し、前記第１のトランジスタスイッチをオンからオフに遷移させる際に、前記第１の電圧を前記信号出力ノードに出力した後に前記第３の電圧を前記信号出力ノードに出力する、電力変換装置。
9. 請求項７記載の電力変換装置において、
   さらに、前記第２のトランジスタスイッチのオン、オフを制御する第２の駆動回路を有し、
   前記第２の駆動回路は、前記第２のトランジスタスイッチがオフの場合、前記第３の電圧を前記信号出力ノードに出力し、前記第２のトランジスタスイッチをオフからオンに遷移させる際に前記第２の電圧を前記信号出力ノードに出力し、前記第２のトランジスタスイッチをオンからオフに遷移させる際に、前記第１の電圧を前記信号出力ノードに出力した後に前記第３の電圧を前記信号出力ノードに出力に出力する、電力変換装置。
10. 請求項７記載の電力変換装置において、
    前記第１および前記第２のトランジスタスイッチは、シリコンカーバイドまたはガリウムナイトライドを用いて構成される、電力変換装置。
11. 請求項７記載の電力変換装置において、
    前記第１および前記第２のトランジスタスイッチは、
    ＭＯＳＦＥＴと、
    前記ＭＯＳＦＥＴのソース−ドレイン間に接続される環流ダイオードと、
    をそれぞれ有する、電力変換装置。
12. 請求項７記載の電力変換装置において、
    さらに、前記第１の駆動回路は、
    前記第２の電圧と前記第２のスイッチ素子のソースとの間に接続される第１の抵抗切り替え制御部と、
    前記第１の電圧と前記第１のスイッチ素子のソースとの間に接続される第２の抵抗切り替え制御部と、
    を有し、
    前記第１の抵抗切り替え制御部は、制御信号に基づいて、第１の抵抗値または前記第１の抵抗値よりも高い第２の抵抗値のいずれかの抵抗値を選択し、
    前記第２の抵抗切り替え制御部は、制御信号に基づいて、第３の抵抗値または前記第３の抵抗値よりも高い第４の抵抗値のいずれかの抵抗値を選択する、電力変換装置。
13. 請求項１２記載の電力変換装置において、
    前記第２の抵抗切り替え制御部は、前記第１のトランジスタスイッチを停止させるセンス信号が発生した際に、前記第４の抵抗値を選択する、電力変換装置。
14. 交流電圧を降圧する変成器と、
    前記変成器に降圧された交流電圧を直流電圧に変換するＡＣ／ＤＣコンバータと、
    前記ＡＣ／ＤＣコンバータが変換した直流電圧を三相交流電圧に変換するＤＣ／ＡＣインバータと、
    前記ＤＣ／ＡＣインバータが変換した三相交流電圧に基づいて駆動する三相モータと、
    を備え、
    前記ＤＣ／ＡＣインバータは、
    複数のトランジスタスイッチを具備し、前記ＡＣ／ＤＣコンバータが変換した直流電圧をスイッチング動作によって三相交流電圧に変換するトランジスタスイッチ部と、
    前記トランジスタスイッチのオン、オフをそれぞれ制御する複数の駆動回路と、
    を備え、
    前記駆動回路は、
    ソースが第１の電圧に接続され、ドレインが前記トランジスタスイッチのオン、オフを制御する駆動信号を出力する信号出力ノードに接続される第１のスイッチ素子と、
    ソースが第２の電圧に接続され、ドレインが前記信号出力ノードに接続される第２のスイッチ素子と、
    ドレインが前記信号出力ノードに接続される第３のスイッチ素子と、
    ドレインが前記第３のスイッチ素子のソースが接続され、ソースが第３の電圧が接続される第４のスイッチ素子と、
    を有する、モータシステム。
15. 請求項１４記載のモータシステムにおいて、
    前記三相モータは、鉄道車両に搭載されるモータである、モータシステム。