JP2011146555A - 半導体素子の駆動方法及びその半導体素子を備えた電力変換装置 - Google Patents

Abstract

【課題】トランジスタとダイオードが半導体基板に混在している半導体素子の駆動方法であって、電力損失が抑制される駆動方法を提供すること。
【解決手段】駆動方法は、ダイオードＤ２を介して還流電流が流れているときに、トランジスタＴｒ２のゲート電極２４にゲート電圧Ｖｇ（Ｔｒ２）を印加するゲート電圧印加工程を備えている。ゲート電圧Ｖｇ（Ｔｒ２）は、第１電圧Ｖ_Ｈ未満に設定されている。第１電圧Ｖ_Ｈは、ダイオードＤ２に逆方向電圧が印加されているときのトンジスタＴｒ２の閾値電圧である。
【選択図】図６

Description

本発明は、絶縁ゲート構造とダイオード構造が半導体基板に混在した半導体素子を駆動する方法に関する。本発明はまた、そのような半導体素子を備えた電力変換装置にも関する。本発明は特に、直流電力を交流電力に変換する電力変換装置、交流電力を直流電力に変換する電力変換装置、電圧値を変換する電力変換装置に関する。

例えば、ハイブリッド車両又は電気車両に搭載される交流モータを駆動するために、直流電力を交流電力に変換する電力変換装置の開発が進められている。この種の電力変換装置は、直流電源の正極性側に接続される高圧側配線と直流電源の負極性側に接続される低圧側配線の間に設けられているインバータ回路を備えている。インバータ回路は、単相ユニット回路の複数個が並列に接続された構成を備えている。

図１０に、インバータ回路に設けられている単相ユニット回路の概要を示す。図１０に示されるように、単相ユニット回路は、直流電源１１２の高圧側配線１１２Ｈと低圧側配線１１２Ｌの間に直列に接続されている一対の半導体素子１１０ａ，１１０ｂを備えている。高圧側半導体素子１１０ａと低圧側半導体素子１１０ｂの接続点がモータ１１８に接続されている。各半導体素子１１０ａ，１１０ｂは、トランジスタＴｒ１，Ｔｒ２と、そのトランジスタＴｒ１，Ｔｒ２に逆並列に接続されているダイオードＤ１，Ｄ２を備えている。この種のインバータ回路では、ＰＷＭ制御を利用して、高圧側のトランジスタＴｒ１と低圧側のトランジスタＴｒ２のオン／オフが切換えられ、モータ１１８に供給される電流の大きさ及び極性が制御される。図１０には、高圧側のトランジスタＴｒ１と低圧側のトランジスタＴｒ２のオン／オフが切換えられる様子の一例が示されている。

図１０（ａ）に示されるように、高圧側のトランジスタＴｒ１がオンであり、低圧側のトランジスタＴｒ２がオフのとき、トランジスタＴｒ１を介してモータ１１８に向けて電流が供給される。次に、図１０（ｂ）に示されるように、高圧側のトランジスタＴｒ１がオフすると、トランジスタＴｒ１を介した電流の供給が停止される。このとき、モータ１１８に蓄積されたエネルギーにより、低圧側のダイオードＤ２に順方向電圧が印加され、そのダイオードＤ２を介して還流電流が流れる。次に、図１０（ｃ）に示されるように、高圧側のトランジスタＴｒ１がオンすると、低圧側のダイオードＤ２に逆方向電圧が印加され、ダイオードＤ２を介した還流電流が遮断される。

低圧側のダイオードＤ２を介して還流電流が流れている状態（図１０（ｂ）であり、以下、状態（ｂ）という）では、ダイオードＤ２内に多量の正孔が蓄積される。次に、高圧側のトランジスタＴｒ１がオンした状態（図１０（ｃ）であり、以下、状態（ｃ）という）に移行すると、蓄積されていた正孔がダイオードＤ２内から消失するのに伴って、ダイオードＤ２に逆回復電流が流れる。電力損失を低減するためには、この逆回復電流を小さく抑えることが肝要である。

ところで、絶縁ゲート構造とダイオード構造を半導体基板内に混在させた半導体素子が開発されている。例えば、図１０に示される例では、高圧側半導体素子１１０ａのトランジスタＴｒ１とダイオードＤ１が同一の半導体基板に混在して形成されており、低圧側半導体素子１１０ｂのトランジスタＴｒ２とダイオードＤ２が同一の半導体基板に混在して形成されている。非特許文献１には、この種の混在型の半導体素子１１０ａ，１１０ｂにおいて、逆回復電流を低減させる技術の一例が開示されている。

図１１に、非特許文献１に開示される技術が適用された場合のタイミングチャートを示す。ＶｇはトランジスタＴｒ１，Ｔｒ２に印加されるゲート電圧であり、Ｉｆは低圧側半導体素子１１０ｂを流れる電流であり、Ｖ_Ｆは低圧側半導体素子１１０ｂの両端間の電圧である。図１１に示されるように、状態（ｂ）では、ダイオードＤ２を介して還流電流が流れている。タイミングｔ３において、状態（ｂ）から状態（ｃ）に切換わると、低圧側半導体素子１１０ｂに逆回復電流が流れる。

非特許文献１の技術は、図１１に示されるように、状態（ｂ）において、低圧側半導体素子１１０ｂのトランジスタＴｒ２にゲート電圧Ｖｇ（Ｔｒ２）を一時的に印加し、トランジスタＴｒ２を一時的にオンさせることを特徴としている。通常、状態（ｂ）では、トランジスタＴｒ２はオフであり、ダイオードＤ２を介して還流電流が流れている。状態（ｂ）において、トランジスタＴｒ２を一時的にオンさせることにより、ダイオードＤ２を介して供給される正孔を遮断し、ダイオードＤ２内に蓄積していた正孔を消失させる。これにより、図１１の１００ａに示されるように、逆回復電流のＱｒｒが低減され、さらに、１００ｂに示されるように、サージ電圧も低減される。

Zhenxue Xu, Bo Zhang and Alex Q. huang, "Experimental demonstration of the MOS controlled diode (MCD)", IEEE 2000, Vol.2, p. 1144-1148

非特許文献１の技術では、状態（ｂ）において、トランジスタＴｒ２を一時的にオンさせ、ダイオードＤ２を介した電流の流れを完全に遮断させることを特徴としている。すなわち、状態（ｂ）において、絶縁ゲート構造を介した電流のみを流れさせ、ダイオード構造を介した電流を完全に停止させることを特徴としている。

ところが、絶縁ゲート構造によるＭＯＳ動作は、電流値の増加に依存して素子両端に加わる電圧値も増加する。したがって、図１１の１００ｃに示されるように、低圧側半導体素子１１０ｂの両端間の電圧値が増加する。このため、非特許文献１の技術では、トランジスタＴｒ２をオンさせている期間（ｔ１〜ｔ３）の電力損失が増大するという問題がある。

本明細書で開示される技術は、電力損失が抑制される駆動方法を提供することを１つの目的としている。本明細書で開示される技術はさらに、そのような駆動方法で駆動される電力変換装置を提供することを他の１つの目的としている。

本明細書で開示される技術では、蓄積した正孔を消失させるために、絶縁ゲート構造のゲート電極にゲート電圧を印加することを特徴としている。さらに、印加されるゲート電圧が、ダイオード構造に逆方向電圧が印加されているときの絶縁ゲート構造の閾値電圧未満に設定されていることを特徴としている。非特許文献１の技術でも、蓄積した正孔を消失させるために、絶縁ゲート構造のゲート電極にゲート電圧を印加している。しかしながら、印加されるゲート電圧は、ダイオード構造に逆方向電圧が印加されているときの絶縁ゲート構造の閾値電圧以上に設定されており、その点で本願明細書に開示される技術と相違する。本発明者らの検討の結果、印加されるゲート電圧がダイオード構造に逆方向電圧が印加されているときの絶縁ゲート構造の閾値電圧未満であっても、蓄積した正孔を十分に消失させ得ることが判明した。一方で、上記範囲のゲート電圧に設定することにより、素子両端間の電圧の増加が抑えられる。これにより、本明細書で開示される駆動方法では、蓄積した正孔を消失させるとともに、素子両端間の電圧の増加も抑えられ、電力損失が抑えられる。

すなわち、本明細書で開示される１つの駆動方法は、絶縁ゲート構造とダイオード構造が半導体基板に混在している半導体素子に用いられる。この駆動方法は、ダイオード構造を介して還流電流が流れているときに、絶縁ゲート構造のゲート電極にゲート電圧を印加するゲート電圧印加工程を備えている。ここで、ゲート電圧は、第１電圧未満に設定されていることを特徴としている。第１電圧は、ダイオード構造に逆方向電圧が印加されているときの絶縁ゲート構造の閾値電圧である。

本明細書で開示される駆動方法では、ゲート電圧印加工程で印加されるゲート電圧が第２電圧以上に設定されているのが望ましい。第２電圧は、ダイオード構造に順方向電圧が印加されているときの絶縁ゲート構造の閾値電圧である。この態様によると、ゲート電圧印加工程では、絶縁ゲート構造を介した電流とダイオード構造を介した電流の双方が流れ、正孔消失効果と素子両端間の電圧増加の抑制効果の双方を良好に得ることができる。

本明細書で開示される駆動方法では、還流電流が流れているときに印加されるゲート電圧が、その還流電流が遮断された後に逆回復電流が流れているときに印加されてもよい。上述したように、還流電流が流れているときに印加されるゲート電圧は、還流電流によって蓄積した正孔を消失させるために印加される。このため、還流電流が遮断して逆回復電流が流れるときには、そのようなゲート電圧を印加する必要がない。すなわち、蓄積した正孔を消失させるためには、還流電流が流れているときに、ゲート電圧を短期間だけ一時的に印加すればよい。しかしながら、短期間の一時的な印加は、タイミング制御が難しいという問題がある。本明細書で開示される駆動方法では、印加されるゲート電圧が、第１電圧未満に設定されている。すなわち、印加されるゲート電圧が、ダイオード構造に逆回復電流が流れているとき（ダイオード構造に逆方向電圧が印加されているとき）の絶縁ゲート構造の閾値電圧未満に設定されている。このため、ダイオード構造に逆回復電流が流れているときに第１電圧未満のゲート電圧が印加されても、トランジスタがオンすることがない。したがって、第１電圧未満のゲート電圧は、半導体素子の正常な動作を妨げることがない。本明細書で開示される駆動方法によると、比較的に長期間のゲート電圧の印加が可能となり、タイミング制御が容易となる。

本明細書で開示される駆動方法は、次のように表現することができる。すなわち、本明細書で開示される駆動方法は、絶縁ゲート構造とダイオード構造が半導体基板に混在している半導体素子に用いられる。この駆動方法は、ダイオード構造を介して還流電流が流れているときに、絶縁ゲート構造のゲート電極にゲート電圧を印加するゲート電圧印加工程を備えている。ここで、ゲート電圧は、絶縁ゲート構造を介した電流とダイオード構造を介した電流の双方が流れるように設定されている。

本明細書で開示される技術は、電源の一方の極性に接続される第１配線と電源の他方の極性に接続される第２配線の間に接続されている電力変換装置に具現化される。１つの電力変換装置は、絶縁ゲート構造とダイオード構造が半導体基板に混在している半導体素子と、絶縁ゲート構造のゲート電極にゲート電圧を印加するゲート電圧印加装置とを備えている。ゲート電圧印加装置は、ダイオード構造を介して還流電流が流れているときに、ダイオード構造に逆方向電圧が印加されているときの絶縁ゲート構造の閾値電圧未満に設定されているゲート電圧を絶縁ゲート構造のゲート電極に印加する。

本明細書で開示される他の１つの電力変換装置は、絶縁ゲート構造とダイオード構造が半導体基板に混在している半導体素子と、絶縁ゲート構造のゲート電極にゲート電圧を印加するゲート電圧印加装置とを備えている。ゲート電圧印加装置は、ダイオード構造を介して還流電流が流れているときに、絶縁ゲート構造を介した電流とダイオード構造を介した電流の双方が流れるように設定されているゲート電圧を絶縁ゲート構造のゲート電極に印加する。

本明細書で開示される技術によると、電力損失の増加が抑制される駆動方法を提供することができる。本明細書で開示される技術はさらに、そのような駆動方法で駆動される電力変換装置を提供することができる。

本実施例の電力変換装置の構成の概要を示す。 本実施例の電力変換装置を構成する半導体素子の一例の断面図を模式的に示す。 本実施例の電力変換装置を構成する半導体素子の他の一例の断面図を模式的に示す。 本実施例の電力変換装置を構成する半導体素子の他の一例の断面図を模式的に示す。 本実施例の電力変換装置のオン・オフ動作を示す。 本実施例の電力変換装置のタイミングチャートの一例を示す。 本実施例の電力変換装置を構成する半導体素子内の正孔濃度を示す。 印加するゲート電圧と正孔密度の関係、及び印加するゲート電圧と素子両端間の電圧の関係を示す。 本実施例の電力変換装置のタイミングチャートの他の一例を示す。 従来の電力変換装置の概要、及び従来の電力変換装置のオン・オフ動作を示す。 従来の電力変換装置のタイミングチャートを示す。

本願明細書で開示される技術の特徴を整理しておく。
（第１特徴） 電源の一方の極性に接続される第１配線と電源の他方の極性に接続される第２配線の間に接続されている電力変換装置であって、第１半導体素子と第２半導体素子が直列に接続されている直列回路を備えている。第１半導体素子と第２半導体素子の接続点が負荷に接続されている。第１半導体素子は、絶縁ゲート構造とダイオード構造が半導体基板に混在した混在型半導体素子である。第２半導体素子も絶縁ゲート構造とダイオード構造が半導体基板に混在した混在型半導体素子である。電力変換装置は、第１半導体素子の絶縁ゲート構造と第２半導体素子の絶縁ゲート構造にゲート電圧を印加するゲート電圧印加装置を備えている。ゲート電圧印加装置は、第１状態、第２状態及び第３状態を形成する。第１状態は、第１半導体素子の絶縁ゲート構造がオンであり、第２半導体素子の絶縁ゲート構造がオフであり、第１半導体素子の絶縁ゲート構造を介して負荷に電流を供給する。第２状態は、第１半導体素子の絶縁ゲート構造がオフであり、第２半導体素子の絶縁ゲート構造がオフであり、第２半導体素子のダイオード構造を介して還流電流が流れる。第２状態は、第１状態に続いて形成される。第３状態は、第１半導体素子の絶縁ゲート構造がオンであり、第２半導体素子の絶縁ゲート構造がオフであり、第１半導体素子の絶縁ゲート構造を介して負荷に電流を供給する。第３状態は、第２状態に続いて形成される。ゲート電圧印加装置は、第２状態において、第２半導体素子の絶縁ゲート構造にゲート電圧を印加する。そのゲート電圧は、第１電圧未満に設定されている。第１電圧は、第２半導体素子のダイオード構造に逆方向電圧が印加されているときの第２半導体素子の絶縁ゲート構造の閾値電圧である。
（第２特徴） 第１特徴において、ゲート電圧印加装置が第２状態で印加するゲート電圧が、第１電圧未満であり、且つ第２電圧以上であるのが望ましい。第２電圧は、第２半導体素子のダイオード構造に順方向電圧が印加されているときの第２半導体素子の絶縁ゲート構造の閾値電圧である。
（第３特徴） 第１特徴において、第１半導体素子は高圧側配線に接続されており、第２半導体素子は低圧側配線に接続されている。
（第４特徴） 第１特徴において、第１半導体素子は絶縁ゲート構造を有するＭＯＳＦＥＴ又はＩＧＢＴであり、第２半導体素子も絶縁ゲート構造を有するＭＯＳＦＥＴ又はＩＧＢＴである。
（第５特徴） 第１特徴において、電力変換装置は、２相インバータ回路又は３相インバータ回路を備えている。

図１に、電力変換装置１０の構成の概要を示す。電力変換装置１０は、直流電源１２の直流電力を交流電力に変換し、その交流電力を交流モータ１８に給電する。電力変換装置１０は、直流電源１２の高圧側配線１２Ｈと低圧側配線１２Ｌの間に設けられているインバータ回路を備えている。インバータ回路は、２個の半導体素子１４ａ，１４ｂが直列に接続されている単相ユニット回路１４と、２個の半導体素子１６ａ，１６ｂが直列に接続されている単相ユニット回路１６を備えている。単相ユニット回路１４，１６は、高圧側配線１２Ｈと低圧側配線１２Ｌの間で並列に接続されている。単相ユニット回路１４の高圧側半導体素子１４ａと低圧側半導体素子１４ｂの接続点が交流モータ１８の一方の給電点に接続されており、単相ユニット回路１６の高圧側半導体素子１６ａと低圧側半導体素子１６ｂの接続点が交流モータ１８の他方の給電点に接続されている。各半導体素子１４ａ，１４ｂ，１６ａ，１６ｂは、トランジスタＴｒ１，Ｔｒ２，Ｔｒ３，Ｔｒ４と、そのトランジスタＴｒ１，Ｔｒ２，Ｔｒ３，Ｔｒ４に逆並列に接続されているダイオードＤ１，Ｄ２，Ｄ３，Ｄ４を備えている。各トランジスタＴｒ１，Ｔｒ２，Ｔｒ３，Ｔｒ４のゲート電極２２，２４，２６，２８は、ゲート電圧印加回路２０に接続されている。ゲート電圧印加回路２０は、ＰＷＭ制御を利用して、ゲート電極２２，２４，２６，２８に印加するゲート電圧のタイミング及び大きさを制御することができる。

図２に、半導体素子１４ａの断面図を模式的に示す。なお、他の半導体素子１４ｂ，１６ａ，１６ｂも、半導体素子１４ａと共通の形態を備えている。図２に示されるように、半導体素子１４ａは、縦型のＭＯＳＦＥＴ(Metal Oxide Semiconductor Field Effect Transistor)であり、ｎ^＋型のドレイン領域３１と、そのドレイン領域３１上に設けられているｎ⁻型のドリフト領域３２と、そのドリフト領域３２上に設けられているｐ型のボディ領域３３と、そのボディ領域３３上に選択的に設けられているｐ^＋型のボディコンタクト領域３４と、そのボディ領域３３上に選択的に設けられているｎ^＋型のソース領域３５と、ボディ領域３３を貫通してソース領域３５とドリフト領域３２に接する絶縁トレンチゲート３６を備えている。絶縁トレンチゲート３６は、トレンチゲート電極３６ａと、トレンチゲート電極３６ａを被覆するゲート絶縁膜３６ｂを備えている。半導体素子１４ａは、ｎ型のソース領域３５とｐ型のボディ領域３３とｎ型のドリフト領域３２と絶縁トレンチゲート３６で構成される絶縁ゲート構造を有するトランジスタＴｒ１を備えている。半導体素子１４ａはさらに、ｐ型のボディ領域３３とｎ型のドリフト領域３２で構成されるｐｎダイオード構造を有するダイオードＤ１を備えている。すなわち、半導体素子１４ａは、絶縁ゲート構造とダイオード構造が半導体基板に混在している。なお、図３に示されるように、半導体素子１４ａは、ドリフト領域３２がｐ型コラム３２ａとｎ型コラム３２ｂで構成されるスーパージャンクション構造であってもよい。また、図４に示されるように、半導体素子１４ａは、ドレイン領域３１がｐ^＋型の部分領域３１ａとｎ^＋型の部分領域３１ｂで構成されていてもよい。図４の半導体素子１４ａは、いわゆる縦型のコレクタショート型ＩＧＢＴ(Insulated Gate Bipolar Transistor)である。

図５に、電力変換装置１０の各半導体素子１４ａ，１４ｂ，１６ａ，１６ｂのオン／オフが切換わる基本的な様子を示す。電力変換装置１０では、図５（ａ）の電流供給状態と図５（ｃ）の電流供給状態を経時的に繰返すことにより、交流モータ１８に交流電力を供給する。図５（ｂ）及び図５（ｄ）の状態は、それらの過渡期間である。図５（ａ）は、高圧側半導体素子１４ａと低圧側半導体素子１６ｂがオン状態であり、高圧側半導体素子１６ａと低圧側半導体素子１４ｂがオフ状態である。この場合、交流モータ１８に矢印方向（紙面右向き）の電流が供給される。図５（ｃ）は、高圧側半導体素子１６ａと低圧側半導体素子１４ｂがオン状態であり、高圧側半導体素子１４ａと低圧側半導体素子１６ｂがオフ状態である。この場合、交流モータ１８に矢印方向（紙面左向き）の電流が供給される。このように、電力変換装置１０は、直流電源１２の直流電力を交流電力に変換し、交流モータ１８に給電することができる。

ここで、図５（ａ）から図５（ｃ）に移行する期間に着目する。図５（ａ）に示されるように、高圧側半導体素子１４ａがオンであり、低圧側の半導体素子１４ｂがオフのとき、高圧側半導体素子１４ａのトランジスタＴｒ１を介して交流モータ１８に向けて電流が供給される。次に、図５（ｂ）に示されるように、高圧側半導体素子１４ａがオフすると、高圧側半導体素子１４ａのトランジスタＴｒ１を介した電流の供給が停止される。このとき、交流モータ１８に蓄積されたエネルギーにより、低圧側半導体素子１４ｂのダイオードＤ２に順方向電圧が印加され、そのダイオードＤ２を介して還流電流が流れる。次に、図５（ｃ）に示されるように、高圧側半導体素子１６ａがオンすると、低圧側半導体素子１４ｂのダイオードＤ２に逆方向電圧が印加され、ダイオードＤ２を介した還流電流が遮断される。

低圧側半導体素子１４ｂのダイオードＤ２を介して還流電流が流れている状態（図５（ｂ）であり、以下、状態（ｂ）という）では、ダイオードＤ２内に多量の正孔が蓄積される。次に、高圧側半導体素子１６ａがオンした状態（図５（ｃ）であり、以下、状態（ｃ）という）に移行すると、蓄積されていた正孔がダイオードＤ２内から消失するのに伴って、ダイオードＤ２に逆回復電流が流れる。

図６に、状態（ｂ）から状態（ｃ）に移行するときのタイミングチャートを示す。Ｖｇは低圧側半導体素子１４ｂのトランジスタＴｒ２と高圧側半導体素子１６ａのトランジスタＴｒ３に印加されるゲート電圧であり、Ｉｆは低圧側半導体素子１４ｂを流れる電流であり、Ｖ_Ｆは低圧側半導体素子１４ｂの両端間の電圧である。図６に示されるように、状態（ｂ）では、ダイオードＤ２を介して還流電流が流れている。タイミングｔ３において、状態（ｂ）から状態（ｃ）に切換わると、低圧側半導体素子１４ｂに逆回復電流が流れる。

図６に示されるように、本実施例の電力変換装置１０は、状態（ｂ）において、低圧側半導体素子１４ｂのトランジスタＴｒ２にゲート電圧Ｖｇ（Ｔｒ２）を一時的に印加することを特徴としている。さらに、本実施例の電力変換装置１０では、トランジスタＴｒ２に印加されるゲート電圧Ｖｇ（Ｔｒ２）が、第１電圧Ｖ_Ｈと第２電圧Ｖ_Ｌの間に設定されていることを特徴としている。具体的には、第１電圧Ｖ_Ｌが２Ｖであり、第２電圧Ｖ_Ｈが３Ｖである。

ここで、第１電圧Ｖ_Ｈとは、低圧側半導体素子１４ｂのダイオードＤ２に逆方向電圧が印加されているときのトンジスタＴｒ２の閾値電圧である。すなわち、第１電圧Ｖ_Ｈとは、状態（ｃ）におけるトランジスタＴｒ２の絶縁トレンチゲート３６の閾値電圧である。第２電圧Ｖ_Ｌとは、低圧側半導体素子１４ｂのダイオードＤ２に順方向電圧が印加されているときのトランジスタＴｒ２の絶縁トレンチゲート３６の閾値電圧である。すなわち、第２電圧Ｖ_Ｌとは、状態（ｂ）におけるトランジスタＴｒ２の絶縁トレンチゲート３６の閾値電圧である。図２に示されるように、ダイオードＤ２は、ｐ型のボディ領域３３とｎ型のドリフト領域３２によって構成されている。ダイオードＤ２に逆方向電圧が印加されているときは、ボディ領域３３の電位は接地電位であり、トランジスタＴｒ２の絶縁トレンチゲート３６の閾値電圧は相対的に高くなる（第１電圧Ｖ_Ｈ）。一方、ダイオードＤ２に順方向電圧が印加されているときは、ボディ領域３３の電位は上昇するので、トランジスタＴｒ２の絶縁トレンチゲート３６の閾値電圧は相対的に低くなる（第２電圧Ｖ_Ｌ）。本実施例の電力変換装置１０では、状態（ｂ）において一時的に印加されるゲート電圧Ｖｇ（Ｔｒ２）が、このような第１電圧Ｖ_Ｈと第２電圧Ｖ_Ｌの間に設定されていることを特徴としている。換言すれば、一時的に印加されるゲート電圧Ｖｇ（Ｔｒ２）は、状態（ｂ）においてトランジスタＴｒ２をオンさせるものの、状態（ｃ）においてトランジスタＴｒ２をオンさせない値である。

図７に、状態（ｂ）における低圧側半導体素子１４ｂの内部の正孔濃度を示す。図７（ａ）は比較例であり、状態（ｂ）においてゲート電圧を印加しない場合の結果である。図７（ｂ）が本実施例であり、第１電圧Ｖ_Ｈと第２電圧Ｖ_Ｌの間に設定されたゲート電圧Ｖｇ（Ｔｒ２）を印加した場合の結果である。図７（ｃ）は比較例であり、第１電圧Ｖ_Ｈを越えるゲート電圧を印加した場合の結果である。

図７（ａ）に示されるように、状態（ｂ）においてゲート電圧を印加しない場合、ドリフト領域３２内に多量の正孔が蓄積していることが分かる。これにより、状態（ｂ）においてゲート電圧を印加しない場合、逆回復電流のＱｒｒが大きくなり、電力損失が増加する。一方、図７（ｂ）に示されるように、状態（ｂ）においてゲート電圧を印加した場合、ドリフト領域３２内の正孔が消失することが分かる。これにより、状態（ｂ）においてゲート電圧を印加した場合、図６の１０ａに示されるように、逆回復電流のＱｒｒが低減され、さらに、１０ｂに示されるように、サージ電圧も低減される。

図８に、状態（ｂ）において低圧側半導体素子１４ｂのトランジスタＴｒ２に印加されるゲート電圧とドリフト領域３２内の正孔密度の関係、及び状態（ｂ）において低圧側半導体素子１４ｂのトランジスタＴｒ２に印加されるゲート電圧と低圧側半導体素子１４ｂの両端間の電圧の関係を示す。

図８に示されるように、印加するゲート電圧が大きくなると、正孔密度が減少することが分かる。ここで、正孔密度が減少する現象は、ゲート電圧の大きさに依存して、次の２つの理由によるものだと思われる。ゲート電圧が第２電圧Ｖ_Ｌ未満の場合、ゲート電圧がトランジスタＴｒ２のトレンチゲート電極３６ａに印加されると、絶縁トレンチゲート３６近傍の局所的な電子密度は上昇するものの、ボディ領域３３内の大部分の電子密度が減少する。これにより、電荷中性条件を満たすために、ボディ領域３３内の正孔濃度が減少する。この結果、ドリフト領域３２に注入される正孔が減少し、低圧側半導体素子１４ｂ内の正孔密度が減少する。また、ゲート電圧が第１電圧Ｖ_Ｈ未満であり、且つ第２電圧Ｖ_Ｌ以上の場合、トランジスタＴｒ２の絶縁トレンチゲート３６を介した電流が流れることにより、相対的にダイオードＤ２を介した電流が抑えられ、この結果、低圧側半導体素子１４ｂ内の正孔濃度が減少する。

なお、印加するゲート電圧が第１電圧Ｖ_Ｈを超えると、低圧側半導体素子１４ｂでは、ダイオードＤ２を介した電流が完全に遮断され、トランジスタＴｒ２の絶縁トレンチゲート３６を介した電流のみが流れることになり、低圧側半導体素子１４ｂ内の正孔密度は略零になる（図７（ｃ）参照）。一方、印加するゲート電圧が第１電圧Ｖ_Ｈを越えると、低圧側半導体素子１４ｂの両端間の電圧Ｖ_Ｆが急激に上昇する。通常、絶縁ゲート構造によるトランジスタ動作は、電流値の増加に依存して素子両端に加わる電圧が増加する特性を有している。そのため、印加するゲート電圧が第１電圧Ｖ_Ｈを越えて絶縁トレンチゲート３６を介した電流のみが流れると、低圧側半導体素子１４ｂの両端間の電圧Ｖ_Ｆが急激に増加する。なお、このようなゲート電圧は、背景技術で説明した非特許文献１で用いられているものであり、図１１の１００ｃに示されるように、低圧側半導体素子１４ｂの両端間の電圧を増加させ、電力損失の増加を招いてしまう。

本実施例の電力変換装置１０では、状態（ｂ）において低圧側半導体素子１４ｂのトランジスタＴｒ２に印加するゲート電圧Ｖｇ（Ｔｒ２）を第１電圧Ｖ_Ｈ未満に設定する。このため、状態（ｂ）において、低圧側半導体素子１４ｂのトランジスタＴｒ２がオンしないので、低圧側半導体素子１４ｂの両端間の電圧Ｖ_Ｆが増加しない（図６の１０ｃ参照）。一方で、図８に示されるように、状態（ｂ）においてゲート電圧Ｖｇ（Ｔｒ２）が印加されるので、低圧側半導体素子１４ｂ内の正孔密度は減少する。この結果、電力変換装置１０では、電圧Ｖ_Ｆの増加に伴う電力損失の増加を抑制しながら、逆回復特性を改善することができる。さらに、本実施例の電力変換装置１０では、印加するゲート電圧Ｖｇ（Ｔｒ２）が第２電圧Ｖ_Ｌ以上に設定されていることを特徴としている。印加するゲート電圧Ｖｇ（Ｔｒ２）が第２電圧Ｖ_Ｌ以上に設定されていると、状態（ｂ）において、絶縁ゲート構造を介した電流とダイオード構造を介した電流の双方が流れる状態が得られる。これにより、本実施例の電力変換装置１０では、状態（ｂ）において、絶縁ゲート構造を介したトランジスタ動作によって正孔濃度を顕著に減少させることができる（図７（ｂ）参照）。この結果、図８に示されるように、本実施例の電力変換装置１０では、電力損失の増加の抑制と逆回復特性の改善の双方を良好に実現することができる。

図９に、状態（ｂ）から状態（ｃ）に移行するときのタイミングチャートの他の一例を示す。この例では、低圧側半導体素子１４ｂのトランジスタＴｒ２に印加するゲート電圧Ｖｇ（Ｔｒ２）が、状態（ｃ）においても印加されていることを特徴としている。

上述したように、トランジスタＴｒ２に印加するゲート電圧Ｖｇ（Ｔｒ２）は第１電圧Ｖ_Ｈよりも低い。このため、状態（ｃ）において、トランジスタＴｒ２にゲート電圧Ｖｇ（Ｔｒ２）が印加されていても、トランジスタＴｒ２はオフ状態となる。このため、電力変換装置１０の動作を妨げることはない。上記の例によれば、比較的に長期間のゲート電圧Ｖｇ（Ｔｒ２）の印加が可能となり、タイミング制御が容易となる。

以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。
上記実施例では、２相インバータ回路を備えた電力変換装置を例示した。本明細書で開示される技術は、３相インバータ回路を備えた電力変換装置にも有用である。
また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。

１０：電力変換装置
１２：直流電源
１２Ｈ：高圧側配線
１２Ｌ：低圧側配線
１４ａ，１４ｂ，１６ａ，１６ｂ：半導体素子
１８：交流モータ
２０：ゲート電圧印加回路
Ｔｒ１，Ｔｒ２，Ｔｒ３，Ｔｒ４：トランジスタ
Ｄ１，Ｄ２，Ｄ３，Ｄ４：ダイオード
Ｖ_Ｈ：第１電圧
Ｖ_Ｌ：第２電圧

Claims (6)

1. 絶縁ゲート構造とダイオード構造が半導体基板に混在している半導体素子の駆動方法であって、
   前記ダイオード構造を介して還流電流が流れているときに、前記絶縁ゲート構造のゲート電極にゲート電圧を印加するゲート電圧印加工程を備えており、
   前記ゲート電圧は、第１電圧未満に設定されており、
   前記第１電圧は、前記ダイオード構造に逆方向電圧が印加されているときの前記絶縁ゲート構造の閾値電圧である駆動方法。
2. 前記ゲート電圧印加工程で印加されるゲート電圧は、第２電圧以上に設定されており、
   前記第２電圧は、前記ダイオード構造に順方向電圧が印加されているときの前記絶縁ゲート構造の閾値電圧である請求項１に記載の駆動方法。
3. 前記ゲート電圧は、前記ダイオード構造の前記還流電流が遮断された後に逆回復電流が流れているときも印加される請求項１又は２に記載の駆動方法。
4. 絶縁ゲート構造とダイオード構造が半導体基板に混在している半導体素子の駆動方法であって、
   前記ダイオード構造を介して還流電流が流れているときに、前記絶縁ゲート構造のゲート電極にゲート電圧を印加するゲート電圧印加工程を備えており、
   前記ゲート電圧は、前記絶縁ゲート構造を介した電流と前記ダイオード構造を介した電流の双方が流れるように設定されている駆動方法。
5. 電源の一方の極性に接続される第１配線と電源の他方の極性に接続される第２配線の間に接続されている電力変換装置であって、
   絶縁ゲート構造とダイオード構造が半導体基板に混在している半導体素子と、
   前記絶縁ゲート構造のゲート電極にゲート電圧を印加するゲート電圧印加装置と、を備えており、
   前記ゲート電圧印加装置は、前記ダイオード構造を介して還流電流が流れているときに、前記ダイオード構造に逆方向電圧が印加されているときの前記絶縁ゲート構造の閾値電圧未満に設定されているゲート電圧を前記絶縁ゲート構造の前記ゲート電極に印加するように構成されている電力変換装置。
6. 電源の一方の極性に接続される第１配線と電源の他方の極性に接続される第２配線の間に接続されている電力変換装置であって、
   絶縁ゲート構造とダイオード構造が半導体基板に混在している半導体素子と、
   前記絶縁ゲート構造のゲート電極にゲート電圧を印加するゲート電圧印加装置と、を備えており、
   前記ゲート電圧印加装置は、前記ダイオード構造を介して還流電流が流れているときに、前記絶縁ゲート構造を介した電流と前記ダイオード構造を介した電流の双方が流れるように設定されているゲート電圧を前記絶縁ゲート構造の前記ゲート電極に印加するように構成されている電力変換装置。
   
   

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