JP5940281B2

JP5940281B2 - ゲート駆動回路

Info

Publication number: JP5940281B2
Application number: JP2011240371A
Authority: JP
Inventors: 淳彦葛巻; 宏餅川; 武村尾; 昌洋高崎; 有功岡田
Original assignee: Toshiba Corp; Central Research Institute of Electric Power Industry
Current assignee: Toshiba Corp; Central Research Institute of Electric Power Industry
Priority date: 2011-11-01
Filing date: 2011-11-01
Publication date: 2016-06-29
Anticipated expiration: 2031-11-01
Also published as: JP2013099133A

Description

本発明の実施形態は、ＳｉＣ（シリコンカーバイド）を材料としたＪＦＥＴ（Junction Field Effect Transistor：接合型電界効果トランジスタ）またはＳＩＴ
（Static Induction Transistor：静電誘導トランジスタ）等のスイッチングデバイスを駆動するゲート駆動回路に関する。

従来、ハイブリッド電気自動車のモータ可変速ドライブ用インバータや、太陽光発電用電力系統接続インバータ等においては、スイッチングデバイスとして、Ｓｉ（シリコン）を材料としたＩＧＢＴ（Insulated Gate Bipolar Transistor：絶縁ゲートバイポーラトランジスタ）やＭＯＳＦＥＴ
（Metal-Oxide-Semiconductor Field-Effect Transistor：ＭＯＳ型電界効果トランジスタ）が用いられてきた。

しかしながら、近年、ＳｉＣ（シリコンカーバイド）を材料としたノーマリオフ型（Normally Off Type）ＪＦＥＴやノーマリオフ型ＳＩＴが実用化されつつある。

これは、ＳｉＣを用いることにより、Ｓｉと同一の厚さでも材料特性として高電圧を印加できるため、同一の電圧用スイッチングデバイスとして用いた時にＳｉよりも薄型化することが可能となり、結果として導通損失を小さくできるからである。

この低導通損失特性とさらに高速低損失スイッチング特性から、ＳｉＣを用いたＪＦＥＴ（接合型電界効果トランジスタ）は、インバータの発熱損失を飛躍的に小さく出来るため、高パワー密度化が要求されるハイブリッド電気自動車や電気自動車、太陽光発電用インバータ等、省エネ・環境調和型インバータへの適用が期待されている。なお、スイッチングデバイスとして、ＪＦＥＴ（接合型電界効果トランジスタ）のみならず、ＳＩＴ（静電誘導トランジスタ）においても同様の機能が期待される。

ところで、この種のＪＦＥＴやＳＩＴなどのスイッチングデバイスを駆動するためのゲート駆動回路には特許文献１などに記載のものが従来から知られている。

特開２００７−１７４１３４号公報

しかしながら、従来技術のゲート駆動回路をＳｉＣを材料としたＪＦＥＴに適用した場合には、以下の（１）〜（３）のような問題がある。
（１）ＪＦＥＴに正の電圧を一定値以上印加すると、ゲート電流が増加して回路の消費電力が増大する。
（２）逆に、ＪＦＥＴに印加する正の電圧が不足するとＪＦＥＴのターンオンが遅くなり、ターンオン損失が増大する。
（３）ＪＦＥＴのオンオフ閾値電圧は、正ではあるがゼロに近い。このため、高速スイッチングにより発生する高い電圧時間変化率(ｄｖ/ｄｔ)により、ゲート・ドレイン間の浮遊容量を介してゲート・ソース間の電圧を上昇させ、オフとオンの閾値を容易に超過して誤オン動作してしまう場合がある。

本発明の実施形態は、印加可能なゲート電圧の制約条件を満たしながら、高速スイッチングによる低損失特性を満足させるとともに、誤オン動作等の不正動作を阻止することのできるゲート駆動回路を提供することを目的とする。

上述の目的を達成するため、本発明の実施形態は、ＳｉＣで形成され所定のオンオフ閾値電圧を有するJFET又はSITのスイッチングデバイスのゲート側に接続されるゲート駆動回路において、オンオフ動作するスイッチを介して前記スイッチングデバイスをゲート電源と接続し、前記スイッチングデバイスのドレイン・ゲート間に生じる浮遊容量よりも大きな容量を有するコンデンサを前記スイッチングデバイスのゲート・ソース間に設け、前記スイッチングデバイスがオフの間に外乱により前記オンオフ閾値電圧を超えないように構成したことを特徴とする。

本発明の第１の実施形態を示す回路図である。第１の実施形態の作用・効果を説明する回路図である。本発明の第２の実施形態を示す回路図である。本発明の第３の実施形態を示す回路図である。本発明の第４の実施形態を示す回路図である。本発明の第５の実施形態を示す回路図である。本発明の第６の実施形態を示す回路図である。本発明の第７の実施形態を示す回路図である。本発明の第８の実施形態を示す回路図である。

以下、本発明の実施形態について、図面を参照して具体的に説明する。

［第１の実施形態］
（構成）
図１に示すように、本実施形態のゲート駆動回路１０は、ＳｉＣで形成された接合型電界効果トランジスタ（ＪＦＥＴ）１のゲート側にゲート抵抗（Ｒｇ１）３が設けられ、スイッチ５を介してゲート電源（Ｖｓｇ）７と接続されている。スイッチ５は、図示しないゲート指令信号に従ってオンオフ動作するＯＮスイッチ５ａ及びＯＦＦスイッチ５ｂからなる。符号９は、ＪＦＥＴ１のドレイン・ゲート間に生じる浮遊容量（Ｃｆ１）であり、符号１３は、ＪＦＥＴ１のゲート・ソース間に生じる浮遊容量（Ｃｆ２）である。本実施形態では、ＪＦＥＴ１のゲート・ソース間に、ＪＦＥＴ１のドレイン・ゲート間に生じる浮遊容量（Ｃｆ１）９よりも大きな容量を有するコンデンサ（Ｃｇ）１１が設けられている。

（作用・効果）
図２に示すとおり、インバータのＵＶＷ各相は、２つの直列接続されたＪＦＥＴ１ａ，１ｂで構成されるのが一般的である。図２において直列上段に接続されたＪＦＥＴ１ａが高速にオフからオンになると、直列下段に接続されたＪＦＥＴ１ｂの両端には主回路直流電圧Ｖmainが印加される。

このとき、下式（１）のとおりドレイン・ゲート間の浮遊容量（Ｃｆ１）と、ゲート・ソース間の浮遊容量（Ｃｆ２）とで分圧された電圧ＶｇｓがＪＦＥＴ１ｂのゲート・ソース間に印加される。

Ｖｇｓ＝｛Ｃｆ１／（Ｃｆ１＋Ｃｆ２）｝×Ｖmain・・・・・（１）

式（１）において、Ｃｆ２がＣｆ１に比較して十分に大きければ、Ｖｇｓは小さな値になり、ＪＦＥＴ１ｂがオフの間に外乱によりオンオフ閾値を超過しないようにすることができる。このため、ＪＦＥＴ１ｂのゲート・ソース間に大容量のコンデンサ１１（容量Ｃｇ）を追加すると、ゲート・ソース間電圧Ｖｇｓ’は下式（２）のとおり小さな値とすることができる。

Ｖｇｓ’＝｛Ｃｆ１／（Ｃｆ１＋Ｃｆ２＋Ｃｇ）｝×Ｖmain・・・（２）

よって、ＪＦＥＴ１ｂのオンオフ閾値がゼロに近くても、ＪＦＥＴ１ｂがオフの間に外乱により誤オン動作をしないようにすることができる。従って、本実施形態によれば、印加可能なゲート電圧の制約条件を満たしながら、誤オン動作等のインバータとしての不正動作を阻止することができる。

［第２の実施形態］
（構成）
図３に示すように、本実施形態のゲート駆動回路２０は、ＳｉＣで形成された接合型電界効果トランジスタ（ＪＦＥＴ）１のゲート側にゲート抵抗（Ｒｇ１）３が設けられ、スイッチ５を介してゲート電源（Ｖｓｇ）７と接続されている。スイッチ５は、図示しないゲート指令信号に従ってオンオフ動作するＯＮスイッチ５ａ及びＯＦＦスイッチ５ｂからなる。

本実施形態では、ゲート電源（Ｖｓｇ）７の低電位側とＪＦＥＴ１のソースとの間に、ゲートオフセット電源（Ｖｓｇ＿ｏｆｓｔ）２１がマイナスにオフセットを印加するように接続されている。

（作用・効果）
本実施形態では、ゲートオフ（ＯＦＦスイッチ５ｂがオンでＯＮスイッチ５ａがオフ）時のゲート・ソース間電圧は、−Ｖｓｇ＿ｏｆｓｔ、ゲートオン（ＯＮスイッチ５ａがオンでＯＦＦスイッチ５ｂがオフ）時のゲート・ソース間電圧は、Ｖｓｇ−Ｖｓｇ＿ｏｆｓｔとなる。

オンオフ閾値電圧をＶｔｈとした時、Ｖｓｇ−Ｖｓｇ＿ｏｆｓｔ−Ｖｔｈの値と、Ｖｔｈ＋Ｖｓｇ＿ｏｆｓｔの値とをほぼ同一とすることにより、オン・オフそれぞれの定常状態において閾値との差分電圧を大きくとることが可能になる。これより、ゲート電源の消費電力を必要以上に大きくすることなく、誤動作が発生しないための裕度を最大にすることができる。

これより、本実施形態では、誤ったスイッチング動作を阻止するとともに、オンとオフの間の電位差を高くとることにより、オン状態でのゲート電圧をＪＦＥＴ１の正のゲート電圧制約よりも低い電位に制限することができる。

［第３の実施形態］
（構成）
本実施形態は、前記第１の実施形態と第２の実施形態を組み合わせたものである。すなわち、図４に示すように、本実施形態のゲート駆動回路３０は、ゲート電源７の低電位側とＪＦＥＴ１のソースとの間に、ゲートオフセット電源（電圧Ｖｓｇ＿ｏｆｓｔ）２１がマイナスにオフセットを印加するように接続されている。また、ＪＦＥＴ１のゲート・ソース間に、ＪＦＥＴ１のドレイン・ゲート間に生じる浮遊容量（Ｃｆ１）９よりも大きな容量を有するコンデンサ（Ｃｇ）１１が設けられている。

（作用・効果）
本実施形態では、以下の作用・効果を奏する。

（１）コンデンサ（Ｃｇ）１１を設けたことにより、ＪＦＥＴ１のオンオフ閾値がゼロに近くても、誤オン動作しないようにすることができる。

（２）ゲートオフセット電源（Ｖｓｇ＿ｏｆｓｔ）２１を用いたことにより、オン・オフそれぞれの定常状態において閾値との差分電圧を大きくとることが可能になる。これより、ゲート電源の消費電力を必要以上に大きくすることなく、誤動作が発生しないための裕度を最大にすることができる。

（３）コンデンサ（Ｃｇ）１１とゲートオフセット電源（Ｖｓｇ＿ｏｆｓｔ）２１を双方用いることにより、それぞれ単独で用いた場合と比較して、コンデンサ（Ｃｇ）１１をより小容量化でき、かつ、ゲートオフセット電源（Ｖｓｇ＿ｏｆｓｔ）２１をより低電圧化することができる。

これにより、ゲート駆動回路の消費電力をより低減できるとともに、ＪＦＥＴ１の誤動作を確実に防止することができる。

［第４の実施形態］
（構成）
図５に示すように、本実施形態のゲート駆動回路４０は、ＳｉＣで形成された接合型電界効果トランジスタ（ＪＦＥＴ）１のゲート側にゲート抵抗（Ｒｇ１）３が設けられ、スイッチ５を介してゲート電源（Ｖｓｇ）７と接続されている。符号１３は、ＪＦＥＴ１のゲート・ソース間に生じる浮遊容量（Ｃｆ２）である。

本実施形態では、ゲート抵抗（Ｒｇ１）３とスイッチ５との間に、第２のゲート抵抗（Ｒｇ２）３１が直列に接続され、この第２のゲート抵抗（Ｒｇ２）３１と並列に第２のコンデンサ（ＣｇＤ）３３が接続されている。

（作用・効果）
本実施形態では、ターンオン動作時、ＯＦＦスイッチ５ｂが切れてＯＮスイッチ５ａがオンとなる。このため、ＪＦＥＴ１には、第２のゲート抵抗（Ｒｇ２）３１と第２のコンデンサ（ＣｇＤ）３３の並列回路、及びゲート抵抗（Ｒｇ１）３を通してゲート電源（Ｖｓｇ）７からゲート電流が注入される。

第２のコンデンサ（ＣｇＤ）３３はゲート電圧変化に対して微分動作するため、ターンオン動作において、ゲート抵抗（Ｒｇ１）３によって決まる高速スイッチングが可能になる。一方、定常動作時では、第２のゲート抵抗（Ｒｇ２）３１で決まる小電流注入により、ゲート電源容量の低減が可能になる。これにより、ＪＦＥＴ１のゲート・ソース間電圧を安定化させることができる。

ターンオフ動作時では、ＯＮスイッチ５ａが切れてＯＦＦスイッチ５ｂがオンとなる。このため、ＪＦＥＴ１のゲートとソースは、ゲート抵抗（Ｒｇ１）３と、第２のゲート抵抗（Ｒｇ２）３１及び第２のコンデンサ（ＣｇＤ）３３の並列回路とを通して短絡される。

本実施形態では、第２のコンデンサ（ＣｇＤ）３３の存在によって、ゲート・ソース間の浮遊容量（Ｃｆ２）１３の電荷の影響を取り除くことができる。このため、ターンオフ動作においては、ゲート抵抗３（Ｒｇ１）によって決まる高速スイッチングが可能になる。

［第５の実施形態］
（構成）
図６に示すように、本実施形態のゲート駆動回路５０は、ＳｉＣで形成された接合型電界効果トランジスタ（ＪＦＥＴ）１のゲート側にゲート抵抗（Ｒｇ１）３が設けられ、スイッチ５を介してゲート電源（Ｖｓｇ）７と接続されている。

本実施形態は、順方向ダイオード（Ｄ＿ｏｎ）４３及び第３のゲート抵抗（Ｒｇ＿ｏｎ）４１を直列に接続し、これらをゲート抵抗（Ｒｇ１）３と並列に配置してなる。

（作用・効果）
本実施形態のゲート駆動回路５０では、ターンオン動作時、ＯＦＦスイッチ５ｂが切れてＯＮスイッチ５ａがオンとなる。このため、ＪＦＥＴ１には、ゲート抵抗（Ｒｇ１）３と並列に接続される順方向ダイオード（Ｄ＿ｏｎ）４３及び第３のゲート抵抗（Ｒｇ＿ｏｎ）４１を通して、ゲート電源（Ｖｓｇ）７からゲート電流が注入される。

第３のゲート抵抗（Ｒｇ＿ｏｎ）４１の抵抗値をゲート抵抗（Ｒｇ１）３の抵抗値よりも低くなるように設定しておくと、順方向ダイオード（Ｄ＿ｏｎ）４３を通して低い抵抗値の第３のゲート抵抗（Ｒｇ＿ｏｎ）４１にゲート電流を多く注入できることから、高速のターンオン動作が可能になる。

また、ゲート電源（Ｖｓｇ）７を必要以上に高く設定する必要がなくなり、ゲート駆動回路の消費電力を小さくすることができる。

よって、本実施形態では、印加可能なゲート電圧の制約条件を満たしながら、高速スイッチングによる低損失特性を満足させることができる。

［第６の実施形態］
（構成）
本実施形態は、前記第４の実施形態と第５の実施形態を組み合わせたものである。すなわち、図７に示すように、本実施形態のゲート駆動回路６０は、ゲート抵抗（Ｒｇ１）３とスイッチ５との間に、第２のゲート抵抗（Ｒｇ２）３１が直列に接続され、この第２のゲート抵抗（Ｒｇ２）３１と並列に第２のコンデンサ（ＣｇＤ）３３が接続されている。

（１）第２のコンデンサ（ＣｇＤ）３３の存在によって、ゲート・ソース間の浮遊容量（Ｃｆ２）１３の電荷の影響を取り除くことができる。このため、ターンオフ動作においては、ゲート抵抗３（Ｒｇ１）によって決まる高速スイッチングが可能になる。

（２）第３のゲート抵抗（Ｒｇ＿ｏｎ）４１の抵抗値をゲート抵抗（Ｒｇ１）３の抵抗値よりも低くなるように設定しておくと、ダイオード（Ｄ＿ｏｎ）４３を通して低い抵抗値の第３のゲート抵抗（Ｒｇ＿ｏｎ）４１にゲート電流を多く注入できる。このため、高速のターンオン動作が可能になる。また、ゲート電源（Ｖｓｇ）７を必要以上に高く設定する必要がなくなり、ゲート駆動回路の消費電力を小さくすることができる。

（３）第２のコンデンサ（ＣｇＤ）３３、及び順方向ダイオード（Ｄ＿ｏｎ）４３と第３のゲート抵抗（Ｒｇ＿ｏｎ）４１との直列回路を併せて設けたので、それぞれ単独で用いた場合と比較して、ターンオンをより高速化できる。このため、ゲート電源（Ｖｓｇ）７をより低電圧化することができ、ゲート駆動回路の消費電力を低減することができる。これと同時に、ターンオフ動作についても、ゲート抵抗（Ｒｇ１）３によって決まる高速スイッチングが可能になる。

［第７の実施形態］
（構成）
本実施形態は、前記第６の実施形態に対して、さらに逆方向バイパスダイオード（Ｄ＿ｂｙ）５３を付加したものである。すなわち、図８に示すように、本実施形態のゲート駆動回路７０は、ＪＦＥＴ１のゲート側からスイッチ５までの間に、順に、第１の回路６１、第２の回路６３を有している。

第１の回路６１は、順方向ダイオード（Ｄ＿ｏｎ）４３及び第３のゲート抵抗（Ｒｇ＿ｏｎ）４１を直列に接続し、これらをゲート抵抗（Ｒｇ１）３と並列に配置してなる。

第２の回路６３は、第２のゲート抵抗（Ｒｇ２）３１と、この第２のゲート抵抗（Ｒｇ２）３１に対してそれぞれ並列に接続される第２のコンデンサ（ＣｇＤ）３３及び逆方向バイパスダイオード（Ｄ＿ｂｙ）５３とからなる。

（作用・効果）
たとえば、インバータ過電流状態からインバータを保護するために、各相すべてのゲート指令ＳｗＲｅｆをオフして、各相すべてのＪＦＥＴ１をオフすることがある。この際、ＪＦＥＴ１はアバランシェし、アバランシェ電流がＪＦＥＴ１のドレインからゲートに流れる。この時、第２のゲート抵抗（Ｒｇ２）３１のみで逆方向バイパスダイオード（Ｄ＿ｂｙ）５３がない場合、アバランシェ電流は第２のゲート抵抗（Ｒｇ２）３１を通って流れる。その結果、第２のゲート抵抗（Ｒｇ２）３１が損傷してゲート駆動回路が故障する場合がある。

本実施形態では、逆方向バイパスダイオード（Ｄ＿ｂｙ）５３を設けているので、第２のゲート抵抗（Ｒｇ２）３１および第２のコンデンサ（ＣｇＤ）３３をバイパスしてアバランシェ電流を流すことができ、ゲート駆動回路をアバランシェ電流から保護することができる。

また、本実施形態では、第６の実施形態の構成を全て備えているので、第６の実施形態と同様な作用・効果も奏することができる。

［第８の実施形態］
本実施形態は、前記第３の実施形態と第７の実施形態を組み合わせたものである。すなわち、図９に示すように、本実施形態のゲート駆動回路８０は、ＪＦＥＴ１のゲート側からスイッチ５までの間に、順に、第１の回路６１、第２の回路６３を有している。

本実施形態では、ＪＦＥＴ１のゲート・ソース間にコンデンサ（Ｃｇ）１１が接続される。また、ゲート電源７（Ｖｓｇ）の低電位側とＪＦＥＴ１のソースとの間に、ゲートオフセット電源２１（電圧Ｖｓｇ＿ｏｆｓｔ）が接続されている。このゲートオフセット電源２１は、ゲート電源７に対してマイナスにオフセットを印加するように接続されている。

（４）逆方向バイパスダイオード（Ｄ＿ｂｙ）５３を設けているので、第２のゲート抵抗（Ｒｇ２）３１および第２のコンデンサ（ＣｇＤ）３３をバイパスしてアバランシェ電流を流すことができ、ゲート駆動回路をアバランシェ電流から保護することができる。

（５）第２のコンデンサ（ＣｇＤ）３３の存在によって、ゲート・ソース間の浮遊容量（Ｃｆ２）１３の電荷の影響を取り除くことができる。このため、ターンオフ動作においては、ゲート抵抗３（Ｒｇ１）によって決まる高速スイッチングが可能になる。

（６）第３のゲート抵抗（Ｒｇ＿ｏｎ）４１の抵抗値をゲート抵抗（Ｒｇ１）３の抵抗値よりも低くなるように設定しておくと、ダイオード（Ｄ＿ｏｎ）４３を通して低い抵抗値の第３のゲート抵抗（Ｒｇ＿ｏｎ）４１にゲート電流を多く注入できる。このため、高速のターンオン動作が可能になる。また、ゲート電源（Ｖｓｇ）７を必要以上に高く設定する必要がなくなり、ゲート駆動回路の消費電力を小さくすることができる。

（７）第２のコンデンサ（ＣｇＤ）３３、及び順方向ダイオード（Ｄ＿ｏｎ）４３と第３のゲート抵抗（Ｒｇ＿ｏｎ）４１との直列回路を併せて設けたので、それぞれ単独で用いた場合と比較して、ターンオンをより高速化できる。このため、ゲート電源（Ｖｓｇ）７をより低電圧化することができ、ゲート駆動回路の消費電力を低減することができる。これと同時に、ターンオフ動作についても、ゲート抵抗（Ｒｇ１）３によって決まる高速スイッチングが可能になる。

[他の実施形態]
（１）上記の各実施形態では、スイッチングデバイスとしてＪＦＥＴを用いた例を説明したが、ＳＩＴに置き換えても良く、この場合も同様の作用効果を得ることができる。

（２）上記の各実施形態では、ゲート抵抗（Ｒｇ１）３を配置した回路を示したが、必要に応じて省略することもできる。

（３）上記の各実施形態では、スイッチ５として、ＯＮスイッチ５ａ及びＯＦＦスイッチ５ｂの２個のスイッチからなる例を示したが、同様の機能を果たすものであれば、他の構成のスイッチの使用も可能である。

（４）以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

１…接合型電界効果トランジスタ（ＪＦＥＴ）（スイッチングデバイス）
３…ゲート抵抗（Ｒｇ１）（第１のゲート抵抗）
５…スイッチ
７…ゲート電源（Ｖｓｇ）
１０…ゲート駆動回路
１１…コンデンサ（Ｃｇ）
２０…ゲート駆動回路
２１…ゲートオフセット電源（Ｖｓｇ＿ｏｆｓｔ）
３０…ゲート駆動回路
３１…第２のゲート抵抗（Ｒｇ２）
３３…第２のコンデンサ（ＣｇＤ）
４０…ゲート駆動回路
４１…第３のゲート抵抗（Ｒｇ＿ｏｎ）
４３…順方向ダイオード（Ｄ＿ｏｎ）
５０…ゲート駆動回路
５３…逆方向バイパスダイオード（Ｄ＿ｂｙ）
６０…ゲート駆動回路
６１…第１の回路
６３…第２の回路
７０…ゲート駆動回路
８０…ゲート駆動回路
９０…ゲート駆動回路

Claims

ＳｉＣで形成され所定のオンオフ閾値電圧を有するJFET又はSITのスイッチングデバイスのゲート側に接続されるゲート駆動回路において、
オンオフ動作するスイッチを介して前記スイッチングデバイスをゲート電源と接続し、
前記スイッチングデバイスのドレイン・ゲート間に生じる浮遊容量よりも大きな容量を有するコンデンサを前記スイッチングデバイスのゲート・ソース間に設け、
前記スイッチングデバイスがオフの間に外乱により前記オンオフ閾値電圧を超えないように構成したことを特徴とするゲート駆動回路。
前記ゲート電源の低電位側と前記スイッチングデバイスのソースとの間に、ゲートオフセット電源をマイナスにオフセットを印加するように接続したことを特徴とする請求項１記載のゲート駆動回路。
前記スイッチングデバイスのゲート側と前記スイッチとの間の回路に対して並列に第２のコンデンサを接続したことを特徴とする請求項１又は２に記載のゲート駆動回路。
前記スイッチングデバイスのゲート側と前記スイッチとの間に第１のゲート抵抗を接続するとともに、当該第１のゲート抵抗と前記スイッチとの間に、第２のゲート抵抗を直列に接続し、さらに当該第２のゲート抵抗と並列に第２のコンデンサを接続したことを特徴とする請求項１乃至３のいずれか１項記載のゲート駆動回路。
前記第２のゲート抵抗及び前記第２のコンデンサのそれぞれに対して並列になるようにバイパスダイオードを逆方向に接続したことを特徴とする請求項４記載のゲート駆動回路。
前記スイッチングデバイスのゲート側と前記スイッチとの間の回路に対して並列に、ダイオードを順方向に接続したことを特徴とする請求項１乃至５のいずれか１項記載のゲート駆動回路。
前記第１のゲート抵抗と並列に、ダイオードを順方向に接続したことを特徴とする請求項４又は５のいずれか１項記載のゲート駆動回路。
前記順方向に接続したダイオードと直列に、第３のゲート抵抗を接続したことを特徴とする請求項７記載のゲート駆動回路。