JP7063233B2 - スイッチング素子の駆動回路及びスイッチング回路 - Google Patents
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Description
電流駆動型のスイッチング素子を駆動する駆動回路であって、
第1端子と第2端子とを有し、前記スイッチング素子のゲート端子に制御信号を出力する制御部と、
前記制御部の前記第1端子に接続される、前記制御信号を形成する電流を規定する第1抵抗と該第1抵抗に並列に接続された第1コンデンサと、
並列に接続された第2コンデンサ及び第1ツェナーダイオードと、
前記第1抵抗及び第1コンデンサから前記ゲート端子に至り、前記スイッチング素子のソース端子から前記制御部の前記第2端子に至る電流の経路と、
を備え、
前記第2コンデンサ及び前記第1ツェナーダイオードは、前記ソース端子から前記制御部に至る経路に、前記第1ツェナーダイオードのカソード端子側に前記制御部の前記第2端子が接続され、前記第1ツェナーダイオードのアノード端子側に前記ソース端子が接続されるように、挿入されることを特徴とするスイッチング素子の駆動回路である。
される負バイアス電圧は、スイッチング素子のゲートオフ時に負バイアス電圧が急激に大きくなることがないので、スイッチング素子のゲートサージを低減することができる。
前記スイッチング素子をそれぞれ駆動する前記スイッチング素子の駆動回路と、
を備えたことを特徴とするスイッチング回路である。
以下、本発明の適用例について、図面を参照しつつ説明する。本発明は、例えば、図1に示すような、電流駆動型のスイッチング素子のゲート駆動回路100に適用される。
スイッチング素子1では、直列に接続された他のスイッチング素子から発生するノイズ等の要因によって、ゲートオフ時に誤点弧しないように負バイアス電圧を印加することが行われている。
このような負バイアス電圧として、図11に示すようなプロファイルの電圧をゲート・ソース間に印加することが行われていた。図11に示されているように、スイッチング素子のゲートオフ時に負バイアス電圧が急激に大きくなりゲートサージが発生することがあった。
このため、本発明は、負バイアス電圧を適切に変更することによって、ゲートサージを低減しようとするものである。
スイッチング素子のゲートを制御するための制御部から出力される制御信号を形成する電流は、制限抵抗及びスピードアップコンデンサを介して、スイッチング素子のゲート端子へと流れる。そして、この電流はスイッチング素子のソース端子から制御部へと流れる。本発明は、このスイッチング素子のソース端子から制御部へと至る電流の経路に第2コンデンサと、これに並列に接続されたツェナーダイオードを挿入している。このとき、ツェナーダイオードのカソード端子側が制御部に、アノード端子側がスイッチング素子のソース端子に接続される。
以下では、本発明の実施例に係るゲート駆動回路について、図面を用いて、より詳細に説明する。
図1は、本実施例に係るゲート駆動回路を示す。
れる。そして、MOSFET122をオフし、MOSFET121をオンすることにより、コンデンサ11の他端はVout端123を介してVee端125及びコンデンサ14の他端に接続され、スイッチング素子1のゲート・ソース間に負バイアス電圧が印加される。ここでは、コンデンサ11は第1コンデンサ、抵抗13は第1抵抗、コンデンサ14は第2コンデンサ、ツェナーダイオード15は第2コンデンサに並列に接続された第1ツェナーダイオード、ドライブ回路12は制御部、Vout端123が第1端子、Vee端124が第2端子に対応する。また、コンデンサ11及び抵抗13からスイッチング素子1のゲート端子に至り、スイッチング素子1のソース端子からドライブ回路12に至るまで接続された回路が経路に相当する。また、ドライブ回路12のMOSFET121,122のオン・オフを切り替えることにより、スイッチング素子1のゲート端子に入力される電流が制御信号に相当する。
これにより、スイッチング素子のゲートサージの低減を実現することができる。
また、本実施例に係るゲート駆動回路100では、スイッチング素子1のターンオン時に、コンデンサ11を介して、スイッチング素子1のゲートを充電する必要がある。このため、スイッチング素子1のゲートの電荷量をQgとおいて、下記の条件式を満足するように設計することで、スイッチング素子1のターンオン時のスイッチング速度を早くすることができる。
図3に、本発明の実施例2に係るゲート駆動回路200を示す。
実施例1と同様の構成については、同様の符号を付して詳細な説明を省略する。
本実施例では、スイッチング素子1のゲート・ソース間に並列にスイッチング素子16を接続している。スイッチング素子16は、スイッチング素子1のゲート端子とコンデンサ11及び抵抗13の一端との間と、コンデンサ14の他端及びツェナーダイオード15のカソード端子との間に接続されている。ここでは、スイッチング素子16としてnチャネルMOSFETを用い、スイッチング素子1のゲート素子側に、スイッチング素子16のドレイン端子を、コンデンサの他端及びツェナーダイオードのカソード端子側に、スイッチング素子16のソース端子を接続している。また、スイッチング素子16のゲート端子はドライブ回路12に接続され、スイッチング素子16はドライブ回路12から入力される信号によって制御される。
本実施例では、スイッチング素子を設けることにより、同期整流型のスイッチング素子のゲート駆動回路として用いた場合に、対向アームのスイッチング素子がオンであるときに負バイアス電圧値を大きくすることで、誤点弧を防止することができ、ゲートサージが低減する。また、デッドタイム期間の逆導通損失を低減することができる。
図5に、本発明の実施例3に係るゲート駆動回路300を示す。
実施例2と同様の構成については、同様の符号を付して詳細な説明を省略する。
本実施例では、実施例2のスイッチング素子1のゲート・ソース間にコンデンサ17を並列に接続している。コンデンサ17の一端はスイッチング素子1のゲート端子とスイッチング素子16のドレイン素子との間に接続し、コンデンサの他端はスイッチング素子1のソース端子とコンデンサ14の一端及びツェナーダイオード15のアノード端子との間に接続している。ここでは、コンデンサ17は第3コンデンサに対応する。
本実施例では、コンデンサ17を設けることにより、コンデンサ17の容量値によってスイッチング速度を変更することができる。
図6に、本発明の実施例4に係るゲート駆動回路400を示す。
実施例3と同様の構成については、同様の符号を付して詳細な説明を省略する。
本実施例では、コンデンサ11と直列に抵抗18を接続し、この直列に接続されたコンデンサ11及び抵抗18に並列に抵抗13を接続している。ここでは、抵抗13は第3抵抗に対応する。
本実施例では、抵抗18の抵抗値を変更することにより、スイッチング素子1のスイッチング速度を変更することができる。これにより、ゲートサージ及びスイッチングノイズを低減することができる。
図7に、本発明の実施例5に係るゲート駆動回路500を示す。
実施例4と同様の構成については、同様の符号を付して詳細な説明を省略する。
本実施例では、スイッチング素子1のゲート・ソース間に並列にツェナーダイオード19を接続している。ツェナーダイオード19のカソード端子はスイッチング素子1のゲート端子側である、抵抗13からスイッチング素子1のゲート端子に至る回路に接続される。そして、ツェナーダイオード19のアノード端子はスイッチング素子1のソース端子側である、ソース端子からツェナーダイオード15のアノード端子に至る回路に接続される。ここでは、ツェナーダイオード19が第2ツェナーダイオードに対応する。
本実施例では、ツェナーダイオード19を設けることにより、ゲートサージを低減することができる。
図8に、本発明の実施例6に係るゲート駆動回路600を示す。
実施例5と同様の構成については、同様の符号を付して詳細な説明を省略する。
本実施例では、スイッチング素子1のゲート・ソース間に並列に接続したコンデンサ17にさらに並列に抵抗20を接続している。
本実施例では、抵抗20を設けることにより、外部ノイズによるスイッチング素子の誤動作を抑制することができる。
図9に、本発明の実施例7に係るゲート駆動回路700を示す。
実施例6と同様の構成については、同様の符号を付して詳細な説明を省略する。
本実施例では、ショットキーダイオード21を、スイッチング素子1並びに並列に接続されたツェナーダイオード15及びコンデンサ14に並列に接続している。ショットキーダイオード21のカソード端子は、抵抗13からスイッチング素子1のゲート端子に至る回路に接続されている。そして、ショットキーダイオード21のアノード端子は、並列に接続されたコンデンサ14及びツェナーダイオード15のカソード端子からドライブ回路12のVee端124に至る回路に接続されている。
本実施例では、ショットキーダイオード21を設けることにより、ゲートサージを低減することができる。
図10に本実施例8に係る同期整流型昇圧チョッパ回路10を示す。
同期整流型昇圧チョッパ回路10は、スイッチング素子1a,1b、ゲート駆動回路100a,100b、入力電源2、リアクトル3、バイパスコンデンサ4、負荷5等を備える。この同期整流型昇圧チョッパ回路10においては、二つのスイッチング素子1a,1bが直列に接続され、それぞれにゲート駆動回路100a,100bが接続されている。ゲート駆動回路としては、実施例1に係るゲート駆動装置に限らず、他の実施例に係るゲート駆動回路を用いてもよい。同期整流型昇圧チョッパ回路10機能は公知のものであるため詳細な説明は省略する。
ここでは、同期整流型昇圧チョッパ回路を例として説明したが、本発明の実施例に係るゲート駆動回路によって駆動されるスイッチング素子が複数個直列に接続されたスイッチング回路であればよく、DC/DCコンバータやインバータであってもよい。
<発明1>
電流駆動型のスイッチング素子(1)を駆動する駆動回路(100,200,300,400,500)であって、
第1端子(123)と第2端子(124)とを有し、前記スイッチング素子(1)のゲート端子に制御信号を出力する制御部(12)と、
前記制御部(12)の前記第1端子(123)に接続される、前記制御信号を形成する電流を規定する第1抵抗(13)と該第1抵抗(13)に並列に接続された第1コンデンサ(11)と、
並列に接続された第2コンデンサ(14)及び第1ツェナーダイオード(15)と、
前記第1抵抗(13)及び第1コンデンサ(11)から前記ゲート端子に至り、前記スイッチング素子(1)のソース端子から前記制御部(12)の前記第2端子(124)に至る電流の経路と、
を備え、
前記第2コンデンサ(14)及び前記第1ツェナーダイオード(15)は、前記ソース端子から前記制御部(12)に至る経路に、前記第1ツェナーダイオード(15)のカソード端子側に前記制御部(12)の前記第2端子(124)が接続され、前記第1ツェナーダイオード(15)のアノード端子側に前記ソース端子が接続されるように、挿入されることを特徴とするスイッチング素子の駆動回路。
<発明2>
前記第1コンデンサ(11)の容量をC1、前記第2コンデンサ(14)の容量をC2、前記スイッチング素子(1)の入力容量をCiss、前記制御信号の電源電圧をVdd、前記スイッチング素子(1)のターンオン時のゲート・ソース間電圧をVdev、該スイッチング素子に印加される負バイアス電圧をVccとしたとき、
<発明3>
前記スイッチング素子(1)並びに前記第2コンデンサ(14)及び前記ツェナーダイオード(15)を含む経路に並列にミラークランプ回路(16)を設けたことを特徴とする請求項1又は2に記載のスイッチング素子の駆動回路。
<発明4>
前記スイッチング素子(1)の前記ゲート端子と前記ソース端子との間に第3コンデンサ(17)を接続したことを特徴とする請求項1又は2に記載のスイッチング素子の駆動回路。
<発明5>
前記第1コンデンサ(11)に直列かつ前記第1抵抗(13)に並列に前記経路に接続された第3抵抗(18)を備えたことを特徴とする請求項1又は2に記載のスイッチング素子の駆動回路。
<発明6>
前記スイッチング素子(1)の前記ゲート端子側に第2ツェナーダイオード(19)のカソード端子を接続し、該スイッチング素子(1)の前記ソース端子側に該第2ツェナーダイオード(19)のアノード端子を接続したことを特徴とする請求項1又は2に記載のスイッチグ素子の駆動回路。
<発明7>
前記スイッチング素子(1)の前記ゲート端子と前記ソース端子との間に第4抵抗(20)を接続したことを特徴とする請求項1又は2に記載の駆動回路。
<発明8>
前記スイッチング素子(1)並びに前記第2コンデンサ(14)及び前記第1ツェナー
ダイオード(15)を含む経路に並列に、該スイッチング素子(1)の前記ソース素子側にショットキーダイオード(21)のカソード端子を接続し、該第1ツェナーダイオード(15)のカソード端子側に該ショットキーダイオード(21)のアノード端子を接続したことを特徴とする請求項1又は2に記載のスイッチング素子の駆動回路。
<発明9>
直列に接続された複数の電流駆動型のスイッチング素子(1)と、
前記スイッチング素子(1)をそれぞれ駆動する請求項1乃至8のいずれか1項に記載のスイッチング素子の駆動回路(100,200,300,400,500)と、
を備えたことを特徴とするスイッチング回路(10)。
10 :同期整流型昇圧チョッパ回路
11,14,17 :コンデンサ
12 :ドライブ回路
123:Vout端
124:Vee端
13,18,20 :抵抗
15,19 :ツェナーダイオード
16 :スイッチング素子
19 ショットキーダイオード
100,200,300,400,500 :ゲート駆動回路
Claims (9)
- 電流駆動型のスイッチング素子を駆動する駆動回路であって、
第1端子と第2端子とを有し、前記スイッチング素子のゲート端子に制御信号を出力する制御部と、
前記制御部の前記第1端子に接続される、前記制御信号を形成する電流を規定する第1抵抗と該第1抵抗に並列に接続された第1コンデンサと、
並列に接続された第2コンデンサ及び第1ツェナーダイオードと、
前記第1抵抗及び第1コンデンサから前記ゲート端子に至り、前記スイッチング素子のソース端子から前記制御部の前記第2端子に至る電流の経路と、
を備え、
前記第2コンデンサ及び前記第1ツェナーダイオードは、前記ソース端子から前記制御部に至る経路に、前記第1ツェナーダイオードのカソード端子側に前記制御部の前記第2端子が接続され、前記第1ツェナーダイオードのアノード端子側に前記ソース端子が接続されるように、挿入されることを特徴とするスイッチング素子の駆動回路。 - 前記スイッチング素子並びに前記第2コンデンサ及び前記第1ツェナーダイオードを含
む経路に並列にミラークランプ回路を設けたことを特徴とする請求項1又は2に記載のスイッチング素子の駆動回路。 - 前記スイッチング素子の前記ゲート端子と前記ソース端子との間に第3コンデンサを接続したことを特徴とする請求項1又は2に記載のスイッチング素子の駆動回路。
- 前記第1コンデンサに直列かつ前記第1抵抗に並列に前記経路に接続された第3抵抗を備えたことを特徴とする請求項1又は2に記載のスイッチング素子の駆動回路。
- 前記スイッチング素子の前記ゲート端子側に第2ツェナーダイオードのカソード端子を接続し、該スイッチング素子の前記ソース端子側に該第2ツェナーダイオードのアノード端子を接続したことを特徴とする請求項1又は2に記載のスイッチグ素子の駆動回路。
- 前記スイッチング素子の前記ゲート端子と前記ソース端子との間に第4抵抗を接続したことを特徴とする請求項1又は2に記載のスイッチング素子の駆動回路。
- 前記スイッチング素子並びに前記第2コンデンサ及び前記第1ツェナーダイオードを含む経路に並列に、該スイッチング素子の前記ゲート素子側にショットキーダイオードのカソード端子を接続し、該第1ツェナーダイオードのカソード端子側に該ショットキーダイオードのアノード端子を接続したことを特徴とする請求項1又は2に記載のスイッチング素子の駆動回路。
- 直列に接続された複数の電流駆動型のスイッチング素子と、
前記スイッチング素子をそれぞれ駆動する請求項1乃至8のいずれか1項に記載のスイッチング素子の駆動回路と、
を備えたことを特徴とするスイッチング回路。
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