JP2023163197A - 整流回路およびそれを用いた電源 - Google Patents
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Abstract
【課題】損失低減効果が大きい整流回路及びそれを用いた電源を提供する。【解決手段】エンハンスメント型の第1のスイッチング素子QL1と、第1のスイッチング素子のドレイン側に直列に接続され、第1のスイッチング素子よりも高耐圧なデプレッション型の第2のスイッチング素子QH1と、エンハンスメント型の第3のスイッチング素子QL2と、第3のスイッチング素子のドレイン側に直列に接続され、第3のスイッチング素子よりも高耐圧なデプレッション型の第4のスイッチング素子QH2と、を備えた整流回路であって、第1のスイッチング素子のソースと第3のスイッチング素子のソースとが接続され、第1のスイッチング素子のゲートは第3のスイッチング素子と第4のスイッチング素子との間のノードに接続され、第3のスイッチング素子のゲートが第1のスイッチング素子と第2のスイッチング素子との間のノードに接続されている。【選択図】図1
Description
本発明は、整流回路およびそれを用いた電源に関する。
交流を直流に整流するための整流回路は、一般的に、ダイオードやMOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor)が使用されている。ダイオードを用いた整流は、ダイオードの内蔵ポテンシャルによる電圧降下があるため損失が大きいという課題がある。一方、MOSFETの同期整流は、MOSFETの内蔵ポテンシャルがなく0Vから順方向電流が立ち上がるため損失が低いというメリットがあり、MOSFETを用いることでより低損失な整流ができる。
MOSFETを用いた整流回路として、例えば、特許文献1に記載の技術がある。特許文献1には、MOSFETのターンオン・オフのタイミングを決定するための電圧検出回路を用いずに、同期整流を実現する整流回路が示されている。この整流回路では、整流用MOSFET(233)のドレイン-ソース間電圧を抵抗(171、172)で分圧し、ソースを共通とする別の整流用MOSFET(183)のゲート-ソース間電圧に入力する(図2)。
上記特許文献1の整流回路では、整流用MOSFET(183)のゲート-ソース間電圧の波形が整流用MOSFET(233)のドレイン-ソース間電圧の波形を抵抗分圧した波形となる。例えば正弦波電圧を整流する場合は整流用MOSFET(183)のゲート-ソース間電圧も正弦波状となり、ゲート-ソース間電圧の立ち上がりと立ち下がりが遅くなるため、同期整流による損失低減効果が小さくなるという課題があった。
そこで、本発明の目的は、整流用MOSFETを用いて同期整流を実施する整流回路において、従来よりも大きな損失低減効果を得ることが可能な整流回路及びそれを用いた電源を提供することにある。
上記課題を解決するための本発明の一態様は、エンハンスメント型の第1のスイッチング素子と、第1のスイッチング素子のドレイン側に直列に接続され、第1のスイッチング素子よりも高耐圧なデプレッション型の第2のスイッチング素子と、エンハンスメント型の第3のスイッチング素子と、第3のスイッチング素子のドレイン側に直列に接続され、第3のスイッチング素子よりも高耐圧なデプレッション型の第4のスイッチング素子と、を備えた整流回路において、第1のスイッチング素子のソースと第3のスイッチング素子のソースとが接続され、第1のスイッチング素子のゲートは第3のスイッチング素子と第4のスイッチング素子との間のノードに接続され、第3のスイッチング素子のゲートは第1のスイッチング素子と第2のスイッチング素子との間のノードに接続されていることを特徴とする整流回路である。
本発明によれば、整流用MOSFETを用いて同期整流を実施する整流回路において、従来よりも大きな損失低減効果を得ることが可能な整流回路及びそれを用いた電源を提供できる。これにより、整流回路及びそれを用いた電源の高密度実装が図れる。
上記した以外の課題、構成及び効果は、以下の実施形態の説明により明らかにされる。
以下、図面を用いて本発明の実施例を説明する。なお、各図面において同一の構成については同一の符号を付し、重複する説明についてはその詳細な説明は省略する。
図1から図3、及び図9から図12を参照して、本発明の実施例1の整流回路の構成とその制御方法について説明する。図1は実施例1の整流回路の構成を示す図であり、図2は図1の整流回路による整流波形を示すグラフであり、図3は図1の整流回路を適用した整流ブリッジの構成を示す図である。なお、図9から図12は、本発明の構成を分かり易くするために比較例として示す従来の整流回路の構成と整流波形を示す図である。
先ず、図1を用いて、本実施例の整流回路の構成について説明する。本実施例の整流回路は、図1に示すように、本発明の整流回路は、エンハンスメント型のスイッチング素子QL1(第1のスイッチング素子)およびQL2(第3のスイッチング素子)と、デプレッション型のスイッチング素子QH1(第2のスイッチング素子)およびQH2(第4のスイッチング素子)と、QH1のゲートに接続される制御回路1およびQH2のゲートに接続される制御回路2を備える。
なお、図1では、図3の整流ブリッジのローサイドの2個の整流用MOSFET LQに適用する場合を例として、QH1とQH2はデプレッション型のNチャネル型MOSFET、QL1とQL2はエンハンスメント型のNチャネル型MOSFETで表記している。また、本実施例の整流回路の動作は、QH1とQH2はデプレッション型のNチャネル型MOSFET、QL1とQL2はエンハンスメント型のNチャネル型MOSFETを用いた場合の説明である。
ただし、QH1とQH2にSiC-JFET(Junction-gate Field-Effect Transistor)またはGaN-HEMT(High Electron Mobility Transistor)を使用する場合もある。
次に、図2を用いて、本実施例の整流回路の動作について説明する。図2は、図1の整流回路を図3の整流ブリッジのローサイドの2個の整流用MOSFETLQに適用して、入力電圧Vinに正弦波電圧を印加した場合の電圧波形を示す。期間T1はQH1とQL1の整流期間であり、QH2とQL2の非整流期間である。また、期間T2はQH1とQL1の非整流期間であり、QH2とQL2の整流期間である。
QH1とQL1の整流期間T1の開始直後、QL1はオフ状態であるため、整流電流はQL1のボディダイオードを流れる。このとき、QH1のドレインとQL1のソース間の電圧Vds1は閾値電圧Vref2より小さいため、制御回路1はQH1のゲート電圧をQH1のゲート閾値電圧以上に制御することで、QH1をオンに制御する。したがって、整流電流はQH1のソース-ドレイン経路を流れる。また、制御回路2はQH2のゲート電圧を制御することでQH2をオン状態に制御する。その結果、QH2のソースからQL2のドレイン-ソース間容量とQL1のゲート-ソース間容量に電荷が流入し、QL2のドレイン-ソース間電圧とQL1のゲート-ソース間電圧が増加する。このとき、QL2のドレイン-ソース間容量とQL1のゲート-ソース間容量は並列に充電されるため、QL2のドレイン-ソース間電圧とQL1のゲート-ソース間電圧は等しい。また、このときQH2はオン状態であるため、QH2のドレイン-ソース間電圧はQL2のドレイン-ソース間容量とQL1のゲート-ソース間容量を充電する電流とQH2のドレイン-ソース間抵抗によって生じる電圧降下に等しくなる。
その後、入力電圧の増加に伴って、すなわち、QH2のドレインとQL2のソース間電圧Vds2の増加にともなって、QL1のゲート-ソース間電圧も増加する。
その後、QL1のゲート-ソース間電圧がQL1のゲート閾値電圧より大きくなると、QL1はターンオンし、整流電流はQL1のボディダイオードからQL1のソース-ドレイン経路に転流する。
その後、QL1のゲート-ソース間電圧がQL1のゲート閾値電圧より大きくなると、QL1はターンオンし、整流電流はQL1のボディダイオードからQL1のソース-ドレイン経路に転流する。
以上のように、整流期間においてQH1とQL1がオン状態となるため、整流電流による損失を削減可能である。
その後、QH2のドレインとQL2のソース間電圧Vds2がある閾値電圧Vref1より大きくなると、制御回路2はQH2のゲート電圧をQH2のゲート閾値電圧未満に制御することで、QH2をオフに制御する。ただし、閾値電圧Vref1はQL1のゲート閾値電圧Vlth1より十分に大きく、QL1のゲート-ソース間耐圧より小さい。
その後、QH2のドレイン-ソース間容量の充電が始まり、入力電圧の増加に伴って、QH2のドレイン-ソース間電圧と、QL2のドレイン-ソース間電圧と、QL1のゲートソース間電圧が増加する。ただし、QL2のドレイン-ソース間容量とQL1のゲート-ソース間容量は並列に接続され、これらの容量に対してQH2のドレイン-ソース間容量は直列に接続されていることに加え、一般的にMOSFETのゲート-ソース間容量はドレイン-ソース間容量と比較して大きいため、QH2のドレインとQL2のソース間電圧Vds2の増加量は、QH2のドレイン-ソース間電圧の増加量が支配的である。その結果、QH2のドレインとQL2のソース間電圧Vds2とQH2のドレイン-ソース間電圧の増加に対して、QL2のドレイン-ソース間電圧とQL1のゲート-ソース間電圧は概ね閾値電圧Vref1で一定となる。
入力電圧が増加から減少に転じると、QH2のドレインとQL2のソース間電圧Vds2も減少する。QH2のドレインとQL2のソース間電圧Vds2の増加量はQH2のドレイン-ソース間電圧の増加量が支配的であったのと同様の理由で、QH2のドレインとQL2のソース間電圧Vds2の減少量はQH2のドレイン-ソース間電圧の減少量が支配的である。その結果、QH2のドレインとQL2のソース間電圧Vds2とQH2のドレイン-ソース間電圧の減少に対して、QL2のドレイン-ソース間電圧とQL1のゲート-ソース間電圧は概ね閾値電圧Vref1で一定となる。
その後、QH2のドレインとQL2のソース間電圧Vds2が閾値電圧Vref1に等しくなると、制御回路2はQH2のゲート電圧をQH2のゲート閾値電圧以上に制御することで、QH2をオンに制御する。
その結果、QL1のゲート-ソース間容量とQL2のドレイン-ソース間容量は並列に放電され、QL1のゲート-ソース間電圧Vlgs1が減少する。
QL1のゲート-ソース間電圧がQL1のゲート閾値電圧Qlth1未満になるとQL1はオフになる。
QL1のゲート-ソース間電圧がQL1のゲート閾値電圧Qlth1未満になるとQL1はオフになる。
その後、入力電圧の極性が変化すると、QH2とQL2の整流期間T2が開始される。前述のQH1とQL1の整流期間開T1において制御回路2がQH2をオフするのと同様に、整流期間T2において制御回路1がQH1をオフに制御する。
以上がQH1とQL1のオン・オフである。QH2とQL2についても同様にオン・オフする。ただし、制御に用いる閾値電圧Vref2はQL2のゲート閾値電圧Vlth2より十分に大きく、QL2のゲート-ソース間耐圧より小さい。上記の動作により、同期整流が実現される。
≪従来例1≫
ここで、図9を用いて、従来の別の整流回路の構成について説明する。図9は従来例1の整流回路の構成を示す図であり、上記特許文献1の整流回路に相当する。図9の整流回路は、整流用MOSFETQR1、QR2と、分圧抵抗Rp11、Rp12、Rp21、Rp22とから構成される。
ここで、図9を用いて、従来の別の整流回路の構成について説明する。図9は従来例1の整流回路の構成を示す図であり、上記特許文献1の整流回路に相当する。図9の整流回路は、整流用MOSFETQR1、QR2と、分圧抵抗Rp11、Rp12、Rp21、Rp22とから構成される。
図10を用いて、図9の整流回路の動作について説明する。図10は図9の整流回路による整流波形を示すグラフであり、図9の整流回路を図3の整流ブリッジのローサイドの2個の整流用MOSFETLQに適用して、入力電圧Vinに正弦波電圧を印加した場合の電圧波形を示す。期間T1は整流用MOSFETQR1の整流期間であり、整流用MOSFETQR2の非整流期間である。また、期間T2は整流用MOSFETQR1の非整流期間であり、整流用MOSFETQR2の整流期間である。
例として、QR1の動作に着目する。期間T1において、QR2のドレイン-ソース間電圧Vds2を分圧抵抗Rp21とRp22で分圧してRp22に生じる電圧がQR1のゲート-ソース間に印加される。図10では、QR1の整流期間である期間T1におけるQR1のゲート-ソース間電圧Vgs1の波形は抵抗分圧で小さくなった正弦波となる。
このように、図9に示す整流回路では、整流期間に生成される整流用MOSFETのゲート-ソース間電圧は抵抗分圧で小さくなった正弦波となるため、整流期間の開始からゲート-ソース間電圧Vgs1、Vgs2が整流用MOSFETQR1、QR2のゲート閾値電圧Vth1、Vth2より大きくなるまでの期間と、ゲート-ソース間電圧Vgs1、Vgs2が整流用MOSFETQR1、QR2のゲート閾値電圧Vth1、Vth2より小さくなってから整流期間の終了までの期間が長くなる。すなわち、ゲート-ソース間電圧Vgs1、Vgs2の立ち上がりと立ち下がりが遅くなる。その結果、整流期間に対して整流用MOSFETがオンする期間の割合が小さくなるため、同期整流による損失低減効果が小さくなる。
一方で、図1に示す本実施例の整流回路では、入力電圧が閾値電圧Vref1、Vref2よりそれぞれ小さい場合、入力電圧が抵抗分圧で小さくされることなくそのままQL1のゲート-ソース間、QL2のゲート-ソース間に印加される(ここでは制御回路内のオン状態のスイッチの抵抗成分や配線の抵抗成分で生じる電圧降下は抵抗分圧とはみなさないこととする)。すなわち、図1の整流回路のゲート-ソース間電圧の立ち上がりと立ち下がりは、図9の整流回路と比較して早くなる。その結果、整流期間に対して整流用MOSFETがオンする期間の割合が大きくなるため、同期整流による損失低減効果が大きくなる。
≪比較例≫
図11を用いて、従来の別の整流回路の構成について説明する。図11は比較例の整流回路の構成を示す図である。図11の整流回路は、整流用MOSFETQR1、QR2と、QS1、QS2から構成される。
図11を用いて、従来の別の整流回路の構成について説明する。図11は比較例の整流回路の構成を示す図である。図11の整流回路は、整流用MOSFETQR1、QR2と、QS1、QS2から構成される。
図12を用いて、図11の整流回路の動作について説明する。図12は、図11の整流回路を図3の整流ブリッジのローサイドの2個の整流用MOSFETLQに適用して、入力電圧Vinに正弦波電圧を印加した場合の電圧波形を示す。期間T1は整流用MOSFETQR1の整流期間であり、整流用MOSFETQR2の非整流期間である。また、期間T2は整流用MOSFETQR1の非整流期間であり、整流用MOSFETQR2の整流期間である。
図11の整流回路では、ゲート-ソース間電圧の立ち上がりと立ち下がりは図1の整流回路のゲート-ソース間電圧の立ち上がりと立ち下がりと同等である。
しかし、図11の整流回路ではQS1とQS2にはQR1とQR2と同等の耐圧が要求される。例えば、商用整流回路に用いる場合、QS1、QS2、QR1、QR2には600V耐圧のスイッチング素子が使用される。その結果、図11の整流回路を実装する場合、絶縁を確保するために沿面距離を確保する必要があり、QS1とQS2が高密度実装の弊害となる。
一方で、図1に示す本実施例の整流回路では、QH1とQH2は高耐圧が要求されるが、QL1とQL2は低耐圧でよい。例えば、商用整流回路に用いる場合、QH1とQH2は600V耐圧のスイッチング素子、QL1とQL2は20V耐圧のスイッチング素子を使用可能である。その結果、図11の整流回路では高耐圧のスイッチング素子が4個(QR1、QR2、QS1、QS2)が必要であるが、本実施例の整流回路は高耐圧のスイッチング素子は2個(QH1、QH2)である。
以上説明したように、本実施例の整流回路により、同期整流による損失低減効果を保持したまま、高耐圧のスイッチング素子を削減可能である。
図4は本発明の実施例2の整流回路の構成を示す図である。図4を参照して、本発明の実施例2の整流回路の構成とその制御方法について説明する。本実施例は実施例1の具体的な回路構成例である。
本実施例の整流回路は、図4に示すように、制御回路1において、QH1のゲートがQL1のソースに接続され、制御回路2において、QH2のゲートがQL2のソースに接続される。
本構成により、閾値電圧Vref1はQH2のゲート閾値電圧Vhth2の絶対値、閾値電圧Vref2はQH1のゲート閾値電圧Vhth1の絶対値となる。
したがって、Vref1とVref2がQL1のゲート閾値電圧Vlth1とQL2のゲート閾値電圧Vlth2よりそれぞれ十分大きく、かつ、QL1のゲート-ソース間耐圧とQL2のゲート-ソース間耐圧よりそれぞれ小さくなるように、QH2のゲート閾値電圧Vhth2とQH1のゲート閾値電圧Vhth1を選定することで、同期整流を実現可能である。
本構成の効果として、制御回路1と制御回路2を簡便な構成で実現できる。
したがって、Vref1とVref2がQL1のゲート閾値電圧Vlth1とQL2のゲート閾値電圧Vlth2よりそれぞれ十分大きく、かつ、QL1のゲート-ソース間耐圧とQL2のゲート-ソース間耐圧よりそれぞれ小さくなるように、QH2のゲート閾値電圧Vhth2とQH1のゲート閾値電圧Vhth1を選定することで、同期整流を実現可能である。
本構成の効果として、制御回路1と制御回路2を簡便な構成で実現できる。
図5は本発明の実施例3の整流回路の構成を示す図である。図5を参照して、本発明の実施例2の整流回路の構成とその制御方法について説明する。本実施例は、実施例1のより具体的な回路構成例である。
本実施例の整流回路は、図5に示すように、QL1のドレインとソースにそれぞれカソードとアノードが接続されたツェナーダイオードと、QL2のドレインとソースにそれぞれカソードとアノードが接続されたツェナーダイオードを備える。これらのツェナーダイオードのツェナー電圧はQL1のドレイン-ソース間耐圧とQL2のドレイン-ソース間耐圧より小さい。
本構成により、QL1のドレイン-ソース間電圧Vlds1とQL2のドレイン-ソース間電圧Vlds2がQL1とQL2の耐圧より大きくなってQL1とQL2が故障することを抑制可能である。
本構成により、QL1のドレイン-ソース間電圧Vlds1とQL2のドレイン-ソース間電圧Vlds2がQL1とQL2の耐圧より大きくなってQL1とQL2が故障することを抑制可能である。
図6は本発明の実施例4の整流回路の構成を示す図である。図6を参照して、本発明の実施例4の整流回路の構成とその制御方法について説明する。本実施例の整流回路は、図6に示すように、制御回路1にQH1のゲートとソース間に接続される分圧抵抗Rp11と、QH1のゲートとQL1のソースに接続される分圧抵抗Rp12とを備え、制御回路2にQH2のゲートとソース間に接続される分圧抵抗Rp21と、QH2のゲートとQL2のソースに接続される分圧抵抗Rp22を備える。
本実施例の整流回路では、閾値電圧Vref1はVref1=|Vhth2|(Rp21+Rp22)/Rp21で近似計算可能である。また、閾値電圧Vref2はVref2=|Vhth1|(Rp11+Rp12)/Rp11で近似計算可能である。
したがって、Vref1とVref2がQL1のゲート閾値電圧Vlth1とQL2のゲート閾値電圧Vlth2よりそれぞれ十分大きく、かつ、QL1のゲート-ソース間耐圧とQL2のゲート-ソース間耐圧よりそれぞれ小さくなるように、QH1のゲート閾値電圧Vhth1、QH2のゲート閾値電圧Vhth2、分圧抵抗Rp11、Rp12、Rp21、Rp22の値を選定することで、同期整流を実現可能である。
本実施例の効果として、QH1とQH2を選定するときのゲート閾値電圧に対する制約が小さくなる効果がある。
図7は本発明の実施例5の半導体パッケージの構成を示す図である。図7を参照して、本発明の実施例5の半導体パッケージについて説明する。図7は、実施例1から実施例4で説明した整流回路を半導体パッケージ3に内蔵した構成を示している。半導体パッケージ3は、第1の端子Td1と、第2の端子Td2と、第3の端子Tsの3端子を外部端子として有する。図7では、一例として実施例2(図4)で説明した整流回路を示しており、他の実施例で説明した整流回路を用いてもよい。
本実施例の利点として、整流回路を使用する製品を設計・製造する際に、本実施例のような制御回路を内蔵した整流回路を購入して組み込むことで、自身で制御回路を設計・製造プロセスに組み込む必要がなくなるため、設計及び実装の工数を削減できる。
図8は本発明の実施例6のフロントエンド電源の構成を示す図である。図8を参照して、本発明の実施例6に係るフロントエンド電源について説明する。図8は、実施例1から実施例5で説明した本発明の整流回路の適用対象となる電源の例を示している。
本発明の適用範囲は、電力変換器に用いられる整流回路全般である。例えば、図8に示すようなフロントエンド電源においては、商用整流用ダイオードCRD1~CRD4、還流ダイオードFWD1、FWD2、二次側整流ダイオードSSD1、SSD2の各々が適用される箇所に用いられる整流回路として置き換えて適用可能である。
例えば、CRD3とCRD4のように、Nチャネル型MOSFETを用いた場合ソースが共通となる構成に対しては、QH1、QL1、QH2、QL2にNチャネル型MOSFETを用いた本発明の整流回路を適用可能である。
また、例えばCRD1とCRD2のように、Nチャネル型MOSFETを適用した場合ドレインが共通となる構成に対しては、Pチャネル型MOSFETを適用することでソースが共通となるため、QH1、QL1、QH2、QL2にPチャネル型MOSFETを用いた本発明の整流回路を適用可能である。
図8記載の電力変換器では、SSD1とSSD2に、QH1、QL1、QH2、QL2にPチャネル型MOSFETを用いた本発明の整流回路を適用可能である。ただし、電力変換器の回路構成として、SSD1とSSD2にQH1、QL1、QH2、QL2にNチャネル型MOSFETを用いた本発明の整流回路を適用可能な構成もある。
また、商用整流用ダイオードCRD3とCRD4を、実施例1から実施例4のいずれかの整流回路に置き換え、商用整流用ダイオードCRD1とCRD2にはダイオード、もしくは同期整流回路を適用する構成も考えられる。
また、商用整流用ダイオードCRD3とCRD4を、実施例1から実施例4のいずれかの整流回路に置き換え、商用整流用ダイオードCRD1とCRD2にはダイオード、もしくは同期整流回路を適用する構成も考えられる。
本発明の整流回路を、フロントエンド電源等の電源に適用することにより、電源の低損失化と信頼性向上に寄与することができる。
以上、説明した通り、本発明によれば、整流用MOSFETを用いて同期整流を実施する整流回路において、従来よりも大きな損失低減効果を得ることが可能な整流回路及びそれを用いた電源を提供することができる。
なお、本発明は上記した実施例に限定されるものではなく、様々な変形例が含まれる。例えば、上記した実施例は本発明を分かりやすく説明するために詳細に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。また、ある実施例の構成の一部を他の実施例の構成に置き換えることが可能であり、また、ある実施例の構成に他の実施例の構成を加えることも可能である。また、各実施例の構成の一部について、他の構成の追加・削除・置換をすることが可能である。
1、2…制御回路、3…半導体パッケージ、Td1、Td2、Ts…端子、Rp11、Rp12、Rp21、Rp22…分圧抵抗、LQ…整流ブリッジのローサイドの2個のスイッチング素子、CRD1~CRD4…商用整流用ダイオード、FWD1、FWD2…還流ダイオード、SSD1、SSD2…二次側整流ダイオード、QH1、QH2…デプレッション型のスイッチング素子、QL1、QL2…エンハンスメント型のスイッチング素子、Vhds1、Vhds2…デプレッション型のスイッチング素子QH1、QH2のドレイン-ソース間電圧、Vhgs1、Vhgs2…デプレッション型のスイッチング素子QL1、QL2のゲート-ソース間電圧、Vhth1、Vhth2…デプレッション型のスイッチング素子QL1、QL2のゲート閾値電圧、Vlds1、Vlds2…エンハンスメント型のスイッチング素子QL1、QL2のゲート-ソース間電圧、Vlgs1、Vlgs2…エンハンスメント型のスイッチング素子QL1、QL2のゲート-ソース間電圧、Vin…入力電圧、Vref1、Vref2…制御回路1、制御回路2の閾値電圧、QR1、QR2…従来の整流回路の整流用MOSFET、QS1、QS2…従来の整流回路のデプレッション型のMOSFET、Vgs1、Vgs2…整流用MOSFETQR1、QR2のゲート-ソース電圧、Vth1、Vth2…整流用MOSFETQR1、QR2のゲート閾値電圧、Vth11、Vth22…デプレッション型MOSFETQS1、QS2のゲート閾値電圧、CC1、CC2…従来の整流回路の制御回路、Rp1~Rp4…従来の整流回路の分圧抵抗、T1、T2…QH1とQL1、QH2とQH1の整流期間、または、整流用MOSFET QR1、QR2の整流期間、Vds1、Vds2…QH1のドレインとQL1のソース間電圧、QH2のドレインとQL2のソース間電圧、または、整流用MOSFETQR1のドレイン-ソース間電圧、整流用MOSFETQR2のドレイン-ソース間電圧、Vgs1、Vgs2…整流用MOSFETQR1、QR2のゲート-ソース間電圧。
Claims (9)
- エンハンスメント型の第1のスイッチング素子と、
前記第1のスイッチング素子のドレイン側に直列に接続され、前記第1のスイッチング素子よりも高耐圧なデプレッション型の第2のスイッチング素子と、
エンハンスメント型の第3のスイッチング素子と、
前記第3のスイッチング素子のドレイン側に直列に接続され、前記第3のスイッチング素子よりも高耐圧なデプレッション型の第4のスイッチング素子と、を備えた整流回路において、
前記第1のスイッチング素子のソースと前記第3のスイッチング素子のソースとが接続され、
前記第1のスイッチング素子のゲートは前記第3のスイッチング素子と前記第4のスイッチング素子との間のノードに接続され、
前記第3のスイッチング素子のゲートは前記第1のスイッチング素子と前記第2のスイッチング素子との間のノードに接続されていることを特徴とする整流回路。 - 請求項1に記載の整流回路において、
前記第2のスイッチング素子のゲートには第1の制御回路が接続され、前記第4のスイッチング素子のゲートには第2の制御回路が接続され、
前記第1のスイッチング素子と前記第2のスイッチング素子と前記第3のスイッチング素子と前記第4のスイッチング素子にNチャネル型のスイッチング素子を適用する場合は、前記第4のスイッチング素子のドレインと前記第3のスイッチング素子のソース間に印加される電圧が第1の閾値電圧以下のとき、前記第2の制御回路が前記第4のスイッチング素子はオンに制御し、前記第4のスイッチング素子のドレインと前記第3のスイッチング素子のソース間に印加される電圧が前記第1の閾値電圧より大きいとき、前記第2の制御回路が前記第4のスイッチング素子をオフに制御し、前記第2のスイッチング素子のドレインと前記第1のスイッチング素子のソース間に印加される電圧が第2の閾値電圧以下のとき、前記第1の制御回路は前記第2のスイッチング素子をオンに制御し、前記第2のスイッチング素子のドレインと前記第1のスイッチング素子のソース間に印加される電圧が前記第2の閾値電圧より大きいとき、前記第1の制御回路が前記第2のスイッチング素子をオフに制御し、
前記第1の閾値電圧は前記第1のスイッチング素子のゲート閾値電圧以上、かつ、前記第1のスイッチング素子の正のゲート-ソース間耐圧より小さく、前記第2の閾値電圧は前記第3のスイッチング素子のゲート閾値電圧以上、かつ、前記第3のスイッチング素子の正のゲート-ソース間耐圧より小さく、前記第1のスイッチング素子と前記第2のスイッチング素子と前記第3のスイッチング素子と前記第4のスイッチング素子にPチャネル型のスイッチング素子を適用する場合は、前記第4のスイッチング素子のドレインと前記第3のスイッチング素子のソース間に印加される電圧が第3の閾値電圧以上のとき、前記第2の制御回路が前記第4のスイッチング素子はオンに制御し、前記第4のスイッチング素子のドレインと前記第3のスイッチング素子のソース間に印加される電圧が前記第1の閾値電圧より小さいとき、前記第2の制御回路が前記第4のスイッチング素子をオフに制御し、
前記第2のスイッチング素子のドレインと前記第1のスイッチング素子のソース間に印加される電圧が第4の閾値電圧以上のとき、前記第1の制御回路は前記第2のスイッチング素子をオンに制御し、前記第2のスイッチング素子のドレインと前記第1のスイッチング素子のソース間に印加される電圧が前記第4の閾値電圧より小さいとき、前記第1の制御回路が前記第2のスイッチング素子をオフに制御し、
前記第3の閾値電圧は前記第1のスイッチング素子のゲート閾値電圧以下、かつ、前記第1のスイッチング素子の負のゲート-ソース間耐圧より大きく、前記第4の閾値電圧は前記第3のスイッチング素子のゲート閾値電圧以下、かつ、前記第3のスイッチング素子の負のゲート-ソース間耐圧より大きいことを特徴とする整流回路。 - 請求項1に記載の整流回路において、
前記第2のスイッチング素子と前記第4のスイッチング素子は、SiC-JFETであることを特徴とする整流回路。 - 請求項1に記載の整流回路において、
前記第2のスイッチング素子と前記第4のスイッチング素子は、GaN-HEMTであることを特徴とする整流回路。 - 請求項1に記載の整流回路において、
前記第1のスイッチング素子のドレイン端子とソース端子にそれぞれカソードとアノードが接続された第1のツェナーダイオードと、
前記第3のスイッチング素子のドレイン端子とソース端子にそれぞれカソードとアノードが接続された第2のツェナーダイオードを備えることを特徴とする整流回路。 - 請求項2に記載の整流回路において、
前記第1の制御回路は、第1の端子が前記第2のスイッチング素子のソースに接続され、第2の端子が前記第2のスイッチング素子のゲートに接続される第1の抵抗と、第1の端子が前記第2のスイッチング素子のゲートに接続され、第2の端子が前記第1のスイッチング素子のソースに接続される第2の抵抗と、第1の端子が前記第4のスイッチング素子のソースに接続され、第2の端子が前記第4のスイッチング素子のゲートに接続される第3の抵抗と、第1の端子が前記第4のスイッチング素子のゲートに接続され、第2の端子が前記第3のスイッチング素子のソースに接続される第1の抵抗を有することを特徴とする整流回路。 - 請求項2に記載の整流回路において、
前記第1の制御回路において、前記第2のスイッチング素子のゲートが前記第1のスイッチング素子のソースに接続され、前記第2の制御回路において、前記第4のスイッチング素子のゲートが前記第3のスイッチング素子のソースに接続されることを特徴とする整流回路。 - 請求項1に記載の整流回路において、
前記整流回路を1つの半導体パッケージに内蔵することを特徴とする整流回路。 - 請求項1から8のいずれか1項に記載の整流回路を用いた電源。
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JP2022073931A JP2023163197A (ja) | 2022-04-28 | 2022-04-28 | 整流回路およびそれを用いた電源 |
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