JP2017055544A - 力率改善回路および電源装置 - Google Patents

Abstract

【課題】高効率、かつ、広い範囲の入力電圧に対応できる力率改善回路を提供する。
【解決手段】力率改善回路１は、入力電圧を昇圧し昇圧電圧を生成するコイル１１およびＭＯＳＦＥＴ２１、２２と、一端が出力端子５３に接続され、他端が中間ノードＮｍに接続されたコンデンサ４１と、一端が中間ノードＮｍに接続され、他端が出力端子５４に接続されたコンデンサ４２とを備える。昇圧電圧は、第１動作モードで正電圧入力時にはコンデンサ４１の両端に、第１動作モードで負電圧入力時にはコンデンサ４２の両端に、第２動作モードでは直列接続されたコンデンサ４１、４２の両端に印加される。
【選択図】図１

Description

本発明は、力率改善回路、および、これを用いた電源装置に関する。

従来から、直列接続された２個のコンデンサを含み、ダイオードブリッジを含まない倍電圧型ブリッジレス力率改善回路が知られている。２個のコンデンサの一方は正電圧入力時に電力を蓄積し、他方は負電圧入力時に電力を蓄積する。倍電圧型ブリッジレス力率改善回路によれば、直列接続された２個のコンデンサを用いて、昇圧比を小さくすることができる。また、ダイオードブリッジを含まないので、電力損失を低減することができる。

図１１は、特許文献１に記載された倍電圧型ブリッジレス力率改善回路の回路図である。図１１に示す力率改善回路９は、コイルＬ１、ＦＥＴ（Field Effect Transistor ：電界効果トランジスタ）：Ｔ１、Ｔ２、ダイオードＤ１〜Ｄ４、および、コンデンサＣ１、Ｃ２を備えている。力率改善回路９の入力側には交流電源７が接続され、出力側には負荷８が接続される。

正電圧入力時（交流電源７の第１端子（図面では上側の端子）の電位が第２端子の電位よりも高いとき）には、ＦＥＴ：Ｔ１がスイッチングする。ＦＥＴ：Ｔ１がオン状態のときには、コイルＬ１にエネルギーが蓄積される。ＦＥＴ：Ｔ１がオフ状態のときには、コイルＬ１からエネルギーが放出され、昇圧された電力がコンデンサＣ１に充電される。負電圧入力時（交流電源７の第１端子の電位が第２端子の電位よりも低いとき）には、ＦＥＴ：Ｔ２がスイッチングする。ＦＥＴ：Ｔ２がオン状態のときには、コイルＬ１にエネルギーが蓄積される。ＦＥＴ：Ｔ２がオフ状態のときには、コイルＬ１からエネルギーが放出され、昇圧された電力がコンデンサＣ２に充電される。負荷８には、直列接続されたコンデンサＣ１、Ｃ２から電力が供給される。したがって、負荷８に印加される電圧は、コイルＬ１とＦＥＴ：Ｔ１を含む昇圧回路で生成された電圧の２倍になる。

力率改善回路９は、入力電流が入力電圧に比例するようにＦＥＴ：Ｔ１、Ｔ２のデューティ比（１周期のうちでＦＥＴがオン状態になる時間の割合）を制御することにより、力率を改善する。力率改善回路９は、４個のダイオードからなるダイオードブリッジを入力側に含まない。したがって、電流がダイオードを通過する際の電力損失を抑えることができる。また、一般的な昇圧型力率改善回路と比べて昇圧比が半分になるので、効率を高くすることができる。

特開２０１２−１９６３７号公報

しかしながら、図１１に示す力率改善回路９には、対応できる入力電圧（交流電源７の出力電圧）の範囲を広くすると、出力電圧（昇圧後の直流電圧）が高くなるという問題がある。この問題は、例えば、力率改善回路９を商用電源の電圧が１００Ｖの地域と２００Ｖの地域の両方に対応させるときに発生する。

世界各国で使用可能な（言い換えると、１００Ｖ〜２４０Ｖの入力電圧に対応できる）倍昇圧型でない昇圧型力率改善回路では、出力電圧は４００Ｖ前後である場合が多い。そこで、これに合わせて、入力電圧が１００Ｖ（ピーク電圧は１４１Ｖ）のときに出力電圧が４００Ｖになる力率改善回路９を設計したとする。このように設計された力率改善回路９では、昇圧動作を行わなくても、入力電圧が２００Ｖ（ピーク電圧は２８２Ｖ）のときには出力電圧は５６４Ｖになり、入力電圧が２４０Ｖ（ピーク電圧は３３８Ｖ）のときには出力電圧は６７７Ｖになる。

出力電圧が高いほど、高い耐圧を有する部品が必要になるので、力率改善回路の回路規模やコストが増大する。また、パワー素子のスイッチング時の損失が増大するので、力率改善回路の効率が低下する。

それ故に、本発明は、高効率、かつ、広い範囲の入力電圧に対応できる力率改善回路、および、これを用いた電源装置を提供することを目的とする。

第１の発明は、動作モードを切り替え可能な力率改善回路であって、
入力電圧を入力するための第１および第２入力端子と、
第１および第２出力端子と、
コイルと、
前記コイルと協働して、前記入力電圧を昇圧し昇圧電圧を生成するスイッチ回路と、
一端が前記第１出力端子に接続され、他端が中間ノードに接続された第１コンデンサと、
一端が前記中間ノードに接続され、他端が前記第２出力端子に接続された第２コンデンサとを備え、
第１動作モードで前記第１入力端子の電位が前記第２入力端子の電位より高いときには、前記昇圧電圧が前記第１コンデンサの両端に一端の電位が他端の電位より高くなるように印加され、
第１動作モードで前記第１入力端子の電位が前記第２入力端子の電位より低いときには、前記昇圧電圧が前記第２コンデンサの両端に一端の電位が他端の電位より高くなるように印加され、
第２動作モードでは、前記昇圧電圧が直列接続された前記第１および第２コンデンサの両端に前記第１コンデンサの一端の電位が前記第２コンデンサの他端の電位より高くなるように印加されることを特徴とする。

第２の発明は、第１の発明において、
前記スイッチ回路は、
第１ノードと第２ノードとの間に接続された第１トランジスタと、
前記第２ノードと第３ノードとの間に接続された第２トランジスタとを含み、
一端が前記第２ノードに接続され、他端が前記中間ノードに接続され、第１動作モードではオン状態になり、第２動作モードではオフ状態になるモード切替回路と、
前記第１ノードと前記第１コンデンサの一端との間に、前記第１ノード側から電流が流れるように接続された第１整流素子と、
前記第３ノードと前記第２コンデンサの他端との間に、前記第３ノード側へ電流が流れるように接続された第２整流素子と、
前記第１ノードと第４ノードとの間に、前記第１ノード側へ電流が流れるように接続された第３整流素子と、
前記第３ノードと前記第４ノードとの間に、前記第３ノード側から電流が流れるように接続された第４整流素子とをさらに備え、
前記コイルは、前記第２入力端子と前記第２ノードとの間、および、前記第１入力端子と前記第４ノードとの間の少なくとも一方に接続されていることを特徴とする。

第３の発明は、第２の発明において、
前記第１トランジスタは、前記第１ノードに接続されたドレイン端子と、前記第２ノードに接続されたソース端子とを有するＭＯＳＦＥＴまたはＨＥＭＴであり、
前記第２トランジスタは、前記第２ノードに接続されたドレイン端子と、前記第３ノードに接続されたソース端子とを有するＭＯＳＦＥＴまたはＨＥＭＴであることを特徴とする。

第４の発明は、第２の発明において、
前記第１トランジスタは、前記第１ノードに接続されたコレクタ端子と、前記第２ノードに接続されたエミッタ端子とを有するＩＧＢＴまたはバイポーラトランジスタであり、
前記第２トランジスタは、前記第２ノードに接続されたコレクタ端子と、前記第３ノードに接続されたエミッタ端子とを有するＩＧＢＴまたはバイポーラトランジスタであることを特徴とする。

第５の発明は、第１の発明において、
前記スイッチ回路は、
第１ノードと接続ノードとの間に接続された第１トランジスタと、
前記接続ノードと第２ノードとの間に接続された第２トランジスタとを含む双方向スイッチであり、
一端が前記第２ノードに接続され、他端が前記中間ノードに接続され、第１動作モードではオン状態になり、第２動作モードではオフ状態になるモード切替回路と、
前記第１ノードと前記第１コンデンサの一端との間に、前記第１ノード側から電流が流れるように接続された第１整流素子と、
前記第１ノードと前記第２コンデンサの他端との間に、前記第１ノード側へ電流が流れるように接続された第２整流素子と、
前記第２ノードと前記第１コンデンサの一端との間に、前記第２ノード側から電流が流れるように接続された第３整流素子と、
前記第２ノードと前記第２コンデンサの他端との間に、前記第２ノード側へ電流が流れるように接続された第４整流素子とをさらに備え、
前記コイルは、前記第１入力端子と前記第１ノードとの間、および、前記第２入力端子と前記第２ノードとの間の少なくとも一方に接続されていることを特徴とする。

第６の発明は、第５の発明において、
前記第１トランジスタは、前記第１ノードに接続されたソース端子と、前記接続ノードに接続されたドレイン端子とを有するＭＯＳＦＥＴまたはＨＥＭＴであり、
前記第２トランジスタは、前記接続ノードに接続されたドレイン端子と、前記第２ノードに接続されたソース端子とを有するＭＯＳＦＥＴまたはＨＥＭＴであることを特徴とする。

第７の発明は、第５の発明において、
前記第１トランジスタは、前記第１ノードに接続されたエミッタ端子と、前記接続ノードに接続されたコレクタ端子とを有するＩＧＢＴまたはバイポーラトランジスタであり、
前記第２トランジスタは、前記接続ノードに接続されたコレクタ端子と、前記第２ノードに接続されたエミッタ端子とを有するＩＧＢＴまたはバイポーラトランジスタであることを特徴とする。

第８の発明は、第５の発明において、
前記第１トランジスタは、前記第１ノードに接続されたドレイン端子と、前記接続ノードに接続されたソース端子とを有するＭＯＳＦＥＴまたはＨＥＭＴであり、
前記第２トランジスタは、前記接続ノードに接続されたソース端子と、前記第２ノードに接続されたドレイン端子とを有するＭＯＳＦＥＴまたはＨＥＭＴであることを特徴とする。

第９の発明は、第５の発明において、
前記第１トランジスタは、前記第１ノードに接続されたコレクタ端子と、前記接続ノードに接続されたエミッタ端子とを有するＩＧＢＴまたはバイポーラトランジスタであり、
前記第２トランジスタは、前記接続ノードに接続されたエミッタ端子と、前記第２ノードに接続されたコレクタ端子とを有するＩＧＢＴまたはバイポーラトランジスタであることを特徴とする。

第１０の発明は、第５の発明において、
前記第３整流素子は、前記第１コンデンサの一端に接続されたドレイン端子と、前記第２ノードに接続されたソース端子とを有するＭＯＳＦＥＴであり、
前記第４整流素子は、前記第２ノードに接続されたドレイン端子と、前記第２コンデンサの他端に接続されたソース端子とを有するＭＯＳＦＥＴであることを特徴とする。

第１１の発明は、第５の発明において、
前記第２ノードと前記第１コンデンサの一端との間に、前記第３整流素子と並列接続された第３コンデンサと、
前記第２ノードと前記第２コンデンサの他端との間に、前記第４整流素子と並列接続された第４コンデンサとをさらに備え、
前記第１ノードから前記第３コンデンサを経由して前記第２ノードに至る配線経路は、前記第１ノードから前記第３整流素子を経由して前記第２ノードに至る配線経路より短く、
前記第２ノードから前記第４コンデンサを経由して前記第１ノードに至る配線経路は、前記第２ノードから前記第４整流素子を経由して前記第１ノードに至る配線経路より短いことを特徴とする。

第１２の発明は、第１の発明において、
前記入力電圧が第１閾値より低いときには動作モードを第１動作モードに切り替え、前記入力電圧が前記第２閾値より高いときには動作モードを第２動作モードに切り替える制御回路をさらに備える。

第１３の発明は、第２、第５および第１１のいずれかの発明において、
前記モード切替回路は、ソース端子が互いに接続された第１および第２ＭＯＳＦＥＴを含む双方向スイッチであり、
前記第１ＭＯＳＦＥＴのドレイン端子は前記第２ノードに接続され、
前記第２ＭＯＳＦＥＴのドレイン端子は前記中間ノードに接続されていることを特徴とする。

第１４の発明は、第２、第５および第１１のいずれかの発明において、
前記モード切替回路は、ドレイン端子が互いに接続された第１および第２ＭＯＳＦＥＴを含む双方向スイッチであり、
前記第１ＭＯＳＦＥＴのソース端子は前記第２ノードに接続され、
前記第２ＭＯＳＦＥＴのソース端子は前記中間ノードに接続されていることを特徴とする。

第１５の発明は、電源装置であって、
第１〜第１４のいずれかの発明に係る力率改善回路と、
ＤＣ／ＤＣコンバータとを備える。

上記第１の発明によれば、昇圧電圧は、第１動作モードでは２個のコンデンサの両端に交互に印加され、第２動作モードでは直列接続された２個のコンデンサの両端に印加される。このため、第１動作モードにおける昇圧比は、第２動作モードにおける昇圧比より大きくなる。各動作モードにおける昇圧条件（スイッチ回路を用いて生成される昇圧電圧）を同じにした場合、第１動作モードにおける昇圧比は第２動作モードにおける昇圧比の約２倍になる。したがって、入力電圧が高いときには、動作モードを昇圧比が低く高効率な第２動作モードに切り替えて、出力電圧を抑制することができる。よって、高効率、かつ、広い範囲の入力電圧に対応できる力率改善回路を提供することができる。また、低い耐圧を有する部品を使用できるので、力率改善回路を小型・低コスト化することができる。

上記第２または第５の発明によれば、コイルと２個のトランジスタとモード切替回路と４個の整流素子と２個のコンデンサとを上記のように接続することにより、簡単な回路構成で、第１動作モードでは２個のコンデンサの両端に昇圧電圧を交互に印加し、第２動作モードでは直列接続された２個のコンデンサの両端に昇圧電圧を印加する、高効率かつ広い範囲の入力電圧に対応できる力率改善回路を提供することができる。第５の発明によれば、電流経路上の素子の数を減らして、電流経路の抵抗を小さくし、効率をより高くすることができる。

上記第３または第４の発明によれば、２個のＭＯＳＦＥＴ、２個のＨＥＭＴ、２個のＩＧＢＴ、および、２個のバイポーラトランジスタのいずれか用いて、コイルと協働して昇圧電圧を生成するスイッチ回路を構成し、これを用いて高効率かつ広い範囲の入力電圧に対応できる力率改善回路を提供することができる。

上記第６の発明によれば、ドレイン端子同士を接続した２個のＭＯＳＦＥＴ（または２個のＨＥＭＴ）を用いて、コイルと協働して昇圧電圧を生成する双方向スイッチを構成し、これを用いて高効率かつ広い範囲の入力電圧に対応できる力率改善回路を提供することができる。また、２個のＭＯＳＦＥＴに１個のヒートシンクを共用させて、２個のＭＯＳＦＥＴ間の距離を小さくし、電流経路の寄生インダクタンスを小さくし、ノイズを小さくすることができる。また、双方向スイッチの制御回路がノイズやサージの影響を受けることを防止し、制御回路が放射ノイズを出すことを防止することができる。また、第１および第２トランジスタのソース端子の電位を安定化させ、ノイズを削減し、力率改善回路を安定的に動作させることができる。

上記第７の発明によれば、コレクタ端子同士を接続した２個のＩＧＢＴ（または２個のバイポーラトランジスタ）を用いて、コイルと協働して昇圧電圧を生成する双方向スイッチを構成し、これを用いて広い範囲の入力電圧に対応できる力率改善回路を提供することができる。また、双方向スイッチの制御回路がノイズやサージの影響を受けることを防止し、制御回路が放射ノイズを出すことを防止することができる。また、第１および第２トランジスタのエミッタ端子の電位を安定化させ、ノイズを削減し、力率改善回路を安定的に動作させることができる。

上記第８の発明によれば、ソース端子同士を接続した２個のＭＯＳＦＥＴ（または２個のＨＥＭＴ）を用いて、コイルと協働して昇圧電圧を生成する双方向スイッチを構成し、これを用いて高効率かつ広い範囲の入力電圧に対応できる力率改善回路を提供することができる。また、双方向スイッチの制御回路の電源を簡単化することができる。

上記第９の発明によれば、エミッタ端子同士を接続した２個のＩＧＢＴ（または２個のバイポーラトランジスタ）を用いて、コイルと協働して昇圧電圧を生成する双方向スイッチを構成し、これを用いて高効率かつ広い範囲の入力電圧に対応できる力率改善回路を提供することができる。また、双方向スイッチの制御回路の電源を簡単化することができる。

上記第１０の発明によれば、第３および第４整流素子としてＭＯＳＦＥＴを用いて、高効率かつ広い範囲の入力電圧に対応できる力率改善回路を提供することができる。

上記第１１の発明によれば、コイルから供給された電力をスイッチ回路の近くに配置したコンデンサに蓄積することにより、スイッチングに伴い電流量が大きく変化する配線経路を短くし、スイッチング時のノイズを低減することができる。

上記第１２の発明によれば、入力電圧に応じて動作モードを切り替えることにより、入力電圧が大幅に変動する場合にも自動的に対応できる力率改善回路を提供することができる。

上記第１３または第１４の発明によれば、ドレイン端子同士（またはソース端子同士）を接続した２個のＭＯＳＦＥＴを用いて、双方向に電流が流れるモード切替回路を構成し、これを用いて高効率かつ広い範囲の入力電圧に対応できる力率改善回路を提供することができる。

上記第１５の発明によれば、本発明の力率改善回路を用いて、高効率、かつ、広い範囲の入力電圧に対応できる電源装置を提供することができる。

本発明の第１の実施形態に係る力率改善回路の回路図である。 図１に示す力率改善回路の第１動作モードの電流経路を示す図である。 図１に示す力率改善回路の第１動作モードの電流経路を示す図である。 図１に示す力率改善回路の第１動作モードの電流経路を示す図である。 図１に示す力率改善回路の第１動作モードの電流経路を示す図である。 図１に示す力率改善回路の第２動作モードの電流経路を示す図である。 図１に示す力率改善回路の第２動作モードの電流経路を示す図である。 図１に示す力率改善回路の第２動作モードの電流経路を示す図である。 図１に示す力率改善回路の第２動作モードの電流経路を示す図である。 本発明の第２の実施形態に係る力率改善回路の回路図である。 本発明の第３の実施形態に係る力率改善回路の回路図である。 図５に示す力率改善回路の第１動作モードの電流経路を示す図である。 図５に示す力率改善回路の第１動作モードの電流経路を示す図である。 図５に示す力率改善回路の第１動作モードの電流経路を示す図である。 図５に示す力率改善回路の第１動作モードの電流経路を示す図である。 図５に示す力率改善回路の第２動作モードの電流経路を示す図である。 図５に示す力率改善回路の第２動作モードの電流経路を示す図である。 図５に示す力率改善回路の第２動作モードの電流経路を示す図である。 図５に示す力率改善回路の第２動作モードの電流経路を示す図である。 本発明の第４の実施形態に係る力率改善回路の回路図である。 本発明の第５の実施形態に係る力率改善回路の回路図である。 本発明の第６の実施形態に係る電源装置のブロック図である。 従来の力率改善回路の回路図である。

（第１の実施形態）
図１は、本発明の第１の実施形態に係る力率改善回路の回路図である。図１に示す力率改善回路１は、コイル１１、スイッチ１２、Ｎチャネル型のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor ：金属酸化物半導体電界効果トランジスタ）２１、２２、ダイオード３１〜３４、コンデンサ４１、４２、入力端子５１、５２、および、出力端子５３、５４を備えている。ＭＯＳＦＥＴ２１、２２は、それぞれ、寄生ダイオード６１、６２を内蔵している。力率改善回路１は、動作モードを切り替える機能を有する。スイッチ１２はモード切替回路として機能し、ダイオード３１〜３４は、それぞれ、第１〜第４整流素子として機能する。

力率改善回路１では、コイル１１の一端（図面では左端）は、入力端子５２に接続される。コイル１１の他端は、ＭＯＳＦＥＴ２１のソース端子と、ＭＯＳＦＥＴ２２のドレイン端子と、スイッチ１２の一端（図面では左端）とに接続される。ＭＯＳＦＥＴ２１のドレイン端子は、ダイオード３１のアノード端子と、ダイオード３３のカソード端子とに接続される。ＭＯＳＦＥＴ２２のソース端子は、ダイオード３２のカソード端子と、ダイオード３４のアノード端子とに接続される。ダイオード３３のアノード端子と、ダイオード３４のカソード端子とは、入力端子５１に接続される。ダイオード３１のカソード端子は、コンデンサ４１の一端（図面では上端）と、出力端子５３とに接続される。コンデンサ４１の他端は、コンデンサ４２の一端（図面では上端）と、スイッチ１２の他端とに接続される。ダイオード３２のアノード端子と、コンデンサ４２の他端とは、出力端子５４に接続される。寄生ダイオード６１のアノード端子はＭＯＳＦＥＴ２１のソース端子に接続され、寄生ダイオード６１のカソード端子はＭＯＳＦＥＴ２１のドレイン端子に接続される。寄生ダイオード６２も、これと同様である。

力率改善回路１の入力側には交流電源７が接続され、出力側には負荷８が接続される。入力端子５１には交流電源７の第１端子（図面では上側の端子）が接続され、入力端子５２には交流電源７の第２端子が接続される。出力端子５３には負荷８の一方の端子が接続され、出力端子５４には負荷８の他方の端子が接続される。

ＭＯＳＦＥＴ２１のソース端子とＭＯＳＦＥＴ２２のドレイン端子とは、コイル１１を介して入力端子５２に接続され、交流電源７の第２端子から電力の供給を受ける。ＭＯＳＦＥＴ２１のドレイン端子は、ダイオード３３を介して入力端子５１に接続され、交流電源７の第１端子から電力の供給を受ける。ＭＯＳＦＥＴ２２のソース端子は、ダイオード３４を介して入力端子５１に接続され、交流電源７の第１端子から電力の供給を受ける。

コンデンサ４１、４２は、直列接続される。以下、コンデンサ４１の他端と、コンデンサの一端とが接続されたノードを中間ノードＮｍという。コンデンサ４１の一端は、ダイオード３１を介してＭＯＳＦＥＴ２１のドレイン端子に接続される。コンデンサ４２の他端は、ダイオード３２を介してＭＯＳＦＥＴ２２のソース端子に接続される。中間ノードＮｍは、スイッチ１２を介して、コイル１１の他端と、ＭＯＳＦＥＴ２１のソース端子と、ＭＯＳＦＥＴ２２のドレイン端子とに接続される。

以下、ＭＯＳＦＥＴ２１のドレイン端子が接続されたノードをＮ１、ＭＯＳＦＥＴ２１のソース端子が接続されたノードをＮ２、ＭＯＳＦＥＴ２２のソース端子が接続されたノードをＮ３、ダイオード３３のアノード端子が接続されたノードをＮ４という。ダイオード３１は、ノードＮ１とコンデンサ４１の一端との間に、ノードＮ１側から電流が流れるように接続される。ダイオード３２は、ノードＮ３とコンデンサ４２の他端との間に、ノードＮ３側へ電流が流れるように接続される。ダイオード３３は、ノードＮ１とノードＮ４との間に、ノードＮ１側へ電流が流れるように接続される。ダイオード３４は、ノードＮ３とノードＮ４との間に、ノードＮ３側から電流が流れるように接続される。

コイル１１は、昇圧動作（詳細は後述）を行うときに、電力を充電および放電する。コイル１１のインダクタンスは、例えば、１００μＨ〜１ｍＨである。コイル１１のインダクタンスは、この範囲外の値でもよい。スイッチ１２には、例えば、リレーや半導体パワー素子などで構成された双方向スイッチが使用される。

ダイオード３１、３２には、例えば、ＦＲＤ（Fast Recovery Diode ）やＳｉＣ（シリコンカーバイド）ダイオードなどが使用される。ダイオード３３、３４には、所望の耐圧を有するダイオードが使用される。ダイオード３３、３４には、所望の耐圧を有するという条件下で、できるだけ順方向降下電圧（Ｖｆ）が小さいダイオードを使用することが好ましい。コンデンサ４１、４２は、電力を蓄積して出力電圧を平滑化する。コンデンサ４１、４２には、例えば、電界コンデンサが使用される。コンデンサ４１、４２の静電容量は、同じであり、例えば１００μＦ〜１０ｍＦである。なお、コンデンサ４１、４２の静電容量は、異なっていてもよく、上記範囲外の値でもよい。

力率改善回路１は、世界各国で使用でき、各国の商用電源に対応できるように構成される。力率改善回路１は、入力電圧（交流電源７の出力電圧）にかかわらず高効率で動作するという特徴を有する。各国の商用電源の電圧は、概ね１００Ｖ〜２４０Ｖの範囲内にあり、１００Ｖ〜１３０Ｖの範囲内にあるものと、２００Ｖ〜２４０Ｖの範囲内にあるものとに分類される。世界各国で使用できる一般的な昇圧型力率改善回路は、入力電圧が２４０Ｖ（ピーク電圧は３３８Ｖ）を多少超えたときでも安定的に動作するように、入力電圧のレベルにかかわらず、入力電圧を約４００Ｖに昇圧する。しかし、このような昇圧型力率改善回路では、入力電圧が低いときに昇圧比が大きくなるので、昇圧回路の損失が大きくなり、変換効率が低下する。これに対して、図１１に示す力率改善回路９は、入力電圧が低いときでも変換効率が高いという特徴を有する。しかし、力率改善回路９には、入力電圧が高いときに出力電圧が高くなり過ぎるという問題がある。

力率改善回路１では、入力電圧に関して、第１閾値と、第１閾値以上の第２閾値とが設定される。入力電圧が第１閾値より低いときには、スイッチ１２はオン状態になり、力率改善回路１は第１動作モードで動作する。入力電圧が第２閾値より高いときには、スイッチ１２はオフ状態になり、力率改善回路１は第２動作モードで動作する。力率改善回路１を各国の商用電源に対応させるときには、第１および第２閾値は、例えば、共に１４０Ｖに設定される。この場合、力率改善回路１は、入力電圧が１４０Ｖより低いときには第１動作モードで動作し、入力電圧が１４０Ｖより高いときには第２動作モードで動作する。

力率改善回路１は、第１動作モードと第２動作モードとで異なる動作を行う。また、力率改善回路１は、入力端子５１の電位が入力端子５２の電位よりも高いとき（以下、正電圧入力時という）と、入力端子５１の電位が入力端子５２の電位よりも低いとき（以下、負電圧入力時という）とで異なる動作を行う。さらに、力率改善回路１は、正電圧入力時にはＭＯＳＦＥＴ２１の状態に応じて異なる動作を行い、負電圧入力時にはＭＯＳＦＥＴ２２の状態に応じて異なる動作を行う。

図２Ａ〜図２Ｄは、力率改善回路１の第１動作モードにおける電流経路を示す図である。ここでは、入力電圧は１００Ｖの交流電圧であるとする。正電圧入力時、かつ、ＭＯＳＦＥＴ２１がオン状態のときには、電流は図２Ａに示す経路Ｐ１１を流れる。電流は、交流電源７の第１端子から、入力端子５１、ダイオード３３、ＭＯＳＦＥＴ２１、コイル１１、および、入力端子５２を経由して、交流電源７の第２端子に流れる。電流が経路Ｐ１１を流れている間、コイル１１の両端には交流電源７から電圧が印加され、コイル１１にエネルギーが蓄積される。

正電圧入力時、かつ、ＭＯＳＦＥＴ２１がオフ状態のときには、電流は図２Ｂに示す経路Ｐ１２を流れる。電流は、交流電源７の第１端子から、入力端子５１、ダイオード３３、ダイオード３１、コンデンサ４１、スイッチ１２、コイル１１、および、入力端子５２を経由して、交流電源７の第２端子に流れる。電流が経路Ｐ１２を流れている間、コイル１１は交流電源７と直列接続され、コイル１１からエネルギーが放出される。このとき、入力電圧を昇圧した電圧がコンデンサ４１に印加され、コンデンサ４１は昇圧電圧によって充電される。

負電圧入力時、かつ、ＭＯＳＦＥＴ２２がオン状態のときには、電流は図２Ｃに示す経路Ｐ１３を流れる。電流は、交流電源７の第２端子から、入力端子５２、コイル１１、ＭＯＳＦＥＴ２２、ダイオード３４、および、入力端子５１を経由して、交流電源７の第１端子に流れる。電流が経路Ｐ１３を流れている間、コイル１１の両端には交流電源７から電圧が印加され、コイル１１にエネルギーが蓄積される。

負電圧入力時、かつ、ＭＯＳＦＥＴ２２がオフ状態のときには、電流は図２Ｄに示す経路Ｐ１４を流れる。電流は、交流電源７の第２端子から、入力端子５２、コイル１１、スイッチ１２、コンデンサ４２、ダイオード３２、ダイオード３４、および、入力端子５１を経由して、交流電源７の第１端子に流れる。電流が経路Ｐ１４を流れている間、コイル１１は交流電源７と直列接続され、コイル１１からエネルギーが放出される。このとき、入力電圧を昇圧した電圧がコンデンサ４２に印加され、コンデンサ４２は昇圧電圧によって充電される。

図３Ａ〜図３Ｄは、力率改善回路１の第２動作モードにおける電流経路を示す図である。ここでは、入力電圧は２００Ｖの交流電圧であるとする。正電圧入力時、かつ、ＭＯＳＦＥＴ２１がオン状態のときには、電流は図３Ａに示す経路Ｐ１５を流れる。経路Ｐ１５は、図２Ａに示す経路Ｐ１１と同じである。電流が経路Ｐ１５を流れている間、コイル１１の両端には交流電源７から電圧が印加され、コイル１１にエネルギーが蓄積される。

正電圧入力時、かつ、ＭＯＳＦＥＴ２１がオフ状態のときには、電流は図３Ｂに示す経路Ｐ１６を流れる。電流は、交流電源７の第１端子から、入力端子５１、ダイオード３３、ダイオード３１、コンデンサ４１、コンデンサ４２、ダイオード３２、ＭＯＳＦＥＴ２２、コイル１１、および、入力端子５２を経由して、交流電源７の第２端子に流れる。電流が経路Ｐ１６を流れている間、コイル１１は交流電源７と直列接続され、コイル１１からエネルギーが放出される。このとき、入力電圧を昇圧した電圧が直列接続されたコンデンサ４１、４２に印加され、コンデンサ４１、４２は昇圧電圧によって充電される。なお、正電圧入力時、かつ、ＭＯＳＦＥＴ２１がオフ状態のときには、ＭＯＳＦＥＴ２２がオフ状態でも、電流はＭＯＳＦＥＴ２２の寄生ダイオード６２を経由して流れる。ただし、導通抵抗を低減するために、このときにはＭＯＳＦＥＴ２２をオン状態にすることが好ましい。

負電圧入力時、かつ、ＭＯＳＦＥＴ２２がオン状態のときには、電流は図３Ｃに示す経路Ｐ１７を流れる。経路Ｐ１７は、図２Ｃに示す経路Ｐ１３と同じである。電流が経路Ｐ１７を流れている間、コイル１１の両端には交流電源７から電圧が印加され、コイル１１にエネルギーが蓄積される。

負電圧入力時、かつ、ＭＯＳＦＥＴ２２がオフ状態のときには、電流は図３Ｄに示す経路Ｐ１８を流れる。電流は、交流電源７の第２端子から、入力端子５２、コイル１１、ＭＯＳＦＥＴ２１、ダイオード３１、コンデンサ４１、コンデンサ４２、ダイオード３２、ダイオード３４、および、入力端子５１を経由して、交流電源７の第１端子に流れる。電流が経路Ｐ１８を流れている間、コイル１１は交流電源７と直列接続され、コイル１１からエネルギーが放出される。このとき、入力電圧を昇圧した電圧が直列接続されたコンデンサ４１、４２に印加され、コンデンサ４１、４２は昇圧電圧によって充電される。なお、負電圧入力時、かつ、ＭＯＳＦＥＴ２２がオフ状態のときには、ＭＯＳＦＥＴ２１がオフ状態でも、電流はＭＯＳＦＥＴ２１の寄生ダイオード６１を経由して流れる。ただし、導通抵抗を低減するために、このときにはＭＯＳＦＥＴ２１をオン状態にすることが好ましい。

このように第１動作モードでは、スイッチ１２はオン状態になり、昇圧電圧は、正電圧入力時にはコンデンサ４１の両端に一端の電位が他端の電位より高くなるように印加され、負電圧入力時にはコンデンサ４２の両端に一端の電位が他端の電位より高くなるように印加される。第２動作モードでは、スイッチ１２はオフ状態になり、昇圧電圧は、正電圧入力時でも負電圧入力時でも直列接続されたコンデンサ４１、４２の両端にコンデンサ４１の一端の電位がコンデンサ４２の他端の電位より高くなるように印加される。出力端子５３、５４からは、直列接続されたコンデンサ４１、４２の両端の電圧が出力される。したがって、各動作モードにおける昇圧条件（スイッチ回路を用いて生成される昇圧電圧）を同じにした場合、第１動作モードにおける昇圧比は第２動作モードにおける昇圧比の約２倍になる。

力率改善回路１には、測定回路と制御回路（いずれも図示せず）が設けられる。測定回路は、交流電源７から力率改善回路１に供給された電圧と電流を随時測定する。制御回路は、電圧と電流の測定結果に基づき、電流が電圧に比例するようにＭＯＳＦＥＴ２１、２２のデューティ比を制御する。また、制御回路は、測定された電圧（入力電圧）を第１および第２閾値と比較し、入力電圧が第１閾値より低いときには動作モードを第１動作モードに切り替え、入力電圧が第２閾値より高いときには動作モードを第２動作モードに切り替える。このように入力電圧に応じて動作モードを切り替えることにより、入力電圧が大幅に変動する場合にも自動的に対応することができる。

第１および第２閾値を共に１４０Ｖに設定した場合、制御回路は、入力電圧が１４０Ｖより低いときには動作モードを第１動作モードに切り替え、入力電圧が１４０Ｖより高いときには動作モードを第２動作モードに切り替える。いずれの動作モードでも、力率改善回路１の出力電圧を同じレベル（例えば、４００Ｖ）にすることができる。

第１閾値を１３０Ｖに、第２閾値を１４０Ｖに設定した場合、制御回路は、入力電圧が１３０Ｖより低くなると動作モードを第１動作モードに切り替え、入力電圧が１４０Ｖより高くなると動作モードを第２動作モードに切り替える。なお、第１および第２閾値に異なる値を設定する場合には、動作開始時の入力電圧が第１閾値と第２閾値の間にある場合について、動作モードの初期値を予め決定しておく必要がある。

以上に示すように、本実施形態に係る力率改善回路１は、入力電圧を入力するための第１および第２入力端子５１、５２と、第１および第２出力端子５３、５４と、コイル１１と、コイル１１と協働して、入力電圧を昇圧し昇圧電圧を生成するスイッチ回路（ＭＯＳＦＥＴ２１、２２）と、一端が第１出力端子に接続され、他端が中間ノードＮｍに接続された第１コンデンサ４１と、一端が中間ノードＮｍに接続され、他端が第２出力端子に接続された第２コンデンサ４２とを備えている。昇圧電圧は、第１動作モードで第１入力端子の電位が第２入力端子の電位より高いとき（正電圧入力時）には、第１コンデンサの両端に一端の電位が他端の電位より高くなるように印加され、第１動作モードで第１入力端子の電位が第２入力端子の電位より低いとき（負電圧入力時）には、第２コンデンサの両端に一端の電位が他端の電位より高くなるように印加され、第２動作モードでは、直列接続された第１および第２コンデンサの両端に第１コンデンサの一端の電位が第２コンデンサの他端の電位より高くなるように印加される。

昇圧電圧は、第１動作モードでは２個のコンデンサの両端に交互に印加され、第２動作モードでは直列接続された２個のコンデンサの両端に印加される。このため、各動作モードにおける昇圧条件（スイッチ回路によって生成される昇圧電圧）を同じにした場合、第１動作モードにおける昇圧比は第２動作モードにおける昇圧比の約２倍になる。したがって、入力電圧が高いときには、動作モードを昇圧比が低く高効率な第２動作モードに切り替えて、出力電圧を抑制することができる。よって、本実施形態に係る力率改善回路１によれば、高効率で、広い範囲の入力電圧に対応することができる。また、低い耐圧を有する部品を使用できるので、力率改善回路１を小型・低コスト化することができる。

また、スイッチ回路は、第１ノードＮ１と第２ノードＮ２との間に接続された第１トランジスタ（ＭＯＳＦＥＴ２１）と、第２ノードと第３ノードＮ３との間に接続された第２トランジスタ（ＭＯＳＦＥＴ２２）とを含んでいる。力率改善回路１は、一端が第２ノードに接続され、他端が中間ノードＮｍに接続され、第１動作モードではオン状態になり、第２動作モードではオフ状態になるモード切替回路（スイッチ１２）と、第１ノードと第１コンデンサの一端との間に、第１ノード側から電流が流れるように接続された第１整流素子（ダイオード３１）と、第３ノードと第２コンデンサの他端との間に、第３ノード側へ電流が流れるように接続された第２整流素子（ダイオード３２）と、第１ノードと第４ノードＮ４との間に、第１ノード側へ電流が流れるように接続された第３整流素子（ダイオード３３）と、第３ノードと第４ノードとの間に、第３ノード側から電流が流れるように接続された第４整流素子（ダイオード３４）とを備えている。コイル１１は、第２入力端子と第２ノードとの間に接続される。コイルと２個のトランジスタとモード切替回路と４個の整流素子と２個のコンデンサとを上記のように接続することにより、簡単な回路構成で、第１動作モードでは２個のコンデンサの両端に昇圧電圧を交互に印加し、第２動作モードでは直列接続された２個のコンデンサの両端に昇圧電圧を印加することができる。

また、第１トランジスタは、第１ノードに接続されたドレイン端子と、第２ノードに接続されたソース端子とを有するＭＯＳＦＥＴであり、第２トランジスタは、第２ノードに接続されたドレイン端子と、第３ノードに接続されたソース端子とを有するＭＯＳＦＥＴである。２個のＭＯＳＦＥＴを用いて、コイルと協働して昇圧電圧を生成するスイッチ回路を構成することができる。

また、力率改善回路１は、入力電圧が第１閾値より低いときには動作モードを第１動作モードに切り替え、入力電圧が第２閾値より高いときには動作モードを第２動作モードに切り替える制御回路を備えている。このように入力電圧に応じて動作モードを切り替えることにより、入力電圧が大幅に変動する場合にも対応することができる。

本実施形態に係る力率改善回路１については、以下の変形例を構成することができる。図１に示す力率改善回路１はＮチャネル型のＭＯＳＦＥＴ２１、２２を備えることとしたが、変形例に係る力率改善回路はＰチャネル型のＭＯＳＦＥＴを備えていてもよい。また、変形例に係る力率改善回路は、ＭＯＳＦＥＴ２１、２２に代えて、ＩＧＢＴ（Insulated Gate Bipolar Transistor ：絶縁ゲート端子バイポーラトランジスタ）、または、バイポーラトランジスタを備えていてもよい。この場合、ＩＧＢＴまたはバイポーラトランジスタごとに、ＦＲＤが外付けされる。ＦＲＤのアノード端子はＩＧＢＴまたはバイポーラトランジスタのエミッタ端子に接続され、ＦＲＤのカソード端子はＩＧＢＴまたはバイポーラトランジスタのコレクタ端子に接続される。

また、変形例に係る力率改善回路は、ＭＯＳＦＥＴ２１、２２に代えて、ＧａＮ−ＨＥＭＴ（GaN-High Electron Mobility Transistor ：窒化ガリウム高電子移動度トランジスタ）を備えていてもよい。ＧａＮ−ＨＥＭＴがノーマリーオフ型である場合には、ＧａＮ−ＨＥＭＴごとにＦＲＤなどが外付けされる。ＧａＮ−ＨＥＭＴがノーマリーオン型である場合には、ＧａＮ−ＨＥＭＴごとにシリコンＭＯＳＦＥＴをカスコード接続することが好ましい。

（第２の実施形態）
図４は、本発明の第２の実施形態に係る力率改善回路の回路図である。図４に示す力率改善回路２は、第１の実施形態に係る力率改善回路１において、コイル１１の接続位置を変更したものである。以下に示す各実施形態において、各実施形態の構成要素のうち先に述べた実施形態と同一の構成要素については、同一の参照符号を付して説明を省略する。以下、第１の実施形態との相違点を説明する。

力率改善回路２では、コイル１１の一端（図面では左端）は、入力端子５１に接続される。コイル１１の他端は、ダイオード３３のアノード端子と、ダイオード３４のカソード端子とに接続される。入力端子５２は、コイルを介することなく、ＭＯＳＦＥＴ２１のソース端子と、ＭＯＳＦＥＴ２２のドレイン端子と、スイッチ１２の一端（図面では左端）とに接続される。

力率改善回路２では、コイル１１は、第１入力端子（入力端子５１）と、第４ノードＮ４との間に接続される。力率改善回路２は、第１の実施形態に係る力率改善回路１と同様に動作する。力率改善回路２によれば、力率改善回路１と同様に、高効率で、広い範囲の入力電圧に対応することができる。

また、力率改善回路２では、スイッチ１２の一端は入力端子５２に直接接続されるので、スイッチ１２がオン状態になる第１動作モードでは、中間ノードＮｍの電位は交流電源７の第２端子の電位に等しくなる。このため、第１動作モードにおける出力端子５３、５４の電位は、交流電源７の第２端子の電位から逆方向に同じ量だけ離れる。したがって、力率改善回路２によれば、コイル１１の両端の電圧が変動するときでも、コモンモードノイズを低減することができる。

本実施形態に係る力率改善回路２については、以下の変形例を構成することができる。図１に示す力率改善回路１は、第２入力端子と第２ノードとの間に接続されたコイルを備え、図４に示す力率改善回路２は、第１入力端子と第４ノードとの間に接続されたコイルを備えることとした。変形例に係る力率改善回路は、第２入力端子と第２ノードとの間に接続されたコイルと、第１入力端子と第４ノードとの間に接続されたコイルとを備えていてもよい。この力率改善回路でも、第１および第２の実施形態と同様の効果を得ることができる。このように力率改善回路は、第２入力端子と第２ノードとの間、および、第１入力端子と第４ノードとの間の少なくとも一方にコイルを備えていればよい。また、力率改善回路２についても、Ｎチャネル型ＭＯＳＦＥＴに代えて、Ｐチャネル型ＭＯＳＦＥＴ、ＩＧＢＴ、バイポーラトランジスタ、または、ＧａＮ−ＨＥＭＴを備えた変形例を構成することができる。

（第３の実施形態）
図５は、本発明の第３の実施形態に係る力率改善回路の回路図である。図５に示す力率改善回路３は、コイル１１、スイッチ１２、Ｎチャネル型のＭＯＳＦＥＴ２３〜２６、ダイオード３５、３６、コンデンサ４１、４２、入力端子５１、５２、および、出力端子５３、５４を備えている。ＭＯＳＦＥＴ２３〜２６は、それぞれ、寄生ダイオード６３〜６６を内蔵している。ＭＯＳＦＥＴ２３、２４は、双方向スイッチ１３を構成する。ダイオード３５、３６はそれぞれ第１および第２整流素子として機能し、ＭＯＳＦＥＴ２５、２６はそれぞれ第３および第４整流素子として機能する。

力率改善回路３では、コイル１１の一端（図面では左端）は、入力端子５１に接続される。コイル１１の他端は、ＭＯＳＦＥＴ２３のソース端子と、ダイオード３５のアノード端子と、ダイオード３６のカソード端子とに接続される。ＭＯＳＦＥＴ２３のドレイン端子は、ＭＯＳＦＥＴ２４のドレイン端子に接続される。ダイオード３５のカソード端子は、ＭＯＳＦＥＴ２５のドレイン端子と、コンデンサ４１の一端と、出力端子５３とに接続される。ＭＯＳＦＥＴ２５のソース端子は、入力端子５２と、ＭＯＳＦＥＴ２４のソース端子と、ＭＯＳＦＥＴ２６のドレイン端子と、スイッチ１２の一端（図面では左端）とに接続される。コンデンサ４１の他端は、コンデンサ４２の一端（図面では左端）と、スイッチ１２の他端とに接続される。コンデンサ４２の他端と、ＭＯＳＦＥＴ２６のソース端子とは、出力端子５４と、ダイオード３６のアノード端子とに接続される。寄生ダイオード６３のアノード端子はＭＯＳＦＥＴ２３のソース端子に接続され、寄生ダイオード６３のカソード端子はＭＯＳＦＥＴ２３のドレイン端子に接続される。寄生ダイオード６４〜６６も、これと同様である。

ＭＯＳＦＥＴ２３、２４は、直列接続され、双方向スイッチ１３を構成する。双方向スイッチ１３の一端（図面では上端）は、コイル１１を介して入力端子５１に接続され、交流電源７の第１端子から電力の供給を受ける。双方向スイッチ１３の他端は、入力端子５２に接続され、交流電源７の第２端子から電力の供給を受ける。

コンデンサ４１、４２は、直列接続される。コンデンサ４１の一端は、ダイオード３５を介して双方向スイッチ１３の一端に接続される。コンデンサ４２の他端は、ダイオード３６を介して双方向スイッチ１３の一端に接続される。中間ノードＮｍは、スイッチ１２を介して双方向スイッチの他端に接続される。

以下、ＭＯＳＦＥＴ２３のソース端子が接続されたノードをＮ１、ＭＯＳＦＥＴ２４のソース端子が接続されたノードをＮ２、ＭＯＳＦＥＴ２３のドレイン端子が接続されたノードを接続ノードという。ダイオード３５は、ノードＮ１とコンデンサ４１の一端との間に、ノードＮ１側から電流が流れるように接続される。ダイオード３６は、ノードＮ１とコンデンサ４２の他端との間に、ノードＮ１側へ電流が流れるように接続される。ＭＯＳＦＥＴ２５は、ノードＮ２とコンデンサ４１の一端との間に、ノードＮ２側から電流が流れるように接続される。ＭＯＳＦＥＴ２６は、ノードＮ２とコンデンサ４２の他端との間に、ノードＮ２側へ電流が流れるように接続される。

第１の実施形態と同様に、力率改善回路３の入力側には交流電源７が接続され、出力側には負荷８が接続される。力率改善回路３でも、入力電圧に関して、第１閾値と、第１閾値以上の第２閾値とが設定される。入力電圧が第１閾値より低いときには、スイッチ１２はオン状態になり、力率改善回路３は第１動作モードで動作する。入力電圧が第２閾値より高いときには、スイッチ１２はオフ状態になり、力率改善回路３は第２動作モードで動作する。第１および第２閾値は、例えば、共に１４０Ｖに設定される。

力率改善回路３は、第１動作モードと第２動作モードとで異なる動作を行う。また、力率改善回路３は、正電圧入力時と負電圧入力時とで異なる動作を行う。さらに、力率改善回路３は、双方向スイッチ１３の状態に応じて異なる動作を行う。

図６Ａ〜図６Ｄは、力率改善回路３の第１動作モードにおける電流経路を示す図である。ここでは、入力電圧は１００Ｖの交流電圧であるとする。正電圧入力時、かつ、双方向スイッチ１３がオン状態のときには、電流は図６Ａに示す経路Ｐ２１を流れる。電流は、交流電源７の第１端子から、入力端子５１、コイル１１、ＭＯＳＦＥＴ２３、ＭＯＳＦＥＴ２４、および、入力端子５２を経由して、交流電源７の第２端子に流れる。電流が経路Ｐ２１を流れている間、コイル１１の両端には交流電源７から電圧が印加され、コイル１１にエネルギーが蓄積される。

正電圧入力時に双方向スイッチ１３をオン状態にするためには、ＭＯＳＦＥＴ２４をオン状態にする。正電圧入力時、かつ、ＭＯＳＦＥＴ２４がオン状態のときには、ＭＯＳＦＥＴ２３がオフ状態でも、電流はＭＯＳＦＥＴ２３の寄生ダイオード６３を経由して流れる。ただし、導通抵抗を低減するために、このときにはＭＯＳＦＥＴ２３をオン状態にすることが好ましい。

正電圧入力時、かつ、双方向スイッチ１３がオフ状態のときには、電流は図６Ｂに示す経路Ｐ２２を流れる。電流は、交流電源７の第１端子から、入力端子５１、コイル１１、ダイオード３５、コンデンサ４１、スイッチ１２、および、入力端子５２を経由して、交流電源７の第２端子に流れる。電流が経路Ｐ２２を流れている間、コイル１１は交流電源７と直列接続され、コイル１１からエネルギーが放出される。このとき、入力電圧を昇圧した電圧がコンデンサ４１に印加され、コンデンサ４１は昇圧電圧によって充電される。

正電圧入力時に双方向スイッチ１３をオフ状態にするためには、ＭＯＳＦＥＴ２４をオフ状態にする。正電圧入力時、かつ、ＭＯＳＦＥＴ２４がオフ状態のときには、ＭＯＳＦＥＴ２３の状態にかかわらず、双方向スイッチ１３はオフ状態になる。

負電圧入力時、かつ、双方向スイッチ１３がオン状態のときには、電流は図６Ｃに示す経路Ｐ２３を流れる。電流は、交流電源７の第２端子から、入力端子５２、ＭＯＳＦＥＴ２４、ＭＯＳＦＥＴ２３、コイル１１、および、入力端子５１を経由して、交流電源７の第１端子に流れる。電流が経路Ｐ２３を流れている間、コイル１１の両端には交流電源７から電圧が印加され、コイル１１にエネルギーが蓄積される。

負電圧入力時に双方向スイッチ１３をオン状態にするためには、ＭＯＳＦＥＴ２３をオン状態にする。負電圧入力時、かつ、ＭＯＳＦＥＴ２３がオン状態のときには、ＭＯＳＦＥＴ２４がオフ状態でも、電流はＭＯＳＦＥＴ２４の寄生ダイオード６４を経由して流れる。ただし、導通抵抗を低減するために、このときにはＭＯＳＦＥＴ２４をオン状態にすることが好ましい。

負電圧入力時、かつ、双方向スイッチ１３がオフ状態のときには、電流は図６Ｄに示す経路Ｐ２４を流れる。電流は、交流電源７の第２端子から、入力端子５２、スイッチ１２、コンデンサ４２、ダイオード３６、コイル１１、および、入力端子５１を経由して、交流電源７の第１端子に流れる。電流が経路Ｐ２４を流れている間、コイル１１は交流電源７と直列接続され、コイル１１からエネルギーが放出される。このとき、入力電圧を昇圧した電圧がコンデンサ４２に印加され、コンデンサ４２は昇圧電圧によって充電される。

負電圧入力時に双方向スイッチ１３をオフ状態にするためには、ＭＯＳＦＥＴ２３をオフ状態にする。負電圧入力時、かつ、ＭＯＳＦＥＴ２３がオフ状態のときには、ＭＯＳＦＥＴ２４の状態にかかわらず、双方向スイッチ１３はオフ状態になる。

図７Ａ〜図７Ｄは、力率改善回路３の第２動作モードにおける電流経路を示す図である。ここでは、入力電圧は２００Ｖの交流電圧であるとする。正電圧入力時、かつ、双方向スイッチ１３がオン状態のときには、電流は図７Ａに示す経路Ｐ２５を流れる。経路Ｐ２５は、図６Ａに示す経路Ｐ２１と同じである。電流が経路Ｐ２５を流れている間、コイル１１の両端には交流電源７から電圧が印加され、コイル１１にエネルギーが蓄積される。

正電圧入力時、かつ、双方向スイッチ１３がオフ状態のときには、電流は図７Ｂに示す経路Ｐ２６を流れる。電流は、交流電源７の第１端子から、入力端子５１、コイル１１、ダイオード３５、コンデンサ４１、コンデンサ４２、ＭＯＳＦＥＴ２６、および、入力端子５２を経由して、交流電源７の第２端子に流れる。電流が経路Ｐ２６を流れている間、コイル１１は交流電源７と直列接続され、コイル１１からエネルギーが放出される。このとき、入力電圧を昇圧した電圧が直列接続されたコンデンサ４１、４２に印加され、コンデンサ４１、４２は昇圧電圧によって充電される。

正電圧入力時、かつ、双方向スイッチ１３がオフ状態のときには、ＭＯＳＦＥＴ２６がオフ状態でも、電流はＭＯＳＦＥＴ２６の寄生ダイオード６６を経由して流れる。ただし、寄生ダイオード６６における損失を低減するために、このときにはＭＯＳＦＥＴ２６をオン状態にすることが好ましい。

負電圧入力時、かつ、双方向スイッチ１３がオン状態のときには、電流は図７Ｃに示す経路Ｐ２７を流れる。経路Ｐ２７は、図６Ｃに示す経路Ｐ２３と同じである。電流が経路Ｐ２７を流れている間、コイル１１の両端には交流電源７から電圧が印加され、コイル１１にエネルギーが蓄積される。

負電圧入力時、かつ、双方向スイッチ１３がオフ状態のときには、電流は図７Ｄに示す経路Ｐ２８を流れる。電流は、交流電源７の第２端子から、入力端子５２、ＭＯＳＦＥＴ２５、コンデンサ４１、コンデンサ４２、ダイオード３６、コイル１１、および、入力端子５１を経由して、交流電源７の第１端子に流れる。電流が経路Ｐ２８を流れている間、コイル１１は交流電源７と直列接続され、コイル１１からエネルギーが放出される。このとき、入力電圧を昇圧した電圧が直列接続されたコンデンサ４１、４２に印加され、コンデンサ４１、４２は昇圧電圧によって充電される。

負電圧入力時、かつ、双方向スイッチ１３がオフ状態のときには、ＭＯＳＦＥＴ２５がオフ状態でも、電流はＭＯＳＦＥＴ２５の寄生ダイオード６５を経由して流れる。ただし、寄生ダイオード６５における損失を低減するために、このときにはＭＯＳＦＥＴ２５をオン状態にすることが好ましい。

第１の実施形態と同様に、第１動作モードでは、スイッチ１２はオン状態になり、昇圧電圧は、正電圧入力時にはコンデンサ４１の両端に一端の電位が他端の電位より高くなるように印加され、負電圧入力時にはコンデンサ４２の両端に一端の電位が他端の電位より高くなるように印加される。第２動作モードでは、スイッチ１２はオフ状態になり、昇圧電圧は、正電圧入力時でも負電圧入力時でも直列接続されたコンデンサ４１、４２の両端にコンデンサ４１の一端の電位がコンデンサ４２の他端の電位より高くなるように印加される。出力端子５３、５４からは、直列接続されたコンデンサ４１、４２の両端の電圧が出力される。したがって、各動作モードにおける昇圧条件（ＭＯＳＦＥＴ２３、２４のデューティー比）を同じにした場合、第１動作モードにおける昇圧比は第２動作モードにおける昇圧比の約２倍になる。

第１の実施形態と同様に、力率改善回路３には測定回路と制御回路が設けられる。測定回路は、交流電源７から力率改善回路３に供給された電圧と電流を随時測定する。制御回路は、電圧と電流の測定結果に基づき、電流が電圧に比例するようにＭＯＳＦＥＴ２３、２４のデューティ比を制御する。また、制御回路は、測定された電圧（入力電圧）を第１および第２閾値と比較し、入力電圧が第１閾値より低いときには動作モードを第１動作モードに切り替え、入力電圧が第２閾値より高いときには動作モードを第２動作モードに切り替える。第１および第２閾値は、例えば、共に１４０Ｖに設定される。

ここで、第１の実施形態に係る力率改善回路１の電流経路と、本実施形態に係る力率改善回路３の電流経路とを比較する。力率改善回路１では、コイル１１にエネルギーを蓄積するときに、電流は１個のオン状態のＭＯＳＦＥＴと１個のダイオードとを通過する（図２Ａ、図２Ｃ、図３Ａおよび図３Ｃ）。力率改善回路３では、コイル１１にエネルギーを蓄積するときに、電流は１個のオン状態のＭＯＳＦＥＴと１個の任意状態のＭＯＳＦＥＴとを通過する（図６Ａ、図６Ｃ、図７Ａおよび図７Ｃ）。任意状態のＭＯＳＦＥＴは、オン状態に制御することができる。一般に、オン状態のＭＯＳＦＥＴの抵抗（オン抵抗）は、ダイオードの順方向抵抗より小さい。したがって、コイル１１にエネルギーを蓄積するときに、力率改善回路３の電流経路の抵抗は、力率改善回路１の電流経路の抵抗より小さい。

力率改善回路１では、第１動作モードでコイル１１からエネルギーを放出するときに、電流は２個のダイオードを通過する（図２Ｂおよび図２Ｄ）。第２動作モードでコイル１１からエネルギーを放出するときに、電流は３個のダイオードと１個の任意状態のＭＯＳＦＥＴとを通過する（図３Ｂおよび図３Ｄ）。力率改善回路３では、第１動作モードでコイル１１からエネルギーを放出するときに、電流は１個のダイオードを通過する（図６Ｂおよび図６Ｄ）。第２動作モードでコイル１１からエネルギーを放出するときに、電流は１個のダイオードと１個の任意状態のＭＯＳＦＥＴとを通過する（図７Ｂおよび図７Ｄ）。したがって、コイル１１からエネルギーを放出するときにも、力率改善回路３の電流経路の抵抗は、力率改善回路１の電流経路の抵抗より小さい。このように力率改善回路３によれば、力率改善回路１と比べて電流経路上の素子の数を減らして、電流経路の抵抗を小さくし、効率をより高くすることができる。

また、力率改善回路３は以下の効果を有する。一般に、ＭＯＳＦＥＴを内蔵した半導体チップでは、ＭＯＳＦＥＴのドレイン端子は、パッケージの放熱板取り付け部の金属部分に接続される。力率改善回路３では、ＭＯＳＦＥＴ２３のドレイン端子の電位はＭＯＳＦＥＴ２４のドレイン端子の電位に等しいので、ＭＯＳＦＥＴ２３、２４を１個のヒートシンクに接続することができる。

力率改善回路３では、電流経路の寄生インダクタンスを小さくするために、ＭＯＳＦＥＴ２３、２４間の距離が小さいことが好ましい。ＭＯＳＦＥＴ２３、２４に個別にヒートシンクを取り付けた場合、ヒートシンクの電位が異なるので、ヒートシンク間にある程度の沿面距離または空間距離を設ける必要がある。ＭＯＳＦＥＴ２３、２４が１個のヒートシンクを共用することにより、ＭＯＳＦＥＴ２３、２４間の距離を小さくし、電流経路の寄生インダクタンスを小さくし、力率改善回路３のノイズを小さくすることができる。

一般に、発熱量が異なる２個の素子が１個のヒートシンクを共用する場合、発熱量が多い素子から発熱量が少ない素子に熱が伝搬するので、ヒートシンクを共用することが好ましいとは限らない。力率改善回路３では、正電圧入力時にはＭＯＳＦＥＴ２４がスイッチングし、負電圧入力時にはＭＯＳＦＥＴ２３がスイッチングするので、ＭＯＳＦＥＴ２３における発熱量はＭＯＳＦＥＴ２４における発熱量にほぼ等しい。したがって、力率改善回路３では、ＭＯＳＦＥＴ２３、２４が１個のヒートシンクを共用した場合に問題は発生せず、効果だけを得ることができる。

また、力率改善回路では、双方向スイッチの制御信号は、ＭＯＳＦＥＴのソース端子の電位を基準として生成される。後述する第４の実施形態に係る力率改善回路（図８）では、双方向スイッチ１４の制御回路は、ＭＯＳＦＥＴ２３、２４の接続点（接続ノード）に接続される。このため、ＭＯＳＦＥＴ２３、２４が共にオフ状態のときには、各種のサージやノイズによって、接続ノードの電位が双方向スイッチ１３の両端の電位より低くなることがある。このとき、ＭＯＳＦＥＴ２３、２４のソース端子は、フローティング状態になる。

力率改善回路３では、ＭＯＳＦＥＴ２３の制御回路は双方向スイッチ１３の一端に接続され、ＭＯＳＦＥＴ２４の制御回路は双方向スイッチ１３の他端に接続される。このため、ＭＯＳＦＥＴ２３、２４の制御回路は、交流電源７に直接接続される。したがって、力率改善回路３によれば、制御回路がノイズやサージの影響を受けることを防止し、制御回路が放射ノイズを出すことを防止することができる。また、ＭＯＳＦＥＴ２３、２４の基準電位与えるソース端子の電位を安定化させ、ノイズを削減し、力率改善回路３を安定的に動作させることができる。

以上に示すように、本実施形態に係る力率改善回路３は、入力電圧を入力するための第１および第２入力端子５１、５２と、第１および第２出力端子５３、５４と、コイル１１と、コイル１１と協働して、入力電圧を昇圧し昇圧電圧を生成するスイッチ回路（双方向スイッチ１３）と、一端が第１出力端子に接続され、他端が中間ノードＮｍに接続された第１コンデンサ４１と、一端が中間ノードＮｍに接続され、他端が第２出力端子に接続された第２コンデンサ４２とを備えている。昇圧電圧は、第１の実施形態に係る力率改善回路１と同様の態様で、第１コンデンサの両端、第２コンデンサの両端、および、直列接続された第１および第２コンデンサの両端のいずれかに印加される。したがって、力率改善回路３によれば、力率改善回路１と同様に、高効率で、広い範囲の入力電圧に対応することができる。

また、スイッチ回路は、第１ノードＮ１と接続ノードとの間に接続された第１トランジスタ（ＭＯＳＦＥＴ２３）と、接続ノードと第２ノードＮ２との間に接続された第２トランジスタ（ＭＯＳＦＥＴ２４）とを含む双方向スイッチである。力率改善回路３は、一端が第２ノードに接続され、他端が中間ノードＮｍに接続され、第１動作モードではオン状態になり、第２動作モードではオフ状態になるモード切替回路（スイッチ１２）と、第１ノードと第１コンデンサの一端との間に、第１ノード側から電流が流れるように接続された第１整流素子（ダイオード３５）と、第１ノードと第２コンデンサの他端との間に、第１ノード側へ電流が流れるように接続された第２整流素子（ダイオード３６）と、第２ノードと第１コンデンサの一端との間に、第２ノード側から電流が流れるように接続された第３整流素子（ＭＯＳＦＥＴ２５）と、第２ノードと第２コンデンサの他端との間に、第２ノード側へ電流が流れるように接続された第４整流素子（ＭＯＳＦＥＴ２６）と備えている。コイル１１は、第１入力端子と第１ノードとの間の間に接続される。コイルと２個のトランジスタとモード切替回路と４個の整流素子と２個のコンデンサとを上記のように接続することにより、簡単な回路構成で、第１動作モードでは２個のコンデンサの両端に昇圧電圧を交互に印加し、第２動作モードでは直列接続された２個のコンデンサの両端に昇圧電圧を印加することができる。また、電流経路上の素子の数を減らして、電流経路の抵抗を小さくし、効率をより高くすることができる。

また、第１トランジスタは、第１ノードに接続されたソース端子と、接続ノードに接続されたドレイン端子とを有するＭＯＳＦＥＴ２３であり、第２トランジスタは、接続ノードに接続されたドレイン端子と、第２ノードに接続されたソース端子とを有するＭＯＳＦＥＴ２４である。ドレイン端子同士を接続した２個のＭＯＳＦＥＴを用いて、コイルと協働して昇圧電圧を生成する双方向スイッチを構成することができる。また、２個のＭＯＳＦＥＴに１個のヒートシンクを共用させて、２個のＭＯＳＦＥＴ間の距離を小さくし、電流経路の寄生インダクタンスを小さくし、ノイズを小さくすることができる。また、双方向スイッチの制御回路がノイズやサージの影響を受けることを防止し、制御回路が放射ノイズを出すことを防止することができる。また、第１および第２トランジスタのソース端子の電位を安定化させ、ノイズを削減し、力率改善回路３を安定的に動作させることができる。

本実施形態に係る力率改善回路３については、以下の変形例を構成することができる。図５に示す力率改善回路３は、第１入力端子と第１ノードとの間に接続されたコイルを備えることとした。変形例に係る力率改善回路は、第２入力端子と第２ノードとの間に接続されたコイルを備えていてもよく、第１入力端子と第１ノードとの間に接続されたコイルと、第２入力端子と第２ノードとの間に接続されたコイルとを備えていてもよい。このように力率改善回路は、第１入力端子と第１ノードとの間、および、第２入力端子と第２ノードとの間の少なくとも一方にコイルを備えていればよい。また、変形例に係る力率改善回路は、第３および第４整流素子として、ＭＯＳＦＥＴ２５、２６に代えて、ダイオードを備えていてもよい。また、力率改善回路３についても、Ｎチャネル型ＭＯＳＦＥＴに代えて、Ｐチャネル型ＭＯＳＦＥＴ、ＩＧＢＴ、バイポーラトランジスタ、または、ＧａＮ−ＨＥＭＴを備えた変形例を構成することができる。

（第４の実施形態）
図８は、本発明の第４の実施形態に係る力率改善回路の回路図である。図８に示す力率改善回路４は、第３の実施形態に係る力率改善回路３において、ＭＯＳＦＥＴ２３、２４の接続形態を変更したものである。以下、第３の実施形態との相違点を説明する。

力率改善回路４では、ＭＯＳＦＥＴ２３、２４は、直列接続され、双方向スイッチ１４を構成する。コイル１１の他端（図面では右端）は、ＭＯＳＦＥＴ２３のドレイン端子と、ダイオード３５のアノード端子と、ダイオード３６のカソード端子とに接続される。ＭＯＳＦＥＴ２３のソース端子は、ＭＯＳＦＥＴ２４のソース端子に接続される。ＭＯＳＦＥＴ２５のソース端子は、入力端子５２と、ＭＯＳＦＥＴ２４のドレイン端子と、ＭＯＳＦＥＴ２６のドレイン端子と、スイッチ１２の一端（図面では左端）とに接続される。双方向スイッチ１４の一端（図面では上端）は、コイル１１を介して入力端子５１に接続され、交流電源７の第１端子から電力の供給を受ける。双方向スイッチ１４の他端は、入力端子５２に接続され、交流電源７の第２端子から電力の供給を受ける。

上述したように、力率改善回路では、双方向スイッチの制御信号は、ＭＯＳＦＥＴのソース端子の電位を基準として生成される。力率改善回路４では、ＭＯＳＦＥＴ２３、２４のソース端子同士が接続されるので、ＭＯＳＦＥＴ２３、２４のソース端子の電位は同じである。このため、ＭＯＳＦＥＴ２３、２４の制御回路の電源は１個でよい。したがって、力率改善回路４によれば、双方向スイッチ１４の制御回路の電源を簡単化することができる。

本実施形態に係る力率改善回路４については、以下の変形例を構成することができる。変形例に係る力率改善回路は、第２入力端子と第２ノードとの間に接続されたコイルを備えていてもよく、第１入力端子と第１ノードとの間に接続されたコイルと、第２入力端子と第２ノードとの間に接続されたコイルとを備えていてもよい。また、本実施形態に係る力率改善回路４についても、Ｎチャネル型ＭＯＳＦＥＴに代えて、Ｐチャネル型ＭＯＳＦＥＴ、ＩＧＢＴ、バイポーラトランジスタ、または、ＧａＮ−ＨＥＭＴを備えた変形例を構成することができる。

（第５の実施形態）
図９は、本発明の第５の実施形態に係る力率改善回路の回路図である。図９に示す力率改善回路５は、第４の実施形態に係る力率改善回路４において、スイッチ１２を双方向スイッチ１５に置換し、ツェナーダイオード３７、３８と、コンデンサ４３、４４とを追加したものである。以下、第４の実施形態との相違点を説明する。

双方向スイッチ１５は、直列接続されたＭＯＳＦＥＴ２７、２８を含み、モード切替回路として機能する。ＭＯＳＦＥＴ２７のソース端子は、ＭＯＳＦＥＴ２８のソース端子に接続される。ＭＯＳＦＥＴ２７のドレイン端子は、入力端子５２などに接続される。ＭＯＳＦＥＴ２８のドレイン端子は、コンデンサ４１の他端などに接続される。

ツェナーダイオード３７、３８は、それぞれ、コンデンサ４１、４２に並列接続される。ツェナーダイオード３７のカソード端子はコンデンサ４１の一端に接続され、ツェナーダイオード３７のアノード端子はコンデンサ４１の他端に接続される。ツェナーダイオード３７は、コンデンサ４１の両端の電位が著しく異なることを防止する。ツェナーダイオード３８の接続形態および機能は、これと同様である。

コンデンサ４３は、入力端子５２と出力端子５３との間に、ＭＯＳＦＥＴ２５と並列接続される。コンデンサ４４は、入力端子５２と出力端子５４との間に、ＭＯＳＦＥＴ２６と並列接続される。コンデンサ４３の一端はＭＯＳＦＥＴ２５のドレイン端子に接続され、コンデンサ４３の他端はＭＯＳＦＥＴ２５のソース端子に接続される。コンデンサ４４の一端はＭＯＳＦＥＴ２６のドレイン端子に接続され、コンデンサ４４の他端はＭＯＳＦＥＴ２６のソース端子に接続される。

力率改善回路５では、双方向スイッチ１４の一端（図面では上端）からコンデンサ４３を経由して双方向スイッチ１４の他端に至る配線経路は、双方向スイッチ１４の一端からＭＯＳＦＥＴ２５を経由して双方向スイッチ１４の他端に至る配線経路より短い。双方向スイッチ１４の他端からコンデンサ４４を経由して双方向スイッチ１４の一端に至る配線経路は、双方向スイッチ１４の他端からＭＯＳＦＥＴ２６を経由して双方向スイッチ１４の一端に至る配線経路より短い。したがって、コイル１１から供給された電力を双方向スイッチ１４の近くに設けたコンデンサ４３、４４に蓄積することにより、スイッチングによって電流量が大きく変化する配線経路を短くし、スイッチング時のノイズを低減することができる。

上記の効果を得るためには、コンデンサ４３、４４には、応答速度の速いフィルムコンデンサなどを用いることが好ましい。また、コンデンサ４３、４４の静電容量が小さすぎると、１回のスイッチングによって供給される電力をコンデンサ４３、４４に十分に蓄積することができない。逆にコンデンサ４３、４４の静電容量が大きすぎると、第２動作モードで入力電圧の極性が反転し、コンデンサ４３、４４が高速に充放電するときに、電流ピークが大きくなる。これらの点を考慮して、コンデンサ４３、４４の静電容量は、例えば、０．００５μＦ〜０．５μＦとすることが好ましい。

以上に示すように、本実施形態に係る力率改善回路５は、第２ノードＮ２と第１コンデンサ４１の一端との間に、第３整流素子（ＭＯＳＦＥＴ２５）と並列接続された第３コンデンサ４３と、第２ノードと第２コンデンサ４２の他端との間に、第４整流素子（ＭＯＳＦＥＴ２６）と並列接続された第４コンデンサ４４とを備えている。第１ノードＮ１から第３コンデンサを経由して第２ノードに至る配線経路は、第１ノードから第３整流素子を経由して第２ノードに至る配線経路より短く、第２ノードから第４コンデンサを経由して第１ノードに至る配線経路は、第２ノードから第４整流素子を経由して第１ノードに至る配線経路より短い。したがって、力率改善回路５によれば、コイル１１から供給された電力を双方向スイッチ１４の近くに設けたコンデンサ４３、４４に蓄積することにより、スイッチングによって電流量が大きく変化する配線経路を短くし、スイッチング時のノイズを低減することができる。

また、力率改善回路５は、モード切替回路として、ソース端子同士が互いに接続された第１および第２ＭＯＳＦＥＴ（ＭＯＳＦＥＴ２７、２８）を含む双方向スイッチを備えている。第１ＭＯＳＦＥＴのドレイン端子は第２ノードに接続され、第２ＭＯＳＦＥＴのドレイン端子は中間ノードＮｍに接続されている。このようにソース端子同士を接続した２個のＭＯＳＦＥＴを用いて、双方向に電流が流れるモード切替回路を構成することができる。

本実施形態に係る力率改善回路５についても、第４の実施形態と同様の変形例を構成することができる。また、本実施形態の変形例に係る力率改善回路は、モード切替回路として、ドレイン端子同士が互いに接続された第１および第２ＭＯＳＦＥＴを含む双方向スイッチを備えていてもよい。この場合、第１ＭＯＳＦＥＴのソース端子は第２ノードに接続され、第２ＭＯＳＦＥＴのソース端子は中間ノードＮｍに接続される。このようにドレイン端子同士を接続した２個のＭＯＳＦＥＴを用いて、双方向に電流が流れるモード切替回路を構成することができる。

なお、第１〜第４の実施形態およびその変形例に係る力率改善回路も、モード切替回路として、ソース端子同士が互いに接続された２個のＭＯＳＦＥＴ、または、ドレイン端子同士が互いに接続された２個のＭＯＳＦＥＴを備えていてもよい。

（第６の実施形態）
図１０は、本発明の第６の実施形態に係る電源装置の構成を示すブロック図である。図１０に示す電源装置６は、力率改善回路７１、および、ＤＣ／ＤＣコンバータ７２を備えている。力率改善回路７１は、第１〜第５の実施形態およびその変形例に係る力率改善回路のいずれかである。ＤＣ／ＤＣコンバータ７２は、力率改善回路７１の出力電圧を所望レベルの直流電圧に変換する。電源装置６は、商用電源の電力を受けるための差込プラグ７３を有する。電源装置６は、負荷７４に接続して使用される。

本実施形態によれば、第１〜第５の実施形態およびその変形例に係る力率改善回路を用いて、高効率、かつ、広い範囲の入力電圧に対応できる電源装置６を提供することができる。

なお、第１〜第５の実施形態およびその変形例に係る力率改善回路の特徴をその性質に反しない限り任意に組み合わせて、複数の実施形態または変形例の特徴を有する力率改善回路を構成してもよい。

１、２、３、４、５、７１…力率改善回路
６…電源装置
１１…コイル
１２…スイッチ
１３、１４、１５…双方向スイッチ
２１、２２、２３、２４、２５、２６、２７、２８…ＭＯＳＦＥＴ
３１、３２、３３、３４、３５、３６…ダイオード
３７、３８…ツェナーダイオード
４１、４２、４３、４４…コンデンサ
５１、５２…入力端子
５３、５４…出力端子
６１、６２、６３、６４、６５、６６、６７、６８…寄生ダイオード
７２…ＤＣ／ＤＣコンバータ

第２の発明は、第１の発明において、
前記スイッチ回路は、
第１ノードと接続ノードとの間に接続された第１トランジスタと、
前記接続ノードと第２ノードとの間に接続された第２トランジスタとを含む双方向スイッチであり、
一端が前記第２ノードに接続され、他端が前記中間ノードに接続され、第１動作モードではオン状態になり、第２動作モードではオフ状態になるモード切替回路と、
前記第１ノードと前記第１コンデンサの一端との間に、前記第１ノード側から電流が流れるように接続された第１整流素子と、
前記第１ノードと前記第２コンデンサの他端との間に、前記第１ノード側へ電流が流れるように接続された第２整流素子と、
前記第２ノードと前記第１コンデンサの一端との間に、前記第２ノード側から電流が流れるように接続された第３整流素子と、
前記第２ノードと前記第２コンデンサの他端との間に、前記第２ノード側へ電流が流れるように接続された第４整流素子とをさらに備え、
前記コイルは、前記第１入力端子と前記第１ノードとの間、および、前記第２入力端子と前記第２ノードとの間の少なくとも一方に接続されていることを特徴とする。

第３の発明は、第２の発明において、
前記第１トランジスタは、前記第１ノードに接続されたソース端子と、前記接続ノードに接続されたドレイン端子とを有するＭＯＳＦＥＴまたはＨＥＭＴであり、
前記第２トランジスタは、前記接続ノードに接続されたドレイン端子と、前記第２ノードに接続されたソース端子とを有するＭＯＳＦＥＴまたはＨＥＭＴであることを特徴とする。

第４の発明は、第２の発明において、
前記第１トランジスタは、前記第１ノードに接続されたエミッタ端子と、前記接続ノードに接続されたコレクタ端子とを有するＩＧＢＴまたはバイポーラトランジスタであり、
前記第２トランジスタは、前記接続ノードに接続されたコレクタ端子と、前記第２ノードに接続されたエミッタ端子とを有するＩＧＢＴまたはバイポーラトランジスタであることを特徴とする。

第５の発明は、第２の発明において、
前記第１トランジスタは、前記第１ノードに接続されたドレイン端子と、前記接続ノードに接続されたソース端子とを有するＭＯＳＦＥＴまたはＨＥＭＴであり、
前記第２トランジスタは、前記接続ノードに接続されたソース端子と、前記第２ノードに接続されたドレイン端子とを有するＭＯＳＦＥＴまたはＨＥＭＴであることを特徴とする。

第６の発明は、第２の発明において、
前記第１トランジスタは、前記第１ノードに接続されたコレクタ端子と、前記接続ノードに接続されたエミッタ端子とを有するＩＧＢＴまたはバイポーラトランジスタであり、
前記第２トランジスタは、前記接続ノードに接続されたエミッタ端子と、前記第２ノードに接続されたコレクタ端子とを有するＩＧＢＴまたはバイポーラトランジスタであることを特徴とする。

第７の発明は、第１〜第６のいずれかの発明において、
前記第３整流素子は、前記第１コンデンサの一端に接続されたドレイン端子と、前記第２ノードに接続されたソース端子とを有するＭＯＳＦＥＴであり、
前記第４整流素子は、前記第２ノードに接続されたドレイン端子と、前記第２コンデンサの他端に接続されたソース端子とを有するＭＯＳＦＥＴであることを特徴とする。

第８の発明は、第１〜第７のいずれかの発明において、
前記第２ノードと前記第１コンデンサの一端との間に、前記第３整流素子と並列接続された第３コンデンサと、
前記第２ノードと前記第２コンデンサの他端との間に、前記第４整流素子と並列接続された第４コンデンサとをさらに備え、
前記第１ノードから前記第３コンデンサを経由して前記第２ノードに至る配線経路は、前記第１ノードから前記第３整流素子を経由して前記第２ノードに至る配線経路より短く、
前記第２ノードから前記第４コンデンサを経由して前記第１ノードに至る配線経路は、前記第２ノードから前記第４整流素子を経由して前記第１ノードに至る配線経路より短いことを特徴とする。

第９の発明は、第１の発明において、
前記スイッチ回路は、
第１ノードと第２ノードとの間に接続された第１トランジスタと、
前記第２ノードと第３ノードとの間に接続された第２トランジスタとを含み、
一端が前記第２ノードに接続され、他端が前記中間ノードに接続され、第１動作モードではオン状態になり、第２動作モードではオフ状態になるモード切替回路と、
前記第１ノードと前記第１コンデンサの一端との間に、前記第１ノード側から電流が流れるように接続された第１整流素子と、
前記第３ノードと前記第２コンデンサの他端との間に、前記第３ノード側へ電流が流れるように接続された第２整流素子と、
前記第１ノードと第４ノードとの間に、前記第１ノード側へ電流が流れるように接続された第３整流素子と、
前記第３ノードと前記第４ノードとの間に、前記第３ノード側から電流が流れるように接続された第４整流素子とをさらに備え、
前記コイルは、前記第２入力端子と前記第２ノードとの間、および、前記第１入力端子と前記第４ノードとの間の少なくとも一方に接続されていることを特徴とする。

第１０の発明は、第９の発明において、
前記第１トランジスタは、前記第１ノードに接続されたドレイン端子と、前記第２ノードに接続されたソース端子とを有するＭＯＳＦＥＴまたはＨＥＭＴであり、
前記第２トランジスタは、前記第２ノードに接続されたドレイン端子と、前記第３ノードに接続されたソース端子とを有するＭＯＳＦＥＴまたはＨＥＭＴであることを特徴とする。

第１１の発明は、第９の発明において、
前記第１トランジスタは、前記第１ノードに接続されたコレクタ端子と、前記第２ノードに接続されたエミッタ端子とを有するＩＧＢＴまたはバイポーラトランジスタであり、
前記第２トランジスタは、前記第２ノードに接続されたコレクタ端子と、前記第３ノードに接続されたエミッタ端子とを有するＩＧＢＴまたはバイポーラトランジスタであることを特徴とする。

第１２の発明は、第１〜第１１のいずれかの発明において、
前記入力電圧が第１閾値より低いときには動作モードを第１動作モードに切り替え、前記入力電圧が前記第２閾値より高いときには動作モードを第２動作モードに切り替える制御回路をさらに備える。

第１３の発明は、第１〜第１２のいずれかの発明において、
前記モード切替回路は、ソース端子が互いに接続された第１および第２ＭＯＳＦＥＴを含む双方向スイッチであり、
前記第１ＭＯＳＦＥＴのドレイン端子は前記第２ノードに接続され、
前記第２ＭＯＳＦＥＴのドレイン端子は前記中間ノードに接続されていることを特徴とする。

第１４の発明は、第１〜第１２のいずれかの発明において、
前記モード切替回路は、ドレイン端子が互いに接続された第１および第２ＭＯＳＦＥＴを含む双方向スイッチであり、
前記第１ＭＯＳＦＥＴのソース端子は前記第２ノードに接続され、
前記第２ＭＯＳＦＥＴのソース端子は前記中間ノードに接続されていることを特徴とする。

上記第２または第９の発明によれば、コイルと２個のトランジスタとモード切替回路と４個の整流素子と２個のコンデンサとを上記のように接続することにより、簡単な回路構成で、第１動作モードでは２個のコンデンサの両端に昇圧電圧を交互に印加し、第２動作モードでは直列接続された２個のコンデンサの両端に昇圧電圧を印加する、高効率かつ広い範囲の入力電圧に対応できる力率改善回路を提供することができる。第２の発明によれば、電流経路上の素子の数を減らして、電流経路の抵抗を小さくし、効率をより高くすることができる。

上記第３の発明によれば、ドレイン端子同士を接続した２個のＭＯＳＦＥＴ（または２個のＨＥＭＴ）を用いて、コイルと協働して昇圧電圧を生成する双方向スイッチを構成し、これを用いて高効率かつ広い範囲の入力電圧に対応できる力率改善回路を提供することができる。また、２個のＭＯＳＦＥＴに１個のヒートシンクを共用させて、２個のＭＯＳＦＥＴ間の距離を小さくし、電流経路の寄生インダクタンスを小さくし、ノイズを小さくすることができる。また、双方向スイッチの制御回路がノイズやサージの影響を受けることを防止し、制御回路が放射ノイズを出すことを防止することができる。また、第１および第２トランジスタのソース端子の電位を安定化させ、ノイズを削減し、力率改善回路を安定的に動作させることができる。

上記第４の発明によれば、コレクタ端子同士を接続した２個のＩＧＢＴ（または２個のバイポーラトランジスタ）を用いて、コイルと協働して昇圧電圧を生成する双方向スイッチを構成し、これを用いて広い範囲の入力電圧に対応できる力率改善回路を提供することができる。また、双方向スイッチの制御回路がノイズやサージの影響を受けることを防止し、制御回路が放射ノイズを出すことを防止することができる。また、第１および第２トランジスタのエミッタ端子の電位を安定化させ、ノイズを削減し、力率改善回路を安定的に動作させることができる。

上記第５の発明によれば、ソース端子同士を接続した２個のＭＯＳＦＥＴ（または２個のＨＥＭＴ）を用いて、コイルと協働して昇圧電圧を生成する双方向スイッチを構成し、これを用いて高効率かつ広い範囲の入力電圧に対応できる力率改善回路を提供することができる。また、双方向スイッチの制御回路の電源を簡単化することができる。

上記第６の発明によれば、エミッタ端子同士を接続した２個のＩＧＢＴ（または２個のバイポーラトランジスタ）を用いて、コイルと協働して昇圧電圧を生成する双方向スイッチを構成し、これを用いて高効率かつ広い範囲の入力電圧に対応できる力率改善回路を提供することができる。また、双方向スイッチの制御回路の電源を簡単化することができる。

上記第７の発明によれば、第３および第４整流素子としてＭＯＳＦＥＴを用いて、高効率かつ広い範囲の入力電圧に対応できる力率改善回路を提供することができる。

上記第８の発明によれば、コイルから供給された電力をスイッチ回路の近くに配置したコンデンサに蓄積することにより、スイッチングに伴い電流量が大きく変化する配線経路を短くし、スイッチング時のノイズを低減することができる。
上記第１０または第１１の発明によれば、２個のＭＯＳＦＥＴ、２個のＨＥＭＴ、２個のＩＧＢＴ、および、２個のバイポーラトランジスタのいずれか用いて、コイルと協働して昇圧電圧を生成するスイッチ回路を構成し、これを用いて高効率かつ広い範囲の入力電圧に対応できる力率改善回路を提供することができる。

コンデンサ４１、４２は、直列接続される。以下、コンデンサ４１の他端と、コンデンサ４２の一端とが接続されたノードを中間ノードＮｍという。コンデンサ４１の一端は、ダイオード３１を介してＭＯＳＦＥＴ２１のドレイン端子に接続される。コンデンサ４２の他端は、ダイオード３２を介してＭＯＳＦＥＴ２２のソース端子に接続される。中間ノードＮｍは、スイッチ１２を介して、コイル１１の他端と、ＭＯＳＦＥＴ２１のソース端子と、ＭＯＳＦＥＴ２２のドレイン端子とに接続される。

ダイオード３１、３２には、例えば、ＦＲＤ（Fast Recovery Diode ）やＳｉＣ（シリコンカーバイド）ダイオードなどが使用される。ダイオード３３、３４には、所望の耐圧を有するダイオードが使用される。ダイオード３３、３４には、所望の耐圧を有するという条件下で、できるだけ順方向降下電圧（Ｖｆ）が小さいダイオードを使用することが好ましい。コンデンサ４１、４２は、電力を蓄積して出力電圧を平滑化する。コンデンサ４１、４２には、例えば、電解コンデンサが使用される。コンデンサ４１、４２の静電容量は、同じであり、例えば１００μＦ〜１０ｍＦである。なお、コンデンサ４１、４２の静電容量は、異なっていてもよく、上記範囲外の値でもよい。

コンデンサ４１、４２は、直列接続される。コンデンサ４１の一端は、ダイオード３５を介して双方向スイッチ１３の一端に接続される。コンデンサ４２の他端は、ダイオード３６を介して双方向スイッチ１３の一端に接続される。中間ノードＮｍは、スイッチ１２を介して双方向スイッチ１３の他端に接続される。

Claims (15)

1. 動作モードを切り替え可能な力率改善回路であって、
   入力電圧を入力するための第１および第２入力端子と、
   第１および第２出力端子と、
   コイルと、
   前記コイルと協働して、前記入力電圧を昇圧し昇圧電圧を生成するスイッチ回路と、
   一端が前記第１出力端子に接続され、他端が中間ノードに接続された第１コンデンサと、
   一端が前記中間ノードに接続され、他端が前記第２出力端子に接続された第２コンデンサとを備え、
   第１動作モードで前記第１入力端子の電位が前記第２入力端子の電位より高いときには、前記昇圧電圧が前記第１コンデンサの両端に一端の電位が他端の電位より高くなるように印加され、
   第１動作モードで前記第１入力端子の電位が前記第２入力端子の電位より低いときには、前記昇圧電圧が前記第２コンデンサの両端に一端の電位が他端の電位より高くなるように印加され、
   第２動作モードでは、前記昇圧電圧が直列接続された前記第１および第２コンデンサの両端に前記第１コンデンサの一端の電位が前記第２コンデンサの他端の電位より高くなるように印加されることを特徴とする、力率改善回路。
2. 前記スイッチ回路は、
   第１ノードと第２ノードとの間に接続された第１トランジスタと、
   前記第２ノードと第３ノードとの間に接続された第２トランジスタとを含み、
   一端が前記第２ノードに接続され、他端が前記中間ノードに接続され、第１動作モードではオン状態になり、第２動作モードではオフ状態になるモード切替回路と、
   前記第１ノードと前記第１コンデンサの一端との間に、前記第１ノード側から電流が流れるように接続された第１整流素子と、
   前記第３ノードと前記第２コンデンサの他端との間に、前記第３ノード側へ電流が流れるように接続された第２整流素子と、
   前記第１ノードと第４ノードとの間に、前記第１ノード側へ電流が流れるように接続された第３整流素子と、
   前記第３ノードと前記第４ノードとの間に、前記第３ノード側から電流が流れるように接続された第４整流素子とをさらに備え、
   前記コイルは、前記第２入力端子と前記第２ノードとの間、および、前記第１入力端子と前記第４ノードとの間の少なくとも一方に接続されていることを特徴とする、請求項１に記載の力率改善回路。
3. 前記第１トランジスタは、前記第１ノードに接続されたドレイン端子と、前記第２ノードに接続されたソース端子とを有するＭＯＳＦＥＴまたはＨＥＭＴであり、
   前記第２トランジスタは、前記第２ノードに接続されたドレイン端子と、前記第３ノードに接続されたソース端子とを有するＭＯＳＦＥＴまたはＨＥＭＴであることを特徴とする、請求項２に記載の力率改善回路。
4. 前記第１トランジスタは、前記第１ノードに接続されたコレクタ端子と、前記第２ノードに接続されたエミッタ端子とを有するＩＧＢＴまたはバイポーラトランジスタであり、
   前記第２トランジスタは、前記第２ノードに接続されたコレクタ端子と、前記第３ノードに接続されたエミッタ端子とを有するＩＧＢＴまたはバイポーラトランジスタであることを特徴とする、請求項２に記載の力率改善回路。
5. 前記スイッチ回路は、
   第１ノードと接続ノードとの間に接続された第１トランジスタと、
   前記接続ノードと第２ノードとの間に接続された第２トランジスタとを含む双方向スイッチであり、
   一端が前記第２ノードに接続され、他端が前記中間ノードに接続され、第１動作モードではオン状態になり、第２動作モードではオフ状態になるモード切替回路と、
   前記第１ノードと前記第１コンデンサの一端との間に、前記第１ノード側から電流が流れるように接続された第１整流素子と、
   前記第１ノードと前記第２コンデンサの他端との間に、前記第１ノード側へ電流が流れるように接続された第２整流素子と、
   前記第２ノードと前記第１コンデンサの一端との間に、前記第２ノード側から電流が流れるように接続された第３整流素子と、
   前記第２ノードと前記第２コンデンサの他端との間に、前記第２ノード側へ電流が流れるように接続された第４整流素子とをさらに備え、
   前記コイルは、前記第１入力端子と前記第１ノードとの間、および、前記第２入力端子と前記第２ノードとの間の少なくとも一方に接続されていることを特徴とする、請求項１に記載の力率改善回路。
6. 前記第１トランジスタは、前記第１ノードに接続されたソース端子と、前記接続ノードに接続されたドレイン端子とを有するＭＯＳＦＥＴまたはＨＥＭＴであり、
   前記第２トランジスタは、前記接続ノードに接続されたドレイン端子と、前記第２ノードに接続されたソース端子とを有するＭＯＳＦＥＴまたはＨＥＭＴであることを特徴とする、請求項５に記載の力率改善回路。
7. 前記第１トランジスタは、前記第１ノードに接続されたエミッタ端子と、前記接続ノードに接続されたコレクタ端子とを有するＩＧＢＴまたはバイポーラトランジスタであり、
   前記第２トランジスタは、前記接続ノードに接続されたコレクタ端子と、前記第２ノードに接続されたエミッタ端子とを有するＩＧＢＴまたはバイポーラトランジスタであることを特徴とする、請求項５に記載の力率改善回路。
8. 前記第１トランジスタは、前記第１ノードに接続されたドレイン端子と、前記接続ノードに接続されたソース端子とを有するＭＯＳＦＥＴまたはＨＥＭＴであり、
   前記第２トランジスタは、前記接続ノードに接続されたソース端子と、前記第２ノードに接続されたドレイン端子とを有するＭＯＳＦＥＴまたはＨＥＭＴであることを特徴とする、請求項５に記載の力率改善回路。
9. 前記第１トランジスタは、前記第１ノードに接続されたコレクタ端子と、前記接続ノードに接続されたエミッタ端子とを有するＩＧＢＴまたはバイポーラトランジスタであり、
   前記第２トランジスタは、前記接続ノードに接続されたエミッタ端子と、前記第２ノードに接続されたコレクタ端子とを有するＩＧＢＴまたはバイポーラトランジスタであることを特徴とする、請求項５に記載の力率改善回路。
10. 前記第３整流素子は、前記第１コンデンサの一端に接続されたドレイン端子と、前記第２ノードに接続されたソース端子とを有するＭＯＳＦＥＴであり、
    前記第４整流素子は、前記第２ノードに接続されたドレイン端子と、前記第２コンデンサの他端に接続されたソース端子とを有するＭＯＳＦＥＴであることを特徴とする、請求項５に記載の力率改善回路。
11. 前記第２ノードと前記第１コンデンサの一端との間に、前記第３整流素子と並列接続された第３コンデンサと、
    前記第２ノードと前記第２コンデンサの他端との間に、前記第４整流素子と並列接続された第４コンデンサとをさらに備え、
    前記第１ノードから前記第３コンデンサを経由して前記第２ノードに至る配線経路は、前記第１ノードから前記第３整流素子を経由して前記第２ノードに至る配線経路より短く、
    前記第２ノードから前記第４コンデンサを経由して前記第１ノードに至る配線経路は、前記第２ノードから前記第４整流素子を経由して前記第１ノードに至る配線経路より短いことを特徴とする、請求項５に記載の力率改善回路。
12. 前記入力電圧が第１閾値より低いときには動作モードを第１動作モードに切り替え、前記入力電圧が前記第２閾値より高いときには動作モードを第２動作モードに切り替える制御回路をさらに備えた、請求項１に記載の力率改善回路。
13. 前記モード切替回路は、ソース端子が互いに接続された第１および第２ＭＯＳＦＥＴを含む双方向スイッチであり、
    前記第１ＭＯＳＦＥＴのドレイン端子は前記第２ノードに接続され、
    前記第２ＭＯＳＦＥＴのドレイン端子は前記中間ノードに接続されていることを特徴とする、請求項２、５および１１のいずれかに記載の力率改善回路。
14. 前記モード切替回路は、ドレイン端子が互いに接続された第１および第２ＭＯＳＦＥＴを含む双方向スイッチであり、
    前記第１ＭＯＳＦＥＴのソース端子は前記第２ノードに接続され、
    前記第２ＭＯＳＦＥＴのソース端子は前記中間ノードに接続されていることを特徴とする、請求項２、５および１１のいずれかに記載の力率改善回路。
15. 請求項１〜１４のいずれかに記載の力率改善回路と、
    ＤＣ／ＤＣコンバータとを備えた、電源装置。

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