JP2017017775A - 力率改善回路および電源装置 - Google Patents

Abstract

【課題】高効率で部品点数の少ない力率改善回路を提供する。【解決手段】双方向スイッチ２０は、逆直列に接続されたＭＯＳＦＥＴ２１、２２を含み、ノードＮ１、Ｎ２の間に接続される。コンデンサ４１、４２は、出力端子５３、５４の間に直列接続される。ダイオード３１は、ノードＮ１とコンデンサ４１の一端との間に、ノードＮ１側から電流が流れるように接続される。ダイオード３２は、ノードＮ１とコンデンサ４２の他端との間に、ノードＮ１側へ電流が流れるように接続される。ノードＮ１は入力端子５１に接続され、ノードＮ２はコイル１１を介して入力端子５２に接続される。正電圧入力時にはＭＯＳＦＥＴ２１がスイッチングし、負電圧入力時にはＭＯＳＦＥＴ２２がスイッチングする。【選択図】図１

Description

本発明は、力率改善回路、および、これを用いた電源装置に関する。

従来から、直列接続された２個のコンデンサを含み、ダイオードブリッジを含まない倍電圧型ブリッジレス力率改善回路が知られている。２個のコンデンサの一方は正電圧入力時に電力を蓄積し、他方は負電圧入力時に電力を蓄積する。倍電圧型ブリッジレス力率改善回路によれば、直列接続された２個のコンデンサを用いて、昇圧比を小さくすることができる。また、ダイオードブリッジを含まないので、電力損失を低減することができる。

図１１は、特許文献１に記載された倍電圧型ブリッジレス力率改善回路の回路図である。図１１に示す力率改善回路９は、コイルＬ１、ＦＥＴ（Field Effect Transistor ：電界効果トランジスタ）：Ｔ１、Ｔ２、ダイオードＤ１〜Ｄ４、および、コンデンサＣ１、Ｃ２を備えている。力率改善回路９の入力側には交流電源７が接続され、出力側には負荷８が接続される。

正電圧入力時（交流電源７の第１端子（図面では上側の端子）の電位が第２端子の電位よりも高いとき）には、ＦＥＴ：Ｔ１がスイッチングする。ＦＥＴ：Ｔ１がオン状態のときには、コイルＬ１にエネルギーが蓄積される。ＦＥＴ：Ｔ１がオフ状態のときには、コイルＬ１からエネルギーが放出され、昇圧された電力がコンデンサＣ１に充電される。負電圧入力時（交流電源７の第１端子の電位が第２端子の電位よりも低いとき）には、ＦＥＴ：Ｔ２がスイッチングする。ＦＥＴ：Ｔ２がオン状態のときには、コイルＬ１にエネルギーが蓄積される。ＦＥＴ：Ｔ２がオフ状態のときには、コイルＬ１からエネルギーが放出され、昇圧された電力がコンデンサＣ２に充電される。負荷８には、直列接続されたコンデンサＣ１、Ｃ２から電力が供給される。したがって、負荷８に印加される電圧は、コイルＬ１とＦＥＴ：Ｔ１を含む昇圧回路で生成された電圧の２倍になる。

力率改善回路９は、入力電流が入力電圧に比例するようにＦＥＴ：Ｔ１、Ｔ２のデューティ比（１周期のうちでＦＥＴがオン状態になる時間の割合）を制御することにより、力率を改善する。力率改善回路９は、４個のダイオードからなるダイオードブリッジを入力側に含まない。したがって、電流がダイオードを通過する際の電力損失を抑えることができる。また、一般的な昇圧型力率改善回路と比べて昇圧比が半分になるので、効率を高くすることができる。

特開２０１２−１９６３７号公報

図１１に示す力率改善回路９には、４個のダイオードＤ１〜Ｄ４が必要とされる。このうちダイオードＤ３、Ｄ４は、主に電流の逆流を防止する機能を有する。ダイオードＤ４は、正電圧入力時に、交流電源７の第１端子からＦＥＴ：Ｔ２の寄生ダイオードとコイルＬ１を経由して交流電源７の第２端子に電流が流れ続けることを防止する。ダイオードＤ３は、負電圧入力時に、交流電源７の第２端子からコイルＬ１とＦＥＴ：Ｔ１の寄生ダイオードを経由して交流電源７の第１端子に電流が流れ続けることを防止する。

力率改善回路に含まれる整流素子（ダイオード）の個数は、少ないことが好ましい。整流素子の個数が少ないほど、回路を小型・低コスト化することができる。また、整流素子の個数が少ないほど、電流が整流素子を通過する際の電力損失を抑えることもできる。この点から見れば、図１１に示す力率改善回路９には改善すべき点がある。

それ故に、本発明は、高効率で部品点数の少ない力率改善回路、および、これを用いた電源装置を提供することを目的とする。

第１の発明は、力率改善回路であって、
第１および第２入力端子と、
第１および第２出力端子と、
コイルと、
逆直列に接続された第１および第２トランジスタを含み、一端が第１ノードに接続され、他端が第２ノードに接続された双方向スイッチと、
一端が前記第１出力端子に接続され、他端が前記第２ノードに接続された第１コンデンサと、
一端が前記第２ノードに接続され、他端が前記第２出力端子に接続された第２コンデンサと、
前記第１ノードと前記第１コンデンサの一端との間に、前記第１ノード側から電流が流れるように接続された第１整流素子と、
前記第１ノードと前記第２コンデンサの他端との間に、前記第１ノード側へ電流が流れるように接続された第２整流素子とを備え、
前記第１および第２入力端子の間に、前記コイルおよび前記双方向スイッチを経由する電流経路を有し、
前記コイルは、前記第１入力端子と前記第１ノードとの間、および、前記第２ノードと前記第２入力端子との間の少なくとも一方に接続されていることを特徴とする。

第２の発明は、第１の発明において、
前記第１トランジスタは、ドレイン端子と、前記第２ノードに接続されたソース端子とを有するＭＯＳＦＥＴまたはＨＥＭＴであり、
前記第２トランジスタは、前記第１トランジスタのドレイン端子に接続されたドレイン端子と、前記第１ノードに接続されたソース端子とを有するＭＯＳＦＥＴまたはＨＥＭＴであることを特徴とする。

第３の発明は、第１の発明において、
前記第１トランジスタは、ソース端子と、前記第１ノードに接続されたドレイン端子とを有するＭＯＳＦＥＴまたはＨＥＭＴであり、
前記第２トランジスタは、前記第１トランジスタのソース端子に接続されたソース端子と、前記第２ノードに接続されたドレイン端子とを有するＭＯＳＦＥＴまたはＨＥＭＴであることを特徴とする。

第４の発明は、第１の発明において、
前記第１トランジスタは、コレクタ端子と、前記第２ノードに接続されたエミッタ端子とを有するＩＧＢＴまたはバイポーラトランジスタであり、
前記第２トランジスタは、前記第１トランジスタのコレクタ端子に接続されたコレクタ端子と、前記第１ノードに接続されたエミッタ端子とを有するＩＧＢＴまたはバイポーラトランジスタであることを特徴とする。

第５の発明は、第１の発明において、
前記第１トランジスタは、エミッタ端子と、前記第１ノードに接続されたコレクタ端子とを有するＩＧＢＴまたはバイポーラトランジスタであり、
前記第２トランジスタは、前記第１トランジスタのエミッタ端子に接続されたエミッタ端子と、前記第２ノードに接続されたコレクタ端子とを有するＩＧＢＴまたはバイポーラトランジスタであることを特徴とする。

第６の発明は、第２〜第５のいずれかの発明において、
前記第１入力端子の電位が前記第２入力端子の電位よりも高いときには、前記第１トランジスタがスイッチングし、前記第１入力端子の電位が前記第２入力端子の電位よりも低いときには、前記第２トランジスタがスイッチングすることを特徴とする。

第７の発明は、第６の発明において、
前記第１入力端子の電位が前記第２入力端子の電位よりも高いときには、前記第２トランジスタはオン状態に制御され、前記第１入力端子の電位が前記第２入力端子の電位よりも低いときには、前記第１トランジスタはオン状態に制御されることを特徴とする。

第８の発明は、第２〜第５のいずれかの発明において、
前記双方向スイッチは、前記第１および第２トランジスタに逆並列に接続された整流素子をさらに含むことを特徴とする。

第９の発明は、第１の発明において、
前記コイルは、前記第１入力端子と前記第１ノードとの間に接続されていることを特徴とする。

第１０の発明は、第１の発明において、
前記コイルは、前記第２ノードと前記第２入力端子との間に接続されていることを特徴とする。

第１１の発明は、第１の発明において、
前記コイルは、前記第１入力端子と前記第１ノードとの間、および、前記第２ノードと前記第２入力端子との間の両方に接続されていることを特徴とする。

第１２の発明は、力率改善回路であって、
第１および第２入力端子と、
第１および第２出力端子と、
コイルと、
逆直列に接続された第１および第２トランジスタを含み、一端が第１ノードに接続され、他端が第２ノードに接続された第１双方向スイッチと、
一端が前記第１出力端子に接続され、他端が第３ノードに接続された第１コンデンサと、
一端が前記第３ノードに接続され、他端が前記第２出力端子に接続された第２コンデンサと、
前記第２ノードと前記第３ノードとの間に接続された第２双方向スイッチと、
前記第１ノードと前記第１コンデンサの一端との間に、前記第１ノード側から電流が流れるように接続された第１整流素子と、
前記第１ノードと前記第２コンデンサの他端との間に、前記第１ノード側へ電流が流れるように接続された第２整流素子と、
前記第２ノードと前記第１コンデンサの一端との間に、前記第２ノード側から電流が流れるように接続された第３整流素子と、
前記第２ノードと前記第２コンデンサの他端との間に、前記第２ノード側へ電流が流れるように接続された第４整流素子とを備え、
前記第１および第２入力端子の間に、前記コイルおよび前記第１双方向スイッチを経由する電流経路を有し、
前記コイルは、前記第１入力端子と前記第１ノードとの間、および、前記第２ノードと前記第２入力端子との間の少なくとも一方に接続されていることを特徴とする。

第１３の発明は、電源装置であって、
第１〜第１２のいずれかの発明に係る力率改善回路と、
ＤＣ／ＤＣコンバータとを備える。

上記第１の発明によれば、コイルと双方向スイッチを含む昇圧回路で生成された電圧を２個のコンデンサに交互に印加することにより、昇圧回路で生成された電圧の２倍の電圧を出力することができる。このため、耐圧の小さい小型の素子を用いて力率改善回路を構成し、回路を小型・低コスト化することができる。また、昇圧回路における昇圧比が小さいので、スイッチング損失を低減して、力率改善回路の効率を高くすることができる。また、整流素子の個数は２個でよい。したがって、高効率で部品点数の少ない力率改善回路を提供することができる。

上記第２の発明によれば、２個のＭＯＳＦＥＴ（または２個のＨＥＭＴ）のドレイン端子同士を接続して、逆直列に接続された２個のトランジスタを含む双方向スイッチを構成し、これを用いて高効率で部品点数の少ない力率改善回路を提供することができる。また、２個のトランジスタを１個のヒートシンクに接続できるので、２個のトランジスタ間の距離を小さくし、電流経路の寄生インダクタンスを小さくし、力率改善回路のノイズを小さくすることができる。また、２個のトランジスタのソース端子を第１および第２入力端子に接続することにより、双方向スイッチの制御回路がノイズなどの影響を受けることを防止すると共に、２個のトランジスタのソース端子の電位を安定化させて、力率改善回路を安定的に動作させることができる。

上記第３の発明によれば、２個のＭＯＳＦＥＴ（または２個のＨＥＭＴ）のソース端子同士を接続して、逆直列に接続された２個のトランジスタを含む双方向スイッチを構成し、これを用いて高効率で部品点数の少ない力率改善回路を提供することができる。

上記第４の発明によれば、２個のＩＧＢＴ（またはバイポーラトランジスタ）のコレクタ端子同士を接続して、逆直列に接続された２個のトランジスタを含む双方向スイッチを構成し、これを用いて高効率で部品点数の少ない力率改善回路を提供することができる。また、２個のトランジスタを１個のヒートシンクに接続できるので、２個のトランジスタ間の距離を小さくし、電流経路の寄生インダクタンスを小さくし、力率改善回路のノイズを小さくすることができる。また、２個のトランジスタのエミッタ端子を第１および第２入力端子に接続することにより、双方向スイッチの制御回路がノイズなどの影響を受けることを防止すると共に、２個のトランジスタのエミッタ端子の電位を安定化させて、力率改善回路を安定的に動作させることができる。

上記第５の発明によれば、２個のＩＧＢＴ（またはバイポーラトランジスタ）のエミッタ端子同士を接続して、逆直列に接続された２個のトランジスタを含む双方向スイッチを構成し、これを用いて高効率で部品点数の少ない力率改善回路を提供することができる。

上記第６の発明によれば、入力電圧の極性に応じて第１および第２トランジスタがスイッチングすることにより、コイルと双方向スイッチを含む昇圧回路で生成された電圧を２個のコンデンサに交互に印加し、昇圧回路で生成された電圧の２倍の電圧を出力することができる。

上記第７の発明によれば、第１および第２トランジスタのうちスイッチングしないほうのトランジスタをオン状態に制御することにより、当該トランジスタに内蔵された寄生ダイオードにおける電圧降下による損失を低減することができる。

上記第８の発明によれば、第１および第２トランジスタが寄生ダイオードを内蔵しない場合でも、第１および第２トランジスタに整流素子を逆並列に接続することにより双方向スイッチを構成し、これを用いて高効率で部品点数の少ない力率改善回路を提供することができる。

上記第９の発明によれば、第１入力端子側に設けられたコイルと双方向スイッチとを用いて昇圧回路を構成し、昇圧回路で生成された電圧を２個のコンデンサに印加することができる。

上記第１０の発明によれば、第２入力端子側に設けられたコイルと双方向スイッチとを用いて昇圧回路を構成し、昇圧回路で生成された電圧を２個のコンデンサに印加することができる。また、２個のコンデンサの接続点は、コイルを介さずに第２入力端子に接続されるので、コモンモードノイズを小さくすることができる。

上記第１１の発明によれば、第１および第２入力端子側に設けられた２個のコイルと双方向スイッチとを用いて昇圧回路を構成し、昇圧回路で生成された電圧を２個のコンデンサに印加することができる。また、２個のコイルを用いることにより、各コイルのインダクタンスを小さくすることができる。

上記第１２の発明によれば、入力電圧に応じて第２双方向スイッチの導通状態を制御することにより、昇圧比を抑えて高効率で倍電圧昇圧を行う動作モードと、倍電圧昇圧を行わない動作モードとを選択することができる。したがって、広い入力電圧の範囲に対して一定の電圧を出力し、入力電圧が低いときでも高効率な力率改善回路を提供することができる。

第１３の発明によれば、本発明の力率改善回路を用いて、高効率で部品点数の少ない電源装置を提供することができる。

本発明の第１の実施形態に係る力率改善回路の回路図である。 図１に示す力率改善回路の正電圧入力時の電流経路を示す図である。 図１に示す力率改善回路の負電圧入力時の電流経路を示す図である。 本発明の第２の実施形態に係る力率改善回路の回路図である。 本発明の第３の実施形態に係る力率改善回路の回路図である。 本発明の第３の実施形態の一変形例に係る力率改善回路の双方向スイッチの回路図である。 本発明の第４の実施形態に係る力率改善回路の回路図である。 図７に示す力率改善回路の第２動作モードかつ正電圧入力時の電流経路を示す図である。 図７に示す力率改善回路の第２動作モードかつ負電圧入力時の電流経路を示す図である。 本発明の第５の実施形態に係る電源装置のブロック図である。 従来の力率改善回路の回路図である。

（第１の実施形態）
図１は、本発明の第１の実施形態に係る力率改善回路の回路図である。図１に示す力率改善回路１は、コイル１１、Ｎチャネル型のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor ：金属酸化物半導体電界効果トランジスタ）２１、２２、ダイオード３１、３２、コンデンサ４１、４２、入力端子５１、５２、および、出力端子５３、５４を備えている。ＭＯＳＦＥＴ２１、２２は、それぞれ、寄生ダイオード２３、２４を内蔵している。

ＭＯＳＦＥＴ２１のドレイン端子は、ノードＮ１に接続される。ＭＯＳＦＥＴ２１のソース端子は、ＭＯＳＦＥＴ２２のソース端子に接続される。ＭＯＳＦＥＴ２２のドレイン端子は、ノードＮ２に接続される。これにより、逆直列に接続された２個のＭＯＳＦＥＴ２１、２２を含み、一端がノードＮ１に接続され、他端がノードＮ２に接続された双方向スイッチ２０が構成される。寄生ダイオード２３のアノード端子とカソード端子は、それぞれ、ＭＯＳＦＥＴ２１のソース端子とドレイン端子に接続される。寄生ダイオード２４についても、これと同様である。

コンデンサ４１の一端（図面では上端）は、出力端子５３とダイオード３１のカソード端子とに接続される。コンデンサ４１の他端とコンデンサ４２の一端（図面では上端）は、ノードＮ２に接続される。コンデンサ４２の他端は、出力端子５４とダイオード３２のアノード端子とに接続される。ダイオード３１のアノード端子とダイオード３２のカソード端子は、ノードＮ１に接続される。このようにコンデンサ４１、４２は、出力端子５３、５４の間に直列接続される。ダイオード３１は、ノードＮ１とコンデンサ４１の一端との間に、ノードＮ１側から電流が流れるように接続される。ダイオード３２は、ノードＮ１とコンデンサ４２の他端との間に、ノードＮ１側へ電流が流れるように接続される。

入力端子５１は、ノードＮ１に接続される。ノードＮ２は、コイル１１の一端（図面では右端）に接続される。コイル１１の他端は、入力端子５２に接続される。双方向スイッチ２０がオン状態のとき、入力端子５１、５２の間には、ノードＮ１、双方向スイッチ２０、ノードＮ２、および、コイル１１を経由する電流経路が形成される。このように力率改善回路１は、入力端子５１、５２の間に、コイル１１および双方向スイッチ２０を経由する電流経路を有する。コイル１１は、ノードＮ２と入力端子５２との間に接続される。

力率改善回路１の入力側には交流電源７が接続され、出力側には負荷８が接続される。入力端子５１には交流電源７の一方の端子（図面では上側の端子。以下、第１端子という）が接続され、入力端子５２には交流電源７の他方の端子（図面では下側の端子。以下、第２端子という）が接続される。出力端子５３には負荷８の一方の端子が接続され、出力端子５４には負荷８の他方の端子が接続される。双方向スイッチ２０の一端（ノードＮ１）には、交流電源７の第１端子から入力端子５１を経由して電力が供給される。双方向スイッチ２０の他端（ノードＮ２）には、交流電源７の第２端子から入力端子５２とコイル１１を経由して電力が供給される。

コイル１１は、昇圧動作（詳細は後述）を行うときに、電力を充電および放電する。コイル１１のインダクタンスは、例えば、１００μＨ〜１ｍＨである。コイル１１のインダクタンスは、この範囲外の値でもよい。ダイオード３１、３２は、それぞれ、第１および第２整流素子として機能する。ダイオード３１、３２には、例えば、ＦＲＤ（Fast Recovery Diode ）やＳｉＣ（シリコンカーバイド）ダイオードなどが使用される。コンデンサ４１、４２は、電力を蓄積して出力を平滑化する。コンデンサ４１、４２には、例えば、電界コンデンサが使用される。コンデンサ４１、４２の静電容量は、例えば、１００μＦ〜１０ｍＦである。コンデンサ４１、４２の静電容量は、この範囲外の値でもよい。

以下、図２および図３を参照して、力率改善回路１の動作を説明する。力率改善回路１は、入力端子５１の電位が入力端子５２の電位よりも高いとき（以下、正電圧入力時という）と、入力端子５１の電位が入力端子５２の電位よりも低いとき（以下、負電圧入力時という）とで異なる動作を行う。

図２は、正電圧入力時の電流経路を示す図である。正電圧入力時、かつ、双方向スイッチ２０がオン状態のときには、図２に一点鎖線で示す経路Ｐ１に電流が流れる。電流は、交流電源７の第１端子から、入力端子５１、ノードＮ１、ＭＯＳＦＥＴ２１、ＭＯＳＦＥＴ２２、ノードＮ２、コイル１１、および、入力端子５２を経由して、交流電源７の第２端子に流れる。電流が経路Ｐ１を流れている間、コイル１１の両端には交流電源７から電圧が印加され、コイル１１にエネルギーが蓄積される。

正電圧入力時、かつ、双方向スイッチ２０がオフ状態のときには、図２に破線で示す経路Ｐ２に電流が流れる。電流は、交流電源７の第１端子から、入力端子５１、ノードＮ１、ダイオード３１、コンデンサ４１、ノードＮ２、コイル１１、および、入力端子５２を経由して、交流電源７の第２端子に流れる。電流が経路Ｐ２を流れている間、コイル１１は交流電源７に直列接続され、コイル１１からエネルギーが放出される。このとき、交流電源７から供給された電圧を昇圧した電圧がコンデンサ４１に印加され、コンデンサ４１は昇圧電圧によって充電される。

正電圧入力時には、双方向スイッチ２０のスイッチング（オン／オフ制御）は、ＭＯＳＦＥＴ２１の状態を制御することにより行われる。ＭＯＳＦＥＴ２１をオフ状態に制御したとき、ＭＯＳＦＥＴ２２の状態にかかわらず、双方向スイッチ２０はオフ状態になる。ＭＯＳＦＥＴ２１をオン状態に制御したとき、ＭＯＳＦＥＴ２２がオフ状態でも、電流はＭＯＳＦＥＴ２２内の寄生ダイオード２４を経由して流れるので、双方向スイッチ２０はオン状態になる。ただし、寄生ダイオード２４における電圧降下による損失を低減するために、ＭＯＳＦＥＴ２１をオン状態に制御するときには、ＭＯＳＦＥＴ２２もオン状態に制御することが好ましい。特に、正電圧入力時には、ＭＯＳＦＥＴ２２をオン状態に保ちながら、ＭＯＳＦＥＴ２１をスイッチングさせることが好ましい。これにより、寄生ダイオード２４における電圧降下による損失を低減することができる。

図３は、負電圧入力時の電流経路を示す図である。負電圧入力時、かつ、双方向スイッチ２０がオン状態のときには、図３に一点鎖線で示す経路Ｐ３に電流が流れる。電流は、交流電源７の第２端子から、入力端子５２、コイル１１、ノードＮ２、ＭＯＳＦＥＴ２２、ＭＯＳＦＥＴ２１、ノードＮ１、および、入力端子５１を経由して、交流電源７の第１端子に流れる。電流が経路Ｐ３を流れている間、コイル１１の両端には交流電源７から電圧が印加され、コイル１１にエネルギーが蓄積される。

負電圧入力時、かつ、双方向スイッチ２０がオフ状態のときには、図３に破線で示す経路Ｐ４に電流が流れる。電流は、交流電源７の第２端子から、入力端子５２、コイル１１、ノードＮ２、コンデンサ４２、ダイオード３２、ノードＮ１、および、入力端子５１を経由して、交流電源７の第１端子に流れる。電流が経路Ｐ４を流れている間、コイル１１は交流電源７に直列接続され、コイル１１からエネルギーが放出される。このとき、交流電源７から供給された電圧を昇圧した電圧がコンデンサ４２に印加され、コンデンサ４２は昇圧電圧によって充電される。

負電圧入力時には、双方向スイッチ２０のスイッチングは、ＭＯＳＦＥＴ２２の状態を制御することにより行われる。ＭＯＳＦＥＴ２２をオフ状態に制御したとき、ＭＯＳＦＥＴ２１の状態にかかわらず、双方向スイッチ２０はオフ状態になる。ＭＯＳＦＥＴ２２をオン状態に制御したとき、ＭＯＳＦＥＴ２１がオフ状態でも、電流はＭＯＳＦＥＴ２１内の寄生ダイオード２３を経由して流れるので、双方向スイッチ２０はオン状態になる。ただし、寄生ダイオード２３における電圧降下による損失を低減するために、ＭＯＳＦＥＴ２２をオン状態に制御するときには、ＭＯＳＦＥＴ２１もオン状態に制御することが好ましい。特に、負電圧入力時には、ＭＯＳＦＥＴ２１をオン状態に保ちながら、ＭＯＳＦＥＴ２２をスイッチングさせることが好ましい。これにより、寄生ダイオード２３における電圧降下による損失を低減することができる。

力率改善回路１には、測定回路と制御回路（いずれも図示せず）が設けられる。測定回路は、交流電源７から力率改善回路１に供給された電圧と電流を随時測定する。制御回路は、電圧と電流の測定結果に基づき、電流が電圧に比例するようにＭＯＳＦＥＴ２１、２２のデューティ比を制御する。

コンデンサ４１は正電圧入力時に充電され、コンデンサ４２は負電圧入力時に充電される。コンデンサ４１、４２は出力端子５３、５４の間に直列接続されるので、出力端子５３、５４間の電圧は、コンデンサ４１の両端電圧Ｖ１とコンデンサ４２の両端電圧Ｖ２との和に等しい。電圧Ｖ１と電圧Ｖ２は等しいので、力率改善回路１の出力電圧（出力端子５３、５４間の電圧）は電圧Ｖ１の２倍になる。力率改善回路１は、コイル１１と双方向スイッチ２０を含む昇圧回路で生成された電圧の２倍の電圧を負荷８に印加する。

以下、本実施形態に係る力率改善回路１の効果を説明する。力率改善回路１によれば、コイル１１と双方向スイッチ２０を含む昇圧回路で生成された電圧を２個のコンデンサ４１、４２に交互に印加することにより、昇圧回路で生成された電圧の２倍の電圧を出力することができる。このため、耐圧の小さい小型の素子を用いて力率改善回路１を構成することができる。したがって、力率改善回路１を小型・低コスト化することができる。また、昇圧回路における昇圧比が小さいので、昇圧電圧が高いほど大きくなるスイッチング損失を低減して、力率改善回路１の効率を高くすることができる。

また、図１１に示す力率改善回路９には４個のダイオードが必要とされるが、力率改善回路１に含まれるダイオードの個数は２個である。このように力率改善回路１には、整流素子の個数が少ないという効果もある。上述したように、力率改善回路９では、ダイオードＤ４は正電圧入力時に不要な電流が流れ続けることを防止し、ダイオードＤ３は負電圧入力時に不要な電流が流れ続けることを防止する。このため、力率改善回路９にとって、ダイオードＤ３、Ｄ４は不可欠の要素である。力率改善回路９では、ＦＥＴ：Ｔ１、Ｔ２は順直列に接続されており、その両端に交流電源７から電力が供給されるからである。

これに対して力率改善回路１では、ＭＯＳＦＥＴ２１、２２は逆直列に接続されており、その両端に交流電源７から電力が供給される。正電圧入力時には、ＭＯＳＦＥＴ２１がスイッチングし、昇圧電圧によってコンデンサ４１が充電される。負電圧入力時には、ＭＯＳＦＥＴ２２がスイッチングし、昇圧電圧によってコンデンサ４２が充電される。このため、力率改善回路１には、力率改善回路９のダイオードＤ３、Ｄ４に相当する素子は不要である。したがって、力率改善回路１によれば、力率改善回路９よりも整流素子の数を減らし、効率を高くすることができる。

また、力率改善回路９では、コンデンサＣ１を充電するときに、電流はダイオードＤ１、Ｄ３を通過する。これに対して力率改善回路１では、コンデンサ４１を充電するときに、電流はダイオード３１だけを通過する（図２）。したがって、力率改善回路１によれば、力率改善回路９よりも整流素子における損失を低減することができる。

以上に示すように、本実施形態に係る力率改善回路１は、第１および第２入力端子５１、５２と、第１および第２出力端子５３、５４と、コイル１１と、逆直列に接続された第１および第２トランジスタ（ＭＯＳＦＥＴ２１、２２）を含み、一端が第１ノードＮ１に接続され、他端が第２ノードＮ２に接続された双方向スイッチ２０と、一端が第１出力端子５３に接続され、他端が第２ノードＮ２に接続された第１コンデンサ４１と、一端が第２ノードＮ２に接続され、他端が第２出力端子５４に接続された第２コンデンサ４２と、第１ノードＮ１と第１コンデンサ４１の一端との間に、第１ノードＮ１側から電流が流れるように接続された第１整流素子（ダイオード３１）と、第１ノードＮ１と第２コンデンサ４２の他端との間に、第１ノード側へ電流が流れるように接続された第２整流素子（ダイオード３２）とを備えている。力率改善回路１は、第１および第２入力端子５１、５２の間に、コイル１１および双方向スイッチ２０を経由する電流経路を有する。コイル１１は、第２ノードＮ２と入力端子５２との間に接続される。

したがって、本実施形態に係る力率改善回路１によれば、第２入力端子５２側に設けられたコイル１１と双方向スイッチ２０を含む昇圧回路で生成された電圧を２個のコンデンサ４１、４２に交互に印加することにより、昇圧回路で生成された電圧の２倍の電圧を出力することができる。このため、耐圧の小さい小型の素子を用いて力率改善回路１を構成し、回路を小型・低コスト化することができる。また、昇圧回路における昇圧比が小さいので、スイッチング損失を低減して、力率改善回路１の効率を高くすることができる。また、整流素子の個数は２個でよい。したがって、高効率で部品点数の少ない力率改善回路１を提供することができる。

また、第１トランジスタは、ソース端子と、第１ノードＮ１に接続されたドレイン端子とを有するＭＯＳＦＥＴ２１であり、第２トランジスタは、第１トランジスタのソース端子に接続されたソース端子と、第２ノードＮ２に接続されたドレイン端子とを有するＭＯＳＦＥＴ２２である。したがって、２個のＭＯＳＦＥＴ２１、２２のソース端子同士を接続して、逆直列に接続された２個のトランジスタを含む双方向スイッチ２０を構成し、これを用いて高効率で部品点数の少ない力率改善回路１を提供することができる。

また、第１入力端子５１の電位が第２入力端子５２の電位よりも高いときには、第１トランジスタがスイッチングし、第１入力端子５１の電位が第２入力端子５２の電位よりも低いときには、第２トランジスタがスイッチングする。このように入力電圧の極性に応じて第１および第２トランジスタがスイッチングすることにより、コイル１１と双方向スイッチ２０を含む昇圧回路で生成された電圧を２個のコンデンサ４１、４２に交互に印加し、昇圧回路で生成された電圧の２倍の電圧を出力することができる。

また、第１入力端子５１の電位が第２入力端子５２の電位よりも高いときには、第２トランジスタはオン状態に制御され、第１入力端子５１の電位が第２入力端子５２の電位よりも低いときには、第１トランジスタはオン状態に制御される。このように第１および第２トランジスタのうちスイッチングしないほうのトランジスタをオン状態に制御することにより、当該トランジスタに内蔵された寄生ダイオードにおける電圧降下による損失を低減することができる。

本実施形態に係る力率改善回路１については、以下の変形例を構成することができる。例えば、双方向スイッチは、逆直列に接続された２個のＰチャネル型のトランジスタを含んでいてもよい。また、双方向スイッチは、エミッタ端子同士を接続した２個のＩＧＢＴ（Insulated Gate Bipolar Transistor ：絶縁ゲートバイポーラトランジスタ）、または、エミッタ端子同士を接続した２個のバイポーラトランジスタを含んでいてもよい。この双方向スイッチでは、ＩＧＢＴまたはバイポーラトランジスタごとに、ＦＲＤなどが外付けされる。ＦＲＤのアノード端子はＩＧＢＴまたはバイポーラトランジスタのエミッタ端子に接続され、ＦＲＤのカソード端子はＩＧＢＴまたはバイポーラトランジスタのコレクタ端子に接続される。

このように第１トランジスタは、エミッタ端子と、第１ノードＮ１に接続されたコレクタ端子とを有するＩＧＢＴまたはバイポーラトランジスタであり、第２トランジスタは、第１トランジスタのエミッタ端子に接続されたエミッタ端子と、第２ノードＮ２に接続されたコレクタ端子とを有するＩＧＢＴまたはバイポーラトランジスタであってもよい。この場合でも、２個のＩＧＢＴ（またはバイポーラトランジスタ）のエミッタ端子同士を接続して、逆直列に接続された２個のトランジスタを含む双方向スイッチを構成し、これを用いて高効率で部品点数の少ない力率改善回路を提供することができる。

また、双方向スイッチは、第１および第２トランジスタに逆並列に接続された整流素子（ＦＲＤ）を含んでいてもよい。これにより、第１および第２トランジスタが寄生ダイオードを内蔵しない場合でも、第１および第２トランジスタに整流素子を逆並列に接続することにより双方向スイッチを構成し、これを用いて高効率で部品点数の少ない力率改善回路を提供することができる。

また、双方向スイッチは、ソース端子同士を接続した２個のＧａＮ−ＨＥＭＴ（GaN-High Electron Mobility Transistor ：窒化ガリウム高電子移動度トランジスタ）を含んでいてもよい。ＧａＮ−ＨＥＭＴがノーマリーオフ型である場合には、ＧａＮ−ＨＥＭＴごとにＦＲＤなどが外付けされる。ＧａＮ−ＨＥＭＴがノーマリーオン型である場合には、ＧａＮ−ＨＥＭＴごとにシリコンＭＯＳＦＥＴをカスコード接続することが好ましい。このように２個のＨＥＭＴのソース端子同士を接続して、逆直列に接続された２個のトランジスタを含む双方向スイッチを構成し、これを用いて高効率で部品点数の少ない力率改善回路を提供することができる。

（第２の実施形態）
図４は、本発明の第２の実施形態に係る力率改善回路の回路図である。図４に示す力率改善回路２は、コイル１２、Ｎチャネル型のＭＯＳＦＥＴ２１、２２、ダイオード３１、３２、コンデンサ４１、４２、入力端子５１、５２、および、出力端子５３、５４を備えている。以下に示す各実施形態において、各実施形態の構成要素のうち先に述べた実施形態と同一の構成要素については、同一の参照符号を付して説明を省略する。

力率改善回路２は、第１の実施形態に係る力率改善回路１において、コイルの接続位置を変更したものである。力率改善回路２では、入力端子５１は、コイル１２の一端（図面では左端）に接続される。コイル１２の他端は、双方向スイッチ２０の一端（ノードＮ１）に接続される。ノードＮ１には、ダイオード３１のアノード端子とダイオード３２のカソード端子も接続される。双方向スイッチ２０の他端（ノードＮ２）は、コンデンサ４１の他端（図面では下端）、コンデンサ４２の一端（図面では上端）、および、入力端子５２に接続される。双方向スイッチ２０がオン状態のとき、入力端子５１、５２の間には、コイル１２、ノードＮ１、双方向スイッチ２０、および、ノードＮ２を経由する電流経路が形成される。このように力率改善回路２は、入力端子５１、５２の間に、コイル１２および双方向スイッチ２０を経由する電流経路を有する。コイル１２は、入力端子５１とノードＮ１との間に接続される。

力率改善回路２は、第１の実施形態に係る力率改善回路１と同様に動作する。正電圧入力時には、ＭＯＳＦＥＴ２１がスイッチングし、交流電源７から供給された電圧を昇圧した電圧によってコンデンサ４１が充電される。負電圧入力時には、ＭＯＳＦＥＴ２２がスイッチングし、交流電源７から供給された電圧を昇圧した電圧によってコンデンサ４２が充電される。力率改善回路２は、コイル１２と双方向スイッチ２０を含む昇圧回路で生成された電圧の２倍の電圧を負荷８に印加する。

したがって、本実施形態に係る力率改善回路２によれば、力率改善回路１と同様に、回路を小型・低コスト化し、効率を高くし、整流素子の個数を減らし、整流素子における損失を低減することができる。

また、力率改善回路２は以下の効果を有する。力率改善回路１では、コンデンサ４１、４２の接続点（以下、中点という）は、コイル１１を介して交流電源７の第２端子に接続される。このため、コイル１１の両端の電圧の変動によって、コモンモードノイズが発生することがある。これに対して力率改善回路２では、中点は、コイルを介さずに交流電源７の第２端子に接続される。このため、中点の電位は交流電源７の第２端子の電位に常に等しくなり、出力端子５３と中点との間の電位差の実効値は出力端子５４と中点との間の電位差の実効値に等しくなる。したがって、本実施形態に係る力率改善回路２によれば、力率改善回路１よりもコモンモードノイズを小さくすることができる。

以上に示すように、本実施形態に係る力率改善回路２では、コイル１２は、第１入力端子５１と第１ノードＮ１と間に接続されている。したがって、第１入力端子５１側に設けられたコイル１２と双方向スイッチ２０とを用いて昇圧回路を構成し、昇圧回路で生成された電圧を２個のコンデンサ４１、４２に印加することができる。また、２個のコンデンサ４１、４２の接続点は、コイルを介さずに第２入力端子５２に接続されるので、コモンモードノイズを小さくすることができる。

本実施形態に係る力率改善回路２については、以下の変形例を構成することができる。例えば、変形例に係る力率改善回路は、２個のコイルを備えていてもよい。この力率改善回路では、一方のコイルは入力端子５１と双方向スイッチ２０の一端（ノードＮ１）との間に接続され、他方のコイルは双方向スイッチ２０の他端（ノードＮ２）と入力端子５２との間に接続される。

この力率改善回路では、コイルは、第１入力端子５１と第１ノードＮ１との間、および、第２ノードＮ２と第２入力端子５２との間の両方に接続されている。したがって、第１および第２入力端子５１、５２側に設けられた２個のコイルと双方向スイッチ２０とを用いて昇圧回路を構成し、昇圧回路で生成された電圧を２個のコンデンサ４１、４２に印加することができる。また、２個のコイルを用いることにより、各コイルのインダクタンスを小さくすることができる。このように、力率改善回路では、コイルは、第１入力端子５１と第１ノードＮ１との間、および、第２ノードＮ２と第２入力端子５２との間の少なくとも一方に接続されていればよい。

また、双方向スイッチは、逆直列に接続された２個のＰチャネル型のトランジスタを含んでいてもよい。また、双方向スイッチは、エミッタ端子同士を接続した２個のＩＧＢＴ、エミッタ端子同士を接続した２個のバイポーラトランジスタ、または、ソース端子同士を接続した２個のＧａＮ−ＨＥＭＴを含んでいてもよい。

（第３の実施形態）
図５は、本発明の第３の実施形態に係る力率改善回路の回路図である。図５に示す力率改善回路３は、コイル１２、Ｎチャネル型のＭＯＳＦＥＴ２６、２７、ダイオード３１、３２、コンデンサ４１、４２、入力端子５１、５２、および、出力端子５３、５４を備えている。ＭＯＳＦＥＴ２６、２７は、それぞれ、寄生ダイオード２８、２９を内蔵している。

力率改善回路３は、第２の実施形態に係る力率改善回路２において、双方向スイッチの構成を変更したものである。力率改善回路３では、ＭＯＳＦＥＴ２６のソース端子は、ノードＮ２に接続される。ＭＯＳＦＥＴ２６のドレイン端子は、ＭＯＳＦＥＴ２７のドレイン端子に接続される。ＭＯＳＦＥＴ２７のソース端子は、ノードＮ１に接続される。これにより、逆直列に接続された２個のＭＯＳＦＥＴ２６、２７を含み、一端がノードＮ１に接続され、他端がノードＮ２に接続された双方向スイッチ２５が構成される。寄生ダイオード２８のアノード端子とカソード端子は、それぞれ、ＭＯＳＦＥＴ２６のソース端子とドレイン端子に接続される。寄生ダイオード２９についても、これと同様である。

力率改善回路３は、第１および第２の実施形態に係る力率改善回路１、２と同様に動作する。正電圧入力時には、ＭＯＳＦＥＴ２６がスイッチングし、交流電源７から供給された電圧を昇圧した電圧によってコンデンサ４１が充電される。負電圧入力時には、ＭＯＳＦＥＴ２７がスイッチングし、交流電源７から供給された電圧を昇圧した電圧によってコンデンサ４２が充電される。力率改善回路３は、コイル１２と双方向スイッチ２５を含む昇圧回路で生成された電圧の２倍の電圧を負荷８に印加する。

力率改善回路３では、正電圧入力時にＭＯＳＦＥＴ２６をオン状態に制御するときには、ＭＯＳＦＥＴ２７もオン状態に制御することが好ましい。特に、正電圧入力時には、ＭＯＳＦＥＴ２７をオン状態に保ちながら、ＭＯＳＦＥＴ２６をスイッチングさせることが好ましい。これにより、寄生ダイオード２９における電圧降下による損失を低減することができる。また、負電圧入力時にＭＯＳＦＥＴ２７をオン状態に制御するときには、ＭＯＳＦＥＴ２６もオン状態に制御することが好ましい。特に、負電圧入力時には、ＭＯＳＦＥＴ２６をオン状態に保ちながら、ＭＯＳＦＥＴ２７をスイッチングさせることが好ましい。これにより、寄生ダイオード２８における電圧降下による損失を低減することができる。

したがって、本実施形態に係る力率改善回路３によれば、力率改善回路１、２と同様に、回路を小型・低コスト化し、効率を高くし、整流素子の個数を減らし、整流素子における損失を低減することができる。

また、力率改善回路３は以下の効果を有する。一般に、ＭＯＳＦＥＴを内蔵した半導体チップでは、ＭＯＳＦＥＴのドレイン端子は、パッケージの放熱板取り付け部の金属部分に接続される。力率改善回路３では、ＭＯＳＦＥＴ２６のドレイン端子の電位はＭＯＳＦＥＴ２７のドレイン端子の電位に等しいので、ＭＯＳＦＥＴ２６、２７を１個のヒートシンクに接続することができる。

力率改善回路３では、電流経路の寄生インダクタンスを小さくするために、ＭＯＳＦＥＴ２６、２７間の距離が小さいことが好ましい。ＭＯＳＦＥＴ２６、２７に個別にヒートシンクを取り付けた場合、ヒートシンクの電位が異なるので、ヒートシンク間にある程度の沿面距離または空間距離を設ける必要がある。ＭＯＳＦＥＴ２６、２７が１個のヒートシンクを共用することにより、ＭＯＳＦＥＴ２６、２７間の距離を小さくし、電流経路の寄生インダクタンスを小さくし、力率改善回路３のノイズを小さくすることができる。

一般に、発熱量が異なる２個の素子が１個のヒートシンクを共用する場合、発熱量が多い素子から発熱量が少ない素子に熱が伝わるので、ヒートシンクを共用することが好ましいとは限らない。力率改善回路３では、正電圧入力時にはＭＯＳＦＥＴ２６がスイッチングし、負電圧入力時にはＭＯＳＦＥＴ２７がスイッチングするので、ＭＯＳＦＥＴ２６における発熱量はＭＯＳＦＥＴ２７における発熱量にほぼ等しい。したがって、力率改善回路３では、ＭＯＳＦＥＴ２６、２７が１個のヒートシンクを共有した場合に問題は発生せず、効果だけを得ることができる。

また、力率改善回路では、双方向スイッチの制御信号は、ＭＯＳＦＥＴのソース端子の電位を基準として生成される。力率改善回路１、２では、ＭＯＳＦＥＴ２１、２２の制御回路（図示せず）は、ＭＯＳＦＥＴ２１、２２の接続点に接続される。このため、ＭＯＳＦＥＴ２１、２２が共にオフ状態のときには、各種のサージやノイズによって、ＭＯＳＦＥＴ２１、２２の接続点の電位が双方向スイッチ２０の両端の電位よりも低くなることがある。このとき、ＭＯＳＦＥＴ２１、２２のスイッチングの基準電位を与えるソース端子が、フローティング状態になる。

力率改善回路３では、ＭＯＳＦＥＴ２６の制御回路（図示せず）は双方向スイッチ２０の他端（ノードＮ２）に接続され、ＭＯＳＦＥＴ２７の制御回路（図示せず）は双方向スイッチ２０の一端（ノードＮ１）に接続される。このため、ＭＯＳＦＥＴ２６、２７の制御回路は、交流電源７に直接接続される。したがって、力率改善回路３によれば、制御回路がノイズやサージの影響を受けることを防止し、制御回路がノイズやサージの影響を受けて放射ノイズを発生することを防止することができる。また、ＭＯＳＦＥＴ２６、２７のスイッチングの基準電位を与えるソース端子の電位を安定化させ、ノイズを削減し、回路を安定的に動作させることができる。

以上に示すように、本実施形態に係る力率改善回路３では、第１トランジスタは、ドレイン端子と、第２ノードＮ２に接続されたソース端子とを有するＭＯＳＦＥＴ２６であり、第２トランジスタは、第１トランジスタのドレイン端子に接続されたドレイン端子と、第１ノードＮ１に接続されたソース端子とを有するＭＯＳＦＥＴ２７である。

したがって、２個のＭＯＳＦＥＴ２６、２７のドレイン端子を接続して、逆直列に接続された２個のトランジスタを含む双方向スイッチ２５を構成し、これを用いて高効率で部品点数の少ない力率改善回路３を提供することができる。また、２個のトランジスタを１個のヒートシンクに接続できるので、２個のトランジスタ間の距離を小さくし、電流経路の寄生インダクタンスを小さくし、力率改善回路３のノイズを小さくすることができる。また、２個のトランジスタのソース端子を第１および第２入力端子５１、５２に接続することにより、双方向スイッチ２５の制御回路がノイズなどの影響を受けることを防止すると共に、２個のトランジスタのソース端子の電位を安定化させて、力率改善回路３を安定的に動作させることができる。

本実施形態に係る力率改善回路３については、以下の変形例を構成することができる。例えば、変形例に係る力率改善回路では、コイルは、第１入力端子５１と第１ノードＮ１との間、および、第２ノードＮ２と第２入力端子５２との間の両方に接続されていてもよい。また、双方向スイッチは、逆直列に接続された２個のＰチャネル型のトランジスタを含んでいてもよい。また、双方向スイッチは、コレクタ端子同士を接続した２個のＩＧＢＴ、コレクタ端子同士を接続した２個のバイポーラトランジスタ、または、ドレイン端子同士を接続した２個のＧａＮ−ＨＥＭＴを含んでいてもよい。

図６は、第３の実施形態の一変形例に係る力率改善回路の双方向スイッチの回路図である。図６に示す双方向スイッチ６５は、ＩＧＢＴ６６、６７、および、ＦＲＤ６８、６９を含んでいる。ＩＧＢＴ６６のエミッタ端子は、ノードＮ２に接続される。ＩＧＢＴ６６のコレクタ端子は、ＩＧＢＴ６７のコレクタ端子に接続される。ＩＧＢＴ６７のエミッタ端子は、ノードＮ１に接続される。ＦＲＤ６８、６９は、それぞれ、ＩＧＢＴ６６、６７に外付けされる。ＦＲＤ６８のアノード端子とカソード端子は、それぞれ、ＩＧＢＴ６６のエミッタ端子とコレクタ端子に接続される。ＦＲＤ６９についても、これと同様である。

双方向スイッチ６５を備えた力率改善回路でも、力率改善回路３と同様の効果が得られる。力率改善回路３の効果の説明において、ＭＯＳＦＥＴ２６をＩＧＢＴ６６、ＭＯＳＦＥＴ２７をＩＧＢＴ６７、ソース端子をエミッタ端子、ドレイン端子をコレクタ端子と読み替えれば、双方向スイッチ６５を備えた率改善回路についても同様の説明を適用することができる。

このように第１トランジスタは、コレクタ端子と、第２ノードＮ２に接続されたエミッタ端子とを有するＩＧＢＴまたはバイポーラトランジスタであり、第２トランジスタは、第１トランジスタのコレクタ端子に接続されたコレクタ端子と、第１ノードに接続されたエミッタ端子とを有するＩＧＢＴまたはバイポーラトランジスタであってもよい。また、第１トランジスタは、ドレイン端子と、第２ノードＮ２に接続されたソース端子とを有するＨＥＭＴであり、第２トランジスタは、第１トランジスタのコレクタ端子に接続されたコレクタ端子と、第１ノードに接続されたエミッタ端子とを有するＨＥＭＴであってもよい。これらの場合でも、第１および第２トランジスタがＭＯＳＦＥＴである場合と同様の効果が得られる。

（第４の実施形態）
図７は、本発明の第４の実施形態に係る力率改善回路の回路図である。図７に示す力率改善回路４は、コイル１２、ＭＯＳＦＥＴ２６、２７、７１〜７４、ダイオード３１、３２、コンデンサ４１、４２、入力端子５１、５２、および、出力端子５３、５４を備えている。ＭＯＳＦＥＴ２６、２７、７１〜７４は、それぞれ、寄生ダイオード２８、２９、７５〜７８を内蔵している。力率改善回路４は、第３の実施形態に係る力率改善回路３にＭＯＳＦＥＴ７１〜７４を追加したものである。以下、力率改善回路３との相違点を説明する。

力率改善回路４では、コンデンサ４１の他端（図面では下端）とコンデンサ４２の一端（図面では上端）は、ノードＮ３に接続される。ＭＯＳＦＥＴ７１のドレイン端子は、双方向スイッチ２５の他端（ノードＮ２）に接続される。ＭＯＳＦＥＴ７１のソース端子は、ＭＯＳＦＥＴ７２のソース端子に接続される。ＭＯＳＦＥＴ７２のドレイン端子は、ノードＮ３に接続される。これにより、逆直列に接続された２個のＭＯＳＦＥＴ７１、７２を含み、一端がノードＮ２に接続され、他端がノードＮ３に接続された双方向スイッチ７０が構成される。寄生ダイオード７５のアノード端子とカソード端子は、それぞれ、ＭＯＳＦＥＴ７１のソース端子とドレイン端子に接続される。寄生ダイオード７６についても、これと同様である。

ＭＯＳＦＥＴ７３のソース端子とＭＯＳＦＥＴ７４のドレイン端子は、双方向スイッチ２５の他端（ノードＮ２）に接続される。ＭＯＳＦＥＴ７３のドレイン端子は、ダイオード３１のカソード端子、コンデンサ４１の一端、および、出力端子５３に接続される。ＭＯＳＦＥＴ７４のソース端子は、ダイオード３２のアノード端子、コンデンサ４２の他端、および、出力端子５４に接続される。寄生ダイオード７７のアノード端子とカソード端子は、それぞれ、ＭＯＳＦＥＴ７３のソース端子とドレイン端子に接続される。寄生ダイオード７８についても、これと同様である。

このように双方向スイッチ７０は、ノードＮ２とノードＮ３との間に接続されている。ＭＯＳＦＥＴ７３は、ノードＮ２とコンデンサ４１の一端との間にノードＮ２側から電流が流れるように接続される。ＭＯＳＦＥＴ７４は、ノードＮ２とコンデンサ４２の他端との間にノードＮ２側へ電流が流れるように接続される。ＭＯＳＦＥＴ７３、７４は、整流素子として機能する。

力率改善回路４は、世界各国で使用可能な、各国の商用電源に対応した力率改善回路である。各国の商用電源の電圧は、概ね１００Ｖ〜２４０Ｖの範囲内にある。このため、従来の昇圧型力率改善回路は、入力電圧が２４０Ｖ（ピーク電圧は約３４０Ｖ）を多少超えても安定的に動作するように、入力電圧のレベルにかかわらず、入力電圧を所定レベル（例えば、約４００Ｖ）に昇圧する。このため、入力電圧が低いときには、昇圧比が大きくなり、昇圧回路における損失が大きくなる。このように従来の昇圧型力率改善回路には、入力電圧が低いときに効率が低いという問題がある。

この問題を解決するために、力率改善回路４は、動作モードを切り替える機能を有する。力率改善回路４は、例えば１４０Ｖを閾値として、各国の商用電源の電圧を１００Ｖ〜１３０Ｖのグループと２００Ｖ〜２４０Ｖのグループとに分類する。力率改善回路４は、入力電圧（交流電源７から供給された電圧）と閾値を比較し、比較結果に基づき双方向スイッチ７０の状態を制御する。入力電圧が閾値より低いときには、双方向スイッチ７０はオン状態に制御され、力率改善回路４は倍電圧昇圧を行う第１動作モードで動作する。入力電圧が閾値より高いときには、双方向スイッチ７０はオフ状態に制御され、力率改善回路４は倍電圧昇圧を行わない第２動作モードで動作する。

第１動作モードでは、双方向スイッチ７０は常にオン状態に制御され、ＭＯＳＦＥＴ７３、７４はオフ状態に制御される。このとき、力率改善回路４は、第３の実施形態に係る力率改善回路３と実質的に同じ回路になり、力率改善回路３と同様に動作する。力率改善回路４は、第１動作モードでは、コイル１２と双方向スイッチ２５を含む昇圧回路で生成された電圧の２倍の電圧を負荷８に印加する。このとき昇圧比は一般的な昇圧回路の半分になるので、入力電圧が低くても効率を高くすることができる。

第２動作モードでは、双方向スイッチ７０は常にオフ状態に制御される。また、正電圧入力時にはＭＯＳＦＥＴ７４をオン状態に制御し、負電圧入力時にはＭＯＳＦＥＴ７３をオン状態に制御することが好ましい。

図８は、第２動作モードかつ正電圧入力時の電流経路を示す図である。第２動作モード、正電圧入力時、かつ、双方向スイッチ２５がオン状態のときには、図８に一点鎖線で示す経路Ｐ５に電流が流れる。電流は、交流電源７の第１端子から、入力端子５１、コイル１２、ノードＮ１、ＭＯＳＦＥＴ２７、ＭＯＳＦＥＴ２６、ノードＮ２、および、入力端子５２を経由して、交流電源７の第２端子に流れる。電流が経路Ｐ５を流れている間、コイル１２の両端には交流電源７から電圧が印加され、コイル１２にはエネルギーが蓄積される。

第２動作モード、正電圧入力時、かつ、双方向スイッチ２５がオフ状態のときには、図８に破線で示す経路Ｐ６に電流が流れる。電流は、交流電源７の第１端子から、入力端子５１、コイル１２、ノードＮ１、ダイオード３１、コンデンサ４１、コンデンサ４２、ＭＯＳＦＥＴ７４、ノードＮ２、および、入力端子５２を経由して、交流電源７の第２端子に流れる。電流が経路Ｐ６を流れている間、コイル１２は交流電源７と直列接続され、コイル１２に蓄積されたエネルギーは放出される。したがって、交流電源７から供給された電圧を昇圧した電圧がコンデンサ４１、４２を直列接続した回路に印加され、コンデンサ４１、４２はそれぞれ昇圧電圧の半分の電圧で充電される。

図９は、第２動作モードかつ負電圧入力時の電流経路を示す図である。第２動作モード、負電圧入力時、かつ、双方向スイッチ２５がオン状態のときには、図９に一点鎖線で示す経路Ｐ７に電流が流れる。電流は、交流電源７の第２端子から、入力端子５２、ノードＮ２、ＭＯＳＦＥＴ２６、ＭＯＳＦＥＴ２７、ノードＮ１、コイル１２、および、入力端子５１を経由して、交流電源７の第１端子に流れる。電流が経路Ｐ７に流れている間、コイル１２の両端には交流電源７から電圧が印加され、コイル１２にはエネルギーが蓄積される。

第２動作モード、負電圧入力時、かつ、双方向スイッチ２５がオフ状態のときには、図９に破線で示す経路Ｐ８に電流が流れる。電流は、交流電源７の第２端子から、入力端子５２、ノードＮ２、ＭＯＳＦＥＴ７３、コンデンサ４１、コンデンサ４２、ダイオード３２、ノードＮ１、コイル１２、および、入力端子５１を経由して、交流電源７の第１端子に流れる。電流が経路Ｐ８に流れている間、コイル１２は交流電源７と直列接続され、コイル１２に蓄積されたエネルギーは放出される。したがって、交流電源７から供給された電圧を昇圧した電圧がコンデンサ４１、４２を直列接続した回路に印加され、コンデンサ４１、４２はそれぞれ昇圧電圧の半分の電圧で充電される。したがって、力率改善回路４は、第２動作モードでは、コイル１２と双方向スイッチ２５を含む昇圧回路で生成された電圧をそのまま負荷８に印加する。

力率改善回路４の動作モードは、例えば、力率改善回路４を交流電源７に接続したときに入力電圧と閾値を比較し、そのときの比較結果に応じて選択される。また、入力電圧が大幅に変動する国にも対応するために、力率改善回路４は、入力電圧と閾値を繰り返し比較し、比較結果に応じて動作モードを適宜選択してもよい。

力率改善回路４は、入力電圧が閾値より低いときには、倍電圧昇圧を行う第１動作モードで動作する。第１動作モードでは、力率改善回路４は、昇圧比を抑えて高効率で動作する。入力電圧が閾値より高いときは、力率改善回路４は、倍電圧昇圧を行わない第２動作モードで動作する。したがって、本実施形態に係る力率改善回路４によれば、広い範囲の入力電圧に対して一定の電圧を出力し、入力電圧が低いときでも効率を高くすることができる。

以上に示すように、本実施形態に係る力率改善回路４は、第１および第２入力端子５１、５２と、第１および第２出力端子５３、５４と、コイル１２と、逆直列に接続された第１および第２トランジスタ（ＭＯＳＦＥＴ２６、２７）を含み、一端が第１ノードＮ１に接続され、他端が第２ノードＮ２に接続された第１双方向スイッチ２５と、一端が第１出力端子５３に接続され、他端が第３ノードＮ３に接続された第１コンデンサ４１と、一端が第３ノードＮ３に接続され、他端が第２出力端子５４に接続された第２コンデンサ４２と、第２ノードＮ２と第３ノードＮ３との間に接続された第２双方向スイッチ７０と、第１ノードＮ１と第１コンデンサ４１の一端との間に、第１ノードＮ１側から電流が流れるように接続された第１整流素子（ダイオード３１）と、第１ノードＮ１と第２コンデンサ４２の他端との間に、第１ノードＮ１側へ電流が流れるように接続された第２整流素子（ダイオード３２）と、第２ノードＮ２と第１コンデンサの一端との間に、第２ノードＮ２側から電流が流れるように接続された第３整流素子（ＭＯＳＦＥＴ７３）と、第２ノードＮ２と第２コンデンサ４２の他端との間に、第２ノードＮ２側へ電流が流れるように接続された第４整流素子（ＭＯＳＦＥＴ７４）とを備えている。力率改善回路４は、第１および第２入力端子５１、５２の間に、コイル１２および第１双方向スイッチ２５を経由する電流経路を有する。コイル１２は、第１入力端子５１と第１ノードＮ１との間に接続されている。

したがって、本実施形態に係る力率改善回路４によれば、入力電圧に応じて第２双方向スイッチ７０の導通状態を制御することにより、昇圧比を抑えて高効率で倍電圧昇圧を行う第１動作モードと、倍電圧昇圧を行わない第２動作モードとを選択することができる。したがって、広い入力電圧の範囲に対して一定の電圧を出力し、入力電圧が低いときでも高効率な力率改善回路４を提供することができる。

本実施形態に係る力率改善回路４についても、各種の変形例を構成することができる。例えば、変形例に係る力率改善回路は、コイル１２に代えて、双方向スイッチ２５の他端と入力端子５２との間に接続されたコイルを備えていてもよく、コイル１２と共に、双方向スイッチ２５の他端と入力端子５２との間に接続されたコイルを備えていてもよい。また、変形例に係る力率改善回路は、逆直列に接続された２個のＩＧＢＴ、２個のバイポーラトランジスタ、または、２個のＧａＮ−ＨＥＭＴを含む双方向スイッチを備えていてもよい。また、動作モードの選択に用いる閾値は、１４０Ｖ以外でもよい。

また、双方向スイッチ７０には、ノードＮ２、Ｎ３間を電気的に接続するか否かを切り替える任意の双方向スイッチを用いることができる。例えば、２個のＰチャネル型のトランジスタを逆直列に接続して構成された双方向スイッチを用いてもよく、リレーなど他のスイッチ素子を用いた双方向スイッチを用いてもよい。また、第３および第４整流素子として、ＭＯＳＦＥＴ７３、７４に代えて、ダイオードを用いてもよい。

（第５の実施形態）
図１０は、本発明の第５の実施形態に係る電源装置の構成を示す回路図である。図１０に示す電源装置５は、力率改善回路８１、および、ＤＣ／ＤＣコンバータ８２を備えている。力率改善回路８１は、第１〜第４の実施形態およびその変形例に係る力率改善回路のいずれかである。ＤＣ／ＤＣコンバータ８２は、力率改善回路８１の出力電圧を所望レベルの直流電圧に変換する。電源装置５は、商用電源の電力を受けるための差込プラグ８３を有する。電源装置５は、負荷８４に接続して使用される。

本実施形態によれば、第１〜第４の実施形態およびその変形例に係る力率改善回路を用いて、高効率で部品点数の少ない電源装置５を提供することができる。

なお、第１〜第４の実施形態およびその変形例に係る力率改善回路の特徴をその性質に反しない限り任意に組み合わせて、複数の実施形態または変形例の特徴を有する力率改善回路を構成してもよい。

１、２、３、４、８１…力率改善回路
５…電源装置
１１、１２…コイル
２０、２５、６５、７０…双方向スイッチ
２１、２２、２６、２７、７１〜７４…ＭＯＳＦＥＴ
２３、２４、２８、２９、６８、６９、７５〜７８…寄生ダイオード
３１、３２…ダイオード
４１、４２…コンデンサ
５１、５２…入力端子
５３、５４…出力端子
６６、６７…ＩＧＢＴ
６８、６９…ＦＲＤ
８２…ＤＣ／ＤＣコンバータ

上記第１３の発明によれば、本発明の力率改善回路を用いて、高効率で部品点数の少ない電源装置を提供することができる。

コイル１１は、昇圧動作（詳細は後述）を行うときに、電力を充電および放電する。コイル１１のインダクタンスは、例えば、１００μＨ〜１ｍＨである。コイル１１のインダクタンスは、この範囲外の値でもよい。ダイオード３１、３２は、それぞれ、第１および第２整流素子として機能する。ダイオード３１、３２には、例えば、ＦＲＤ（Fast Recovery Diode ）やＳｉＣ（シリコンカーバイド）ダイオードなどが使用される。コンデンサ４１、４２は、電力を蓄積して出力を平滑化する。コンデンサ４１、４２には、例えば、電解コンデンサが使用される。コンデンサ４１、４２の静電容量は、例えば、１００μＦ〜１０ｍＦである。コンデンサ４１、４２の静電容量は、この範囲外の値でもよい。

以上に示すように、本実施形態に係る力率改善回路２では、コイル１２は、第１入力端子５１と第１ノードＮ１との間に接続されている。したがって、第１入力端子５１側に設けられたコイル１２と双方向スイッチ２０とを用いて昇圧回路を構成し、昇圧回路で生成された電圧を２個のコンデンサ４１、４２に印加することができる。また、２個のコンデンサ４１、４２の接続点は、コイルを介さずに第２入力端子５２に接続されるので、コモンモードノイズを小さくすることができる。

双方向スイッチ６５を備えた力率改善回路でも、力率改善回路３と同様の効果が得られる。力率改善回路３の効果の説明において、ＭＯＳＦＥＴ２６をＩＧＢＴ６６、ＭＯＳＦＥＴ２７をＩＧＢＴ６７、ソース端子をエミッタ端子、ドレイン端子をコレクタ端子と読み替えれば、双方向スイッチ６５を備えた力率改善回路についても同様の説明を適用することができる。

図９は、第２動作モードかつ負電圧入力時の電流経路を示す図である。第２動作モード、負電圧入力時、かつ、双方向スイッチ２５がオン状態のときには、図９に一点鎖線で示す経路Ｐ７に電流が流れる。電流は、交流電源７の第２端子から、入力端子５２、ノードＮ２、ＭＯＳＦＥＴ２６、ＭＯＳＦＥＴ２７、ノードＮ１、コイル１２、および、入力端子５１を経由して、交流電源７の第１端子に流れる。電流が経路Ｐ７を流れている間、コイル１２の両端には交流電源７から電圧が印加され、コイル１２にはエネルギーが蓄積される。

第２動作モード、負電圧入力時、かつ、双方向スイッチ２５がオフ状態のときには、図９に破線で示す経路Ｐ８に電流が流れる。電流は、交流電源７の第２端子から、入力端子５２、ノードＮ２、ＭＯＳＦＥＴ７３、コンデンサ４１、コンデンサ４２、ダイオード３２、ノードＮ１、コイル１２、および、入力端子５１を経由して、交流電源７の第１端子に流れる。電流が経路Ｐ８を流れている間、コイル１２は交流電源７と直列接続され、コイル１２に蓄積されたエネルギーは放出される。したがって、交流電源７から供給された電圧を昇圧した電圧がコンデンサ４１、４２を直列接続した回路に印加され、コンデンサ４１、４２はそれぞれ昇圧電圧の半分の電圧で充電される。したがって、力率改善回路４は、第２動作モードでは、コイル１２と双方向スイッチ２５を含む昇圧回路で生成された電圧をそのまま負荷８に印加する。

以上に示すように、本実施形態に係る力率改善回路４は、第１および第２入力端子５１、５２と、第１および第２出力端子５３、５４と、コイル１２と、逆直列に接続された第１および第２トランジスタ（ＭＯＳＦＥＴ２６、２７）を含み、一端が第１ノードＮ１に接続され、他端が第２ノードＮ２に接続された第１双方向スイッチ２５と、一端が第１出力端子５３に接続され、他端が第３ノードＮ３に接続された第１コンデンサ４１と、一端が第３ノードＮ３に接続され、他端が第２出力端子５４に接続された第２コンデンサ４２と、第２ノードＮ２と第３ノードＮ３との間に接続された第２双方向スイッチ７０と、第１ノードＮ１と第１コンデンサ４１の一端との間に、第１ノードＮ１側から電流が流れるように接続された第１整流素子（ダイオード３１）と、第１ノードＮ１と第２コンデンサ４２の他端との間に、第１ノードＮ１側へ電流が流れるように接続された第２整流素子（ダイオード３２）と、第２ノードＮ２と第１コンデンサ４１の一端との間に、第２ノードＮ２側から電流が流れるように接続された第３整流素子（ＭＯＳＦＥＴ７３）と、第２ノードＮ２と第２コンデンサ４２の他端との間に、第２ノードＮ２側へ電流が流れるように接続された第４整流素子（ＭＯＳＦＥＴ７４）とを備えている。力率改善回路４は、第１および第２入力端子５１、５２の間に、コイル１２および第１双方向スイッチ２５を経由する電流経路を有する。コイル１２は、第１入力端子５１と第１ノードＮ１との間に接続されている。

（第５の実施形態）
図１０は、本発明の第５の実施形態に係る電源装置の構成を示すブロック図である。図１０に示す電源装置５は、力率改善回路８１、および、ＤＣ／ＤＣコンバータ８２を備えている。力率改善回路８１は、第１〜第４の実施形態およびその変形例に係る力率改善回路のいずれかである。ＤＣ／ＤＣコンバータ８２は、力率改善回路８１の出力電圧を所望レベルの直流電圧に変換する。電源装置５は、商用電源の電力を受けるための差込プラグ８３を有する。電源装置５は、負荷８４に接続して使用される。

１、２、３、４、８１…力率改善回路
５…電源装置
１１、１２…コイル
２０、２５、６５、７０…双方向スイッチ
２１、２２、２６、２７、７１〜７４…ＭＯＳＦＥＴ
２３、２４、２８、２９、７５〜７８…寄生ダイオード
３１、３２…ダイオード
４１、４２…コンデンサ
５１、５２…入力端子
５３、５４…出力端子
６６、６７…ＩＧＢＴ
６８、６９…ＦＲＤ
８２…ＤＣ／ＤＣコンバータ

Claims (13)

1. 第１および第２入力端子と、
   第１および第２出力端子と、
   コイルと、
   逆直列に接続された第１および第２トランジスタを含み、一端が第１ノードに接続され、他端が第２ノードに接続された双方向スイッチと、
   一端が前記第１出力端子に接続され、他端が前記第２ノードに接続された第１コンデンサと、
   一端が前記第２ノードに接続され、他端が前記第２出力端子に接続された第２コンデンサと、
   前記第１ノードと前記第１コンデンサの一端との間に、前記第１ノード側から電流が流れるように接続された第１整流素子と、
   前記第１ノードと前記第２コンデンサの他端との間に、前記第１ノード側へ電流が流れるように接続された第２整流素子とを備え、
   前記第１および第２入力端子の間に、前記コイルおよび前記双方向スイッチを経由する電流経路を有し、
   前記コイルは、前記第１入力端子と前記第１ノードとの間、および、前記第２ノードと前記第２入力端子との間の少なくとも一方に接続されていることを特徴とする、力率改善回路。
2. 前記第１トランジスタは、ドレイン端子と、前記第２ノードに接続されたソース端子とを有するＭＯＳＦＥＴまたはＨＥＭＴであり、
   前記第２トランジスタは、前記第１トランジスタのドレイン端子に接続されたドレイン端子と、前記第１ノードに接続されたソース端子とを有するＭＯＳＦＥＴまたはＨＥＭＴであることを特徴とする、請求項１に記載の力率改善回路。
3. 前記第１トランジスタは、ソース端子と、前記第１ノードに接続されたドレイン端子とを有するＭＯＳＦＥＴまたはＨＥＭＴであり、
   前記第２トランジスタは、前記第１トランジスタのソース端子に接続されたソース端子と、前記第２ノードに接続されたドレイン端子とを有するＭＯＳＦＥＴまたはＨＥＭＴであることを特徴とする、請求項１に記載の力率改善回路。
4. 前記第１トランジスタは、コレクタ端子と、前記第２ノードに接続されたエミッタ端子とを有するＩＧＢＴまたはバイポーラトランジスタであり、
   前記第２トランジスタは、前記第１トランジスタのコレクタ端子に接続されたコレクタ端子と、前記第１ノードに接続されたエミッタ端子とを有するＩＧＢＴまたはバイポーラトランジスタであることを特徴とする、請求項１に記載の力率改善回路。
5. 前記第１トランジスタは、エミッタ端子と、前記第１ノードに接続されたコレクタ端子とを有するＩＧＢＴまたはバイポーラトランジスタであり、
   前記第２トランジスタは、前記第１トランジスタのエミッタ端子に接続されたエミッタ端子と、前記第２ノードに接続されたコレクタ端子とを有するＩＧＢＴまたはバイポーラトランジスタであることを特徴とする、請求項１に記載の力率改善回路。
6. 前記第１入力端子の電位が前記第２入力端子の電位よりも高いときには、前記第１トランジスタがスイッチングし、前記第１入力端子の電位が前記第２入力端子の電位よりも低いときには、前記第２トランジスタがスイッチングすることを特徴とする、請求項２〜５のいずれかに記載の力率改善回路。
7. 前記第１入力端子の電位が前記第２入力端子の電位よりも高いときには、前記第２トランジスタはオン状態に制御され、前記第１入力端子の電位が前記第２入力端子の電位よりも低いときには、前記第１トランジスタはオン状態に制御されることを特徴とする、請求項６に記載の力率改善回路。
8. 前記双方向スイッチは、前記第１および第２トランジスタに逆並列に接続された整流素子をさらに含むことを特徴とする、請求項２〜５のいずれかに記載の力率改善回路。
9. 前記コイルは、前記第１入力端子と前記第１ノードとの間に接続されていることを特徴とする、請求項１に記載の力率改善回路。
10. 前記コイルは、前記第２ノードと前記第２入力端子との間に接続されていることを特徴とする、請求項１に記載の力率改善回路。
11. 前記コイルは、前記第１入力端子と前記第１ノードとの間、および、前記第２ノードと前記第２入力端子との間の両方に接続されていることを特徴とする、請求項１に記載の力率改善回路。
12. 第１および第２入力端子と、
    第１および第２出力端子と、
    コイルと、
    逆直列に接続された第１および第２トランジスタを含み、一端が第１ノードに接続され、他端が第２ノードに接続された第１双方向スイッチと、
    一端が前記第１出力端子に接続され、他端が第３ノードに接続された第１コンデンサと、
    一端が前記第３ノードに接続され、他端が前記第２出力端子に接続された第２コンデンサと、
    前記第２ノードと前記第３ノードとの間に接続された第２双方向スイッチと、
    前記第１ノードと前記第１コンデンサの一端との間に、前記第１ノード側から電流が流れるように接続された第１整流素子と、
    前記第１ノードと前記第２コンデンサの他端との間に、前記第１ノード側へ電流が流れるように接続された第２整流素子と、
    前記第２ノードと前記第１コンデンサの一端との間に、前記第２ノード側から電流が流れるように接続された第３整流素子と、
    前記第２ノードと前記第２コンデンサの他端との間に、前記第２ノード側へ電流が流れるように接続された第４整流素子とを備え、
    前記第１および第２入力端子の間に、前記コイルおよび前記第１双方向スイッチを経由する電流経路を有し、
    前記コイルは、前記第１入力端子と前記第１ノードとの間、および、前記第２ノードと前記第２入力端子との間の少なくとも一方に接続されていることを特徴とする、力率改善回路。
13. 請求項１〜１２のいずれかに記載の力率改善回路と、
    ＤＣ／ＤＣコンバータとを備えた、電源装置。

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