WO2022070806A1 - スイッチング素子の駆動回路及びスイッチング回路 - Google Patents

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WO2022070806A1
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switching element
gate
drive circuit
capacitor
terminal
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French (fr)
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紀元 野坂
宏憲 田内
拓郎 橋本
亘 岡田
葵 末木
聡 岩井
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オムロン株式会社
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    • H03K2217/0036—Means reducing energy consumption

Definitions

  • the present invention relates to a drive circuit for a switching element and a switching circuit provided with the drive circuit.
  • the gate voltage is attenuated to 0V by the RC time constant at the turn-off of one switching element, if switching noise is generated due to the switching of the other switching element, the gate voltage becomes high and there is a possibility of erroneous arc. ..
  • the negative bias is increased so as not to cause an erroneous arc, the gate voltage will exceed the rated voltage Vrat.
  • the present invention has been made in view of the above problems, and in the drive circuit of the switching element, the loss due to the negative bias voltage is reduced, the destruction of the switching element due to the surge voltage is suppressed, and the switching due to the switching noise is suppressed. It is an object of the present invention to provide a technique capable of suppressing an erroneous arc of an element.
  • a drive circuit that drives a switching element
  • the first terminal having a first terminal connected to the gate terminal of the switching element via the first connection line and a second terminal connected to the source terminal of the switching element via the second connection line.
  • a control unit that outputs a control signal to the gate terminal from The first capacitor and the first resistance connected in parallel,
  • a second capacitor and a second resistor connected in parallel Equipped with The first capacitor and the first resistance are connected in series to the first connection line on the gate terminal side of the first connection line.
  • the second capacitor and the second resistance are connected in series with the first connection line on the first terminal side of the first connection line.
  • the electric charge accumulated in the input capacitance of the switching element is discharged through the first capacitor and the second capacitor connected in series with the first connection line, so that the switching element transitions to the turn-off state.
  • the gate-source voltage of the switching element can be turned off at a high voltage, the surge voltage between the gate and source is reduced, the switching element is suppressed from being destroyed, and the reverse conduction loss due to negative bias is suppressed. Can be done.
  • the input capacitance of the switching element, the first capacitor and the second capacitor are charged and discharged through the first resistor connected in parallel to the first capacitor and the second resistor connected in parallel to the second capacitor.
  • the gate-source voltage of the switching element is maintained at a high voltage. This makes it possible to reduce the reverse conduction loss due to the negative bias.
  • a mirror clamp circuit may be provided between the midpoint between the first capacitor and the first resistor of the first connection line, the second capacitor and the second resistance, and the second connection line.
  • the impedance of the mirror current can be reduced by the mirror clamp circuit, the switching noise generated in the gate-source voltage of the switching element can be reduced.
  • the first diode and the third resistance connected in series are connected in parallel to the second capacitor and the second resistance.
  • the cathode terminal of the first diode may be connected to the first terminal.
  • the decrease in the gate-source voltage at the time of turn-off of the switching element can be adjusted by the first diode and the third resistor, so that the gate-source voltage can be maintained at a high value.
  • the reverse conduction loss can be reduced.
  • a second diode and a fourth resistance connected in series are connected between the first capacitor and the first resistance of the first connection line and the gate terminal, and between the second connection line.
  • the cathode terminal of the second diode may be connected to the first connection line.
  • the increase in the gate-source voltage during the period when the negative bias changes toward 0V can be adjusted, so that the reverse of the switching element during this period can be adjusted.
  • the conduction loss can be reduced.
  • a fifth resistance is connected in series to the first terminal side of the second capacitor.
  • the second capacitor and the fifth resistance are connected in parallel with the second resistance.
  • the third diode and the sixth resistance connected in series are connected in parallel with the fifth resistance.
  • the cathode terminal of the third diode may be connected to the first terminal.
  • the switching speed of the switching element can be adjusted by providing the fifth resistance, the sixth resistance and the third diode.
  • a clamp circuit for holding the voltage of the gate terminal with respect to the source terminal of the switching element to a predetermined voltage value or less may be provided.
  • the clamp circuit keeps the voltage below the predetermined voltage value, so that an excessive gate surge is suppressed. can do.
  • a fourth diode is connected between the first capacitor and the first resistance and the midpoint of the second capacitor and the second resistance in the first connection line and the second connection line.
  • the cathode terminal of the fourth diode may be connected to the first connection line.
  • the impedance is lowered by the fourth diode connected so that the direction in which the current flows from the second connection line to the first connection line is in the forward direction, so that switching noise is generated in the switching element. Even in this case, noise can be bypassed and switching noise can be reduced.
  • the present invention can also be configured as a switching circuit including the switching element driven by the drive circuit of the switching element.
  • the surge voltage of the gate-source voltage of the switching element is reduced and the destruction of the switching element is suppressed.
  • the reverse conduction loss due to the negative bias can be suppressed.
  • a half-bridge circuit configured by the switching element may be included.
  • a switching circuit including a half-bridge circuit it is possible to reduce the surge voltage of the gate-source voltage of the switching element, suppress the destruction of the switching element, and suppress the reverse conduction loss due to the negative bias. .. In addition, it is possible to prevent erroneous firing of the switching element when switching noise is generated by another switching element.
  • a full bridge circuit configured by the switching element may be included.
  • a switching circuit including a full bridge circuit it is possible to reduce the surge voltage of the gate-source voltage of the switching element, suppress the destruction of the switching element, and suppress the reverse conduction loss due to the negative bias. .. In addition, it is possible to prevent erroneous firing of the switching element when switching noise is generated by another switching element.
  • the present invention in the drive circuit of a switching element, it is possible to reduce the loss due to the negative bias voltage, suppress the destruction of the switching element due to the surge voltage, and suppress the erroneous arc of the switching element due to the switching noise. It becomes possible to provide technology.
  • the gate drive circuit according to the present invention is, for example, as shown in FIG. 2, a gate drive circuit GD1 and a gate drive circuit GD2 for driving the switching element Q1 and the switching element Q2 of the synchronous rectification type step-up chopper circuit 100 which is a half-bridge circuit, respectively. Can be applied to.
  • the gate drive circuit 300 is provided with a gate resistor 302 on the gate side of the JFET (Junction Field Effect Transistor) 301, and is connected to the gate power supply 304 via the switch 303.
  • a second gate resistance 305 is connected in series between the gate resistance 302 and the switch 303, and a capacitor 306 is connected in parallel with the second gate resistance 305.
  • the switch 303b is turned off and the switch 303a is turned on at the time of turn-on. Therefore, the gate current is injected into the JFET 301 from the gate power supply 304 through the parallel circuit of the second gate resistor 305 and the capacitor 306 and the gate resistor 302. Then, at the time of turn-off, the switch 303a is turned off and the switch 303b is turned on. Therefore, the gate and source of the JFET 301 are short-circuited through the gate resistance 302 and the parallel circuit of the second gate resistance 305 and the capacitor 306.
  • FIG. 31 shows an operation sequence when such a gate drive circuit 300 is used as the gate drive circuit GD1 and the gate drive circuit GD2 of the synchronous rectification type boost chopper circuit 100.
  • vds_Q1 and vgs_Q1 indicate the drain-source voltage and the gate-source voltage of the switching element Q1, respectively.
  • vds_Q2 and vgs_Q2 indicate the drain-source voltage and the gate-source voltage of the switching element Q2, respectively.
  • In1 and In2 indicate the input signals of the gate drive circuit GD1 and the gate drive circuit GD2, respectively.
  • the gate surge Sr0_Q1 at the time of turn-off increases as seen in the mode IVpr for vgs_Q1.
  • the gate surge Sr0_Q2 at turnoff increases as seen in mode IIpr. If a voltage equal to or higher than the gate voltage rating Vrat is applied due to these gate surges, the JFET 301, which is a switching element, may be destroyed. Further, in the mode IIpr and the mode IVpr, which are the dead time periods in which both the switching element Q1 and the switching element Q2 are turned off, the reverse conduction loss increases.
  • the gate drive circuit 1 which is an application example of the present invention, by keeping the gate voltage at the time of gate turn-off high, the destruction of the switching element due to the turn-off surge is suppressed and the reverse conduction loss is reduced. Further, in the gate drive circuit 1, the erroneous arc is suppressed by keeping the gate voltage at the time of switching noise low.
  • the specific configuration of the gate drive circuit 1 is shown in FIG.
  • the switch S1 and the switch S2 are connected in series to the DC power supply (gate power supply) Vs.
  • the negative side of the gate power supply Vs is connected to the ground (GND).
  • the switch S1 and the switch S2 are opened and closed according to the input signal Vsig.
  • the output terminal Vout is connected to the gate terminal of the switching element Q by the connection line 11, and the GND side terminal of the switch S2 is connected to the source terminal of the switching element Q via the connection line 12.
  • a capacitor Cs and a resistor Rs connected in parallel and a capacitor Cp and a resistor Rp connected in parallel are connected in series between the gate terminal of the switching element Q and the output terminal Vout from the gate terminal side. ing.
  • the capacitors Cs and Cp can generate a negative bias for the gate voltage of the switching element Q.
  • FIG. 4 shows an operation sequence of the synchronous rectification type step-up chopper circuit 100 including the gate drive circuit according to the first embodiment as the gate drive circuit GD1 and the gate drive circuit GD2.
  • vds_Q1 and vgs_Q1 indicate the drain-source voltage and the gate-source voltage of the switching element Q1, respectively.
  • vds_Q2 and vgs_Q2 indicate the drain-source voltage and the gate-source voltage of the switching element Q2, respectively.
  • In1 and In2 indicate the input signals of the gate drive circuit GD1 and the gate drive circuit GD2, respectively.
  • the gate voltage (gate source) at the time of gate turn-off of the switching element Q is connected. Inter-voltage) can be kept high. As a result, as shown in FIG. 4, the surge voltage can be reduced, and the destruction of the switching element Q due to the surge voltage exceeding the rated voltage Vrat can be suppressed. Further, the gate voltage when switching noise is generated due to the switching of the switching element of the other arm can be kept low. As a result, as shown in FIG. 4, since the gate voltage does not exceed Vth, it is possible to prevent the switching element Q from erroneously firing.
  • the gate drive circuit according to this embodiment is a circuit connected to the gate side of the switching element.
  • a JFET can be used, but a MOSFET (Metal Oxide semiconductor Field Effect Transistor) in which a resistor is added between the gate and the source can be used.
  • MOSFET Metal Oxide semiconductor Field Effect Transistor
  • FIG. 1 shows a switching circuit including a switching element including a gate drive circuit according to the present embodiment.
  • FIG. 1A is a half-bridge circuit 100 in which a leg in which two arms including a switching element Q1 and a switching element Q2 are connected in series is connected in series to an input power supply Vin.
  • the switching element Q1 and the switching element Q2 are gate-driven by the gate drive circuit GD1 and the gate drive circuit GD2, respectively.
  • the output terminal Vo is pulled out from the midpoint of the two arms included in each leg.
  • a leg in which two arms including a switching element Q1 and a switching element Q2 are connected in series and a leg in which two arms including a switching element Q3 and a switching element Q4 are connected in series are input.
  • the switching element Q1, the switching element Q2, the switching element Q3, and the switching element Q4 are gate-driven by the gate drive circuit GD1, the gate drive circuit GD2, the gate drive circuit GD3, and the gate drive circuit GD4, respectively.
  • the output terminal Vo is pulled out from the midpoint of the two arms included in each leg.
  • FIG. 2 shows a synchronous rectification type step-up chopper circuit 100 as an example of a half-bridge circuit.
  • the synchronous rectification type boost chopper circuit 100 includes a leg in which an arm including a switching element Q 1 and a switching element Q 2 are connected in series.
  • a gate drive circuit GD1 that drives the gate of the switching element Q1 according to the input signal In1 is connected to the gate terminal and the source terminal of the switching element Q1.
  • a gate drive circuit GD2 for driving the gate of the switching element Q2 according to the input signal In2 is connected to the gate terminal and the source terminal of the switching element Q2 .
  • the input power supply 101 is connected in parallel to the switching element Q 2 at the midpoint between the source terminal of the switching element Q 1 and the drain terminal of the switching element Q 2 and the source terminal side of the switching element Q 2 . ..
  • the input power supply 101 is connected so that the midpoint side between the source terminal of the switching element Q 1 and the drain terminal of the switching element Q 2 is positive and the source terminal side of the switching element Q 2 is negative.
  • the polar electrolytic capacitor 102 is connected in parallel with the input power supply 101 so that the positive side of the input power supply 101 becomes positive.
  • an inductance 103 is connected in series between the positive side of the polar electrolytic capacitor 102 and the midpoint between the source terminal of the switching element Q 1 and the drain terminal of the switching element Q 2 .
  • the load 104 is connected to the drain terminal side of the switching element Q 1 and the source terminal side of the switching element Q 2 so as to be in parallel with the leg. Further, a polar electrolytic capacitor is connected in parallel with the load 104 so that the drain terminal side of the switching element Q1 becomes positive.
  • FIG. 3 is a circuit diagram illustrating a detailed configuration of the gate drive circuit GD1 of the synchronous rectification type step-up chopper circuit 100 shown in FIG.
  • the gate drive circuit GD1 and the gate drive circuit GD2 have the same configuration. “1” and “2” are omitted in the description of the configuration common to both the gate drive circuit GD1 and the gate drive circuit GD2.
  • Switch S1 and switch S2 are connected in series to the gate power supply Vs.
  • the negative side of the gate power supply Vs is connected to the ground (GND).
  • the switch S1 and the switch S2 are opened and closed according to the input signal Vsig.
  • the output terminal Vout which is the midpoint between the switch S1 and the switch S2, is connected to the gate terminal of the switching element Q by the connection line 11, and the GND side terminal Vgnd of the switch S2 is connected to the source terminal of the switching element Q by the connection line 12. Will be done.
  • the gate driver 10 includes a switch S1, a switch S2, an output terminal Vout, and a GND side terminal Vgnd.
  • a control signal for the gate terminal of the switching element Q is output by turning on / off the switch S1 and the switch S2.
  • the switch S1 and the switch S2 known switching elements such as MOSFETs can be used.
  • the gate driver 10 corresponds to the control unit of the present invention.
  • the connecting line 11 and the connecting line 12 correspond to the first connecting line and the second connecting line of the present invention, respectively.
  • the output terminal Vout and the GND side terminal Vgnd correspond to the first terminal and the second terminal of the present invention, respectively.
  • capacitors connected in parallel with a resistor are connected in series between the output terminal Vout of the connection line 12 and the gate terminal of the switching element Q, respectively.
  • a capacitor Cs and a resistor Rs connected in parallel to the capacitor Cs are arranged on the gate terminal side of the switching element Q.
  • a capacitor Cp and a resistance Rp connected in parallel to the capacitor Cp are arranged on the midpoint side of the switch S1 and the switch S2.
  • the capacitors Cs and Cp function as speed-up capacitors that instantaneously charge and discharge the charge of the switching element Q when the switching element Q is switched.
  • the resistors Rs and Rp function as limiting resistors for passing a minute current when the switching element Q is turned on.
  • the capacitors Cs and Cp can generate a negative bias for the gate voltage of the switching element Q.
  • the capacitors Cs and the resistors Rs correspond to the first capacitor and the first resistor of the present invention, respectively.
  • the capacitor Cp and the resistance Rp correspond to the second capacitor and the second resistance of the present invention, respectively.
  • FIG. 4 shows an operation sequence of a synchronous rectification type step-up chopper circuit 100 including the gate drive circuit according to the first embodiment as the gate drive circuit GD1 and the gate drive circuit GD2.
  • vds_Q1 and vgs_Q1 indicate the drain-source voltage and the gate-source voltage of the switching element Q1, respectively.
  • vds_Q2 and vgs_Q2 indicate the drain-source voltage and the gate-source voltage of the switching element Q2, respectively.
  • In1 and In2 indicate the input signals of the gate drive circuit GD1 and the gate drive circuit GD2, respectively.
  • the gate voltage (gate source) at the time of gate turn-off of the switching element Q is connected. Inter-voltage) can be kept high. As a result, the surge voltage can be reduced, and the destruction of the switching element Q due to the surge voltage exceeding the rated voltage Vrat can be suppressed.
  • the gate-source voltage at gate turn-off exceeds the rated voltage Vrat even if surges Sr1_Q1 and Sr1_Q2 occur. not.
  • the gate voltage when switching noise is generated due to the switching of the switching element of the other arm can be kept low. As a result, it is possible to prevent the switching element Q from erroneously firing when the gate voltage exceeds Vth.
  • the gate-source voltage when switching noises Nz1_Q1 and Nz1_Q2 do not exceed Vth, so false arcs are suppressed.
  • FIG. 5 (A) to 5 (E) are diagrams illustrating the transition of the current path in the gate drive circuit.
  • FIG. 6 is a graph showing changes in the gate-source voltage vgs, the voltage vcp of the capacitor Cp, and the voltage vcs of the capacitor Cs due to the on / off of the switches S1 and S2.
  • Mode I D will be described.
  • the current path in mode I D is shown in FIG. 5 (A).
  • the switching element Q is represented by a parasitic diode Di and an input capacitance Ciss connected in parallel to the parasitic diode Di.
  • the gate driver switch S1 is turned on at time T0 .
  • the current supplied from the gate power supply Vs passes through the capacitor Cp and the capacitor Cs to charge the input capacitance Ciss of the switching element Q.
  • the gate-source voltage vgs of the switching element Q becomes large, and the transition to the turn-on state occurs.
  • Mode II D The path of the current in mode II D is shown in FIG. 5 (B).
  • Mode II D is a period in which the input capacitance Ciss of the switching element Q is charged and turned on at time T1. At this time, the gate-source voltage vgs is clamped to a constant voltage V F by the parasitic diode Di of the switching element Q, as shown in FIG.
  • Mode III D will be described.
  • the current path in mode III D is shown in FIG. 5 (C).
  • the switch S1 is turned off and the switch S2 is turned on at the time T2.
  • the input capacitance Ciss of the switching element Q is discharged through the capacitor Cp and the capacitor Cs, and transitions to the turn-off state.
  • the gate-source voltage vgs of the switching element Q turns off at a high voltage, the gate surge can be reduced and the destruction of the switching element Q can be suppressed.
  • Mode IV D will be described.
  • the current path in mode IV D is shown in FIG. 5 (D).
  • the input capacitance Ciss, the capacitor Cp, and the capacitor Cs of the switching element Q are charged and discharged through the resistance Rp and the resistance Rs.
  • the gate-source voltage vgs of the switching element Q maintains a high voltage, the reverse conduction loss can be reduced.
  • the current path in mode V D is shown in FIG. 5 (E).
  • the input capacitance Ciss and the capacitor Cs of the switching element Q are discharged through the resistors Rs and Rp.
  • the gate-source voltage vgs of the switching element Q shifts in the 0V direction due to the RC time constant.
  • the gate drive circuit Sim1 shown in FIG. 7 was created as a model corresponding to the gate drive circuit 1 according to the first embodiment, and the effect of negative bias was confirmed by using the circuit simulator software.
  • the gate voltage is 12V
  • the drive frequency is 100kHz
  • the duty ratio is 50%
  • the resistance value of the resistor Rp is 130 ⁇
  • the resistance value of the resistor Rs is 200 ⁇
  • the capacitance of the capacitor Cp is 600pF
  • the capacitance of the capacitor Cs is 22nF.
  • FIG. 8 shows the change of the gate voltage vgs of the switching element Q
  • the lower part of FIG. 8 shows the change of the input signal Vsig.
  • FIG. 9 is a diagram showing only the lower arms of the two legs of such a full bridge circuit.
  • the left arm includes the switching element Q1
  • the right arm includes the switching element Q2.
  • the components of the gate drive circuit 1-1 and the gate drive circuit 1-2 for each of the switching element Q1 and the switching element Q2 have 1 or 2 added after the reference numerals.
  • each component is the same as the above-mentioned gate drive circuit 1, the description thereof will be omitted.
  • the gate drive circuit 1-1 of the switching element Q1 and the gate drive circuit 1-2 of the switching element Q2 are operated by the same gate power supply Vs.
  • a capacitor and a capacitor are provided between the source terminals of the switching element Q1 and the switching element Q2 and the negative terminal of the gate power supply Vs. Since there is no resistor, there is no mutual interference between the gate drive circuit 1-1 and the gate drive circuit 1-2. For example, at the moment when the switching element Q1 is turned on (at the time of gate turn on), a current flows through the path shown by the broken line in FIG. 10 (A), and at the moment when the switching element Q1 is turned off (at the time of gate off), FIG.
  • the noise of the gate-source voltage does not increase and the negative bias value does not interfere. If a capacitor and a resistor exist between the source terminals of the switching element Q1 and the switching element Q2 and the negative terminal of the gate power supply Vs, the other (in the above example, the gate drive circuit 1-2 is connected) due to the parasitic inductance of the wiring. Since the current also flows through the wire 12-2, the capacitor on the switching element Q2 side is charged. As a result, the noise of the switching element Q2 increases the noise of the gate-source voltage vgs2, and the negative bias is affected. Even if the gate drive circuit 1 is used to drive the gate of the switching element of the full bridge circuit, such mutual interference does not occur. Therefore, noise is generated in the gate-source voltage as described above. It is possible to suppress the interference of the increase and the negative bias value.
  • the gate-source voltage vgs1 of the switching element Q1 is shown by a solid line
  • the gate-source voltage vgs2 of the switching element Q2 is shown by a broken line.
  • neither the gate-source voltage vgs1 nor the gate-source voltage vgs2 shows an increase in noise or interference with a negative bias value.
  • the gate drive circuit 2 according to the second embodiment of the present invention will be described.
  • the same reference numerals are used and detailed description thereof will be omitted.
  • the gate drive circuit 2 can also be applied to the gate drive of the switching element constituting the full bridge circuit as shown in FIG.
  • FIG. 12 shows the gate drive circuit 2 according to this embodiment.
  • the gate drive circuit 2 according to the present embodiment has a configuration in which the mirror clamp circuit 21 is added to the gate drive circuit 1 according to the first embodiment.
  • FIG. 13 shows an operation sequence of the synchronous rectification type step-up chopper circuit 100 including the gate drive circuit 2 according to the second embodiment as the gate drive circuit GD1 and the gate drive circuit GD2.
  • the mirror clamp circuit 21 has a switching element Qs which is an N-channel MOSFET, a comparator 211, a clamp logic circuit unit 212, and a constant voltage source 213.
  • the inverting input terminal of the comparator 211 and the drain terminal of the switching element Qs are connected to the connection line 11 between the output terminal Vout and the gate terminal of the switching element Q between the capacitor Cs and the capacitor Cp.
  • the non-inverting input terminal of the comparator 211 is connected to the positive terminal of the constant voltage source 213 that outputs the voltage Vth.
  • the output terminal of the comparator 211 is connected to the input terminal of the clamp logic circuit unit 212.
  • the negative terminal of the constant voltage source 213 is connected to the connection line 12.
  • the gate terminal of the switching element Qs is connected to the output terminal of the clamp logic circuit unit 212, and the source terminal is connected to the connection line 12.
  • the gate driver 20 includes a switch S1, a switch S2, an output terminal Vout, a GND side terminal Vgnd, and a mirror clamp circuit 21.
  • the comparator 211 When the voltage input to the non-inverting input terminal, that is, the voltage between the midpoint between the capacitor Cs and the capacitor Cp is larger than the threshold voltage Vth input to the inverting input terminal, the comparator 211 is high from the output terminal. A signal is output, and when the voltage input to the non-inverting input terminal is smaller than the voltage input to the inverting input terminal, the Low signal is output from the output terminal.
  • the clamp logic circuit unit 212 turns on the switching element Qs when a Low signal is input from the comparator 211.
  • the gate voltage of the switching element Q can be changed in two steps. Therefore, as compared with the gate drive circuit 1 according to the first embodiment, the gate voltage of the switching element Q at the time of switching noise is kept lower as seen in the waveform of vgs_Q1 at the time T3 when the switching element Q2 is turned on. Can be done. Further, the impedance of the mirror current can be reduced by the switching element Qs of the mirror clamp circuit 21. This makes it possible to reduce switching noise.
  • FIG. 15 is a graph showing changes in the gate-source voltage vgs, the capacitor Cp voltage vcp, the capacitor Cs voltage vcs, and the switching element Qs voltage vqs due to the on / off of the switches S1 and S2.
  • Mode I D will be described.
  • the current path in mode I D is shown in FIG. 14 (A).
  • the switching element Q is represented by a parasitic diode Di and an input capacitance Ciss connected in parallel to the parasitic diode Di.
  • the gate driver switch S1 is turned on at time T0 .
  • the current supplied from the gate power supply Vs passes through the capacitor Cp and the capacitor Cs to charge the input capacitance Ciss of the switching element Q.
  • the gate-source voltage vgs of the switching element Q becomes large, and the transition to the turn-on state occurs.
  • Mode II D is a period in which the input capacitance Ciss of the switching element Q is charged and turned on at time T1. At this time, the gate-source voltage vgs is clamped to a constant voltage VF by the parasitic diode Di of the switching element Q, as shown in FIG.
  • Mode III D will be described.
  • the current path in mode III D is shown in FIG. 14 (C).
  • the switch S1 is turned off and the switch S2 is turned on at the time T2.
  • the input capacitance Ciss of the switching element Q is discharged through the capacitor Cp and the capacitor Cs, and transitions to the turn-off state.
  • the gate-source voltage vgs of the switching element Q turns off at a high voltage, the gate surge can be reduced and the destruction of the switching element Q can be suppressed.
  • V cp_II and V cs_II are the voltages across the capacitor Cp and the capacitor Cs at the end of mode II D , respectively, and Vqs_III and V cp_III are the voltage between the drain and source of the switching element Qs of the mirror clamp circuit 21 at the end of mode III D and the capacitor Cp, respectively.
  • Q g and C is s are the gate charge amount and the input capacitance of the switching element Q.
  • C p and C s are the capacities of the capacitor C p and the capacitor C s, respectively. The following equation holds between these physical quantities and the threshold voltage Vth at which the switching element Qs of the mirror clamp circuit 21 is turned on.
  • Mode IV D will be described.
  • the current path in mode IV D is shown in FIG. 14 (D).
  • the input capacitance Ciss, the capacitor Cp, and the capacitor Cs of the switching element Q are charged and discharged through the resistance Rp and the resistance Rs.
  • the gate-source voltage vgs of the switching element Q maintains a high voltage, the reverse conduction loss can be reduced.
  • the current path in mode V D is shown in FIG. 14 (E).
  • the switching element Qs shifts to the conduction state.
  • a two-step turn-off of the switching element Q between the mode IV D and the mode V D is realized.
  • the drain terminal of the switching element Qs is connected to the midpoint between the capacitor Cs and the capacitor Cp, and the source terminal is connected to the connection line 12.
  • Mode VI D will be described.
  • the current path in Mode VI D is shown in FIG. 14 (F).
  • the input capacitance Ciss and the capacitor Cs of the switching element Q are discharged through the resistance Rs and the turned on switching element Qs.
  • the gate-source voltage vgs of the switching element Q shifts in the 0V direction due to the RC time constant.
  • the gate drive circuit Sim2 shown in FIG. 16 was created as a model corresponding to the gate drive circuit 2 according to the second embodiment, and the effect of negative bias was confirmed by using the simulator software.
  • the gate voltage is 12V
  • the drive frequency is 100kHz
  • the duty ratio is 50%
  • the resistance value of the resistance Rp is 130 ⁇
  • the resistance value of the resistance Rs is 200 ⁇
  • the capacity of the capacitor Cp. was set to 600 pF
  • the capacitance of the capacitor Cs was set to 22 nF, and the simulation was performed.
  • FIG. 17 shows the change of the gate voltage vgs of the switching element Q
  • the lower part of FIG. 17 shows the change of the input signal Vsig.
  • the gate voltage vgs realizes the turn-off when the voltage is high.
  • the gate voltage vgs is steeply attenuated when the switching element Qs of the mirror clamp circuit becomes conductive. For example, switching noise can be reduced and malfunction can be suppressed by lowering the gate-source voltage vgs when switching the switching element of the opposite arm.
  • the gate drive circuit 3 according to the third embodiment of the present invention will be described.
  • the gate drive circuit 3 can also be applied to the gate drive of the switching element constituting the full bridge circuit as shown in FIG.
  • FIG. 18 shows the gate drive circuit 3 according to this embodiment.
  • the gate drive circuit 3 according to the present embodiment has a configuration in which a diode Dt and a resistor Rt are added to the gate drive circuit 2 according to the second embodiment.
  • FIG. 19 shows an operation sequence of a synchronous rectification type step-up chopper circuit 100 including the gate drive circuit 3 according to the third embodiment as the gate drive circuit GD1 and the gate drive circuit GD2.
  • the diode Dt and the resistor Rt connected in series are connected in parallel with the capacitor Cp and the resistor Rp.
  • the diode Dt is connected so that the direction from the gate terminal of the switching element Q toward the output terminal Vout is the forward direction.
  • the cathode terminal of the diode Dt is connected to the output terminal Vout, and the anode terminal of the diode Dt is connected to the resistor Rt.
  • the other end of the resistor Rt one end of which is connected to the anode terminal of the diode Dt, is connected to the capacitor Cs and the resistor Rs.
  • the diode Dt and the resistance Rt correspond to the first diode and the third resistance of the present invention, respectively.
  • the gate drive circuit 2 By adding the diode Dt and the resistor Rt to the gate drive circuit 2 according to the second embodiment, it is possible to adjust the decrease in the gate voltage vgs of the switching element Q in the mode IV D. As a result, the gate voltage during the mode IV D period can be maintained at a high value, so that the reverse conduction loss of the switching element Q1 in the mode IV S can be reduced (the same applies to the switching element Q2 in the mode II S ). Further, since the gate drive circuit 3 includes the mirror clamp circuit 21 as in the second embodiment, the gate voltage when switching noise is generated due to the switching of the switching element of the opposite arm can be lowered. Thereby, for example, in the mode IS, it is possible to prevent the switching element Q1 from malfunctioning due to the switching noise Nz2_Q1 at the time of turning on the switching element Q2.
  • the gate drive circuit Sim3 shown in FIG. 20 was created as a model corresponding to the gate drive circuit 3 according to the third embodiment, and the effect of negative bias was confirmed by using the circuit simulator software.
  • the gate voltage is 12V
  • the drive frequency is 100kHz
  • the duty ratio is 50%
  • the resistance value of the resistance Rp is 130 ⁇
  • the resistance value of the resistance Rs is 200 ⁇
  • the capacity of the capacitor Cp is 600pF
  • the capacity of the capacitor Cs is 22nF.
  • the resistance value of the resistance Rt was set to 300 ⁇ , and the simulation was performed.
  • the upper part of FIG. 21 shows the change of the gate voltage vgs of the switching element Q
  • the lower part of FIG. 22 shows the change of the input signal Vsig.
  • the broken line shows the waveform of the gate voltage vgs of the gate drive circuit Sim2 which is the model corresponding to the second embodiment
  • the solid line shows the gate voltage vgs of the gate drive circuit Sim3 which is the model corresponding to the third embodiment.
  • the waveform is shown.
  • the time of the mode IVs can be adjusted by changing the resistance value of the resistor Rt.
  • the resistance value of the resistor Rt is adjusted according to the switching timing of the switching element of the opposite arm, and the gate-source voltage vgs is lowered to reduce the switching noise and suppress the malfunction.
  • the gate drive circuit 4 according to the fourth embodiment of the present invention will be described.
  • the same reference numerals are used for the configurations common to those of the first embodiment, the second embodiment, and the third embodiment, and detailed description thereof will be omitted.
  • the gate drive circuit GD1 and the gate drive circuit GD2 for driving the gates of the switching element Q1 and the switching element Q2 of the switching circuit and the synchronous rectification type boost chopper circuit 100 shown in FIGS. 1 and 2, respectively. Can be applied as.
  • the gate drive circuit 4 can also be applied to the gate drive of the switching element constituting the full bridge circuit as shown in FIG.
  • FIG. 22 shows the gate drive circuit 4 according to this embodiment.
  • the gate drive circuit 4 according to the present embodiment has a configuration in which a diode Df and a resistor Rf are added to the gate drive circuit 3 according to the third embodiment.
  • FIG. 23 shows an operation sequence of the synchronous rectification type step-up chopper circuit 100 including the gate drive circuit 4 according to the fourth embodiment as the gate drive circuit GD1 and the gate drive circuit GD2.
  • the diode Df and the resistor Rf connected in series are connected in parallel between the gate and source of the switching element Q.
  • the diode Df is connected so that the direction from the source terminal of the switching element Q toward the gate terminal is forward.
  • the cathode terminal of the diode Df is connected between the gate element of the switching element Q and the capacitor Cs and the resistor Rs in the connection line 11 between the gate element of the switching element Q and the output terminal Vout.
  • the anode terminal of the diode Df is connected to one end of the resistor Rf.
  • the other end of the resistor Rf is connected to the connection line 12 between the source terminal of the switching element Q and the mirror clamp circuit 21.
  • the diode Df and the resistance Rf correspond to the second diode and the fourth resistance of the present invention, respectively.
  • the gate drive circuit 4 increases the gate voltage vgs_Q1 of the switching element Q1 in the mode IS and the mode II S by adding the diode Df and the resistor Rf to the gate drive circuit 3 according to the third embodiment (mode III S and mode II S ). The same applies to the increase in the gate voltage vgs_Q2 of the switching element Q2 in the mode IV S ). Further, since the gate drive circuit 4 includes the mirror clamp circuit 21 as in the second embodiment, the gate voltage when switching noise is generated due to the switching of the switching element of the opposite arm can be lowered. Thereby, for example, in the mode IS, it is possible to prevent the switching element Q1 from malfunctioning due to the switching noise Nz4_Q1 at the time of turning on the switching element Q2.
  • the gate drive circuit 4 includes the diode Dt and the resistor Rt in parallel with the capacitor Cp and the resistor Rp as in the third embodiment, the decrease in the gate voltage vgs of the switching element Q in the mode IV S is adjusted. Can be done. As a result, the gate voltage during the mode IV S period can be maintained at a high value, so that the reverse conduction loss of the switching element Q1 in the mode IV S can be reduced (the same applies to the switching element Q2 in the mode II S ).
  • the gate drive circuit Sim4 shown in FIG. 24 was created as a model corresponding to the gate drive circuit 4 according to the fourth embodiment, and the effect of negative bias was confirmed by using the circuit simulator software.
  • the gate voltage is 12V
  • the drive frequency is 100kHz
  • the duty ratio is 50%
  • the resistance value of the resistance Rp is 130 ⁇
  • the resistance value of the resistance Rs is 200 ⁇
  • the capacity of the capacitor Cp is 600pF
  • the capacity of the capacitor Cs is 22nF.
  • the resistance value of the resistance Rt was set to 300 ⁇
  • the resistance value of the resistance Rf was set to 150 ⁇ , and the simulation was performed.
  • the upper part of FIG. 25 shows the change of the gate voltage vgs of the switching element Q
  • the lower part of FIG. 25 shows the change of the input signal Vsig.
  • the broken line shows the waveform of the gate voltage vgs of the gate drive circuit Sim3 which is the model corresponding to the third embodiment
  • the solid line shows the gate voltage vgs of the gate drive circuit Sim4 which is the model corresponding to the fourth embodiment.
  • the waveform is shown.
  • the increase of the gate voltage vgs in the mode Is and the mode IIs can be adjusted by changing the resistance value of the resistor Rf.
  • the gate-source voltage vgs can be increased and the reverse conduction loss can be reduced. ..
  • the gate drive circuit 5 according to the fifth embodiment of the present invention will be described.
  • the same reference numerals are used for the configurations common to those of the first embodiment, the second embodiment, the third embodiment, and the fourth embodiment, and detailed description thereof will be omitted.
  • the gate drive circuit GD1 and the gate drive circuit GD2 for driving the gates of the switching element Q1 and the switching element Q2 of the switching circuit and the synchronous rectification type boost chopper circuit 100 shown in FIGS. 1 and 2, respectively. Can be applied as.
  • the gate drive circuit 5 can also be applied to the gate drive of the switching element constituting the full bridge circuit as shown in FIG.
  • FIG. 26 shows the gate drive circuit 5 according to this embodiment.
  • the gate drive circuit 5 according to the present embodiment has a configuration in which a resistor Rgon and a Dp and a resistor Rgoff connected in series are added to the gate drive circuit 4 according to the fourth embodiment.
  • FIG. 27 shows an operation sequence of the synchronous rectification type step-up chopper circuit 100 including the gate drive circuit 5 according to the fifth embodiment as the gate drive circuit GD1 and the gate drive circuit GD2.
  • the resistor Rgon is connected to the output terminal Vout side of the capacitor Cp.
  • the capacitor Cp and the resistance Rgon connected in series, the resistance Rp, and the diode Dt and the resistance Rt connected in series are connected in parallel.
  • a diode Dp connected in series and a resistor Rgoff are connected in parallel to the resistor Rgon.
  • the diode Dp is connected so that the direction from the gate terminal of the switching element Q toward the output terminal Vout is the forward direction.
  • the cathode terminal of the diode Dp is connected to the output terminal Vout, and the anode terminal is connected to one end of the resistor Rgoff.
  • the other end of the Rgoff is connected to the output terminal Vout side of the capacitor Cp.
  • the resistance Rgon, the resistance Rgoff, and the diode Dp correspond to the fifth resistance, the sixth resistance, and the third diode, respectively.
  • the gate drive circuit 5 has a resistor Rgon and a diode Dp in a configuration in which the capacitor Cp, the resistor Rp, and the diode Dt and the resistor Rt connected in series are connected in parallel in the gate drive circuit 3 according to the third embodiment. And the switching speed of the switching element Q can be adjusted by adding the resistor Rgoff. As a result, switching noise and turn-off surge can be reduced as compared with the gate drive circuit 3. Further, since the gate drive circuit 5 includes the mirror clamp circuit 21 as in the second embodiment, the gate voltage when switching noise is generated due to the switching of the switching element of the opposite arm can be lowered.
  • the gate drive circuit 5 includes the diode Df and the resistor Rf as in the fourth embodiment, the gate voltage vgs_Q1 of the switching element Q1 in the mode IS and the mode II S is increased (switching in the mode III S and the mode IV S ). The same applies to the increase in the gate voltage vgs_Q2 of the element Q2).
  • Example 6 Next, the gate drive circuit 6 according to the sixth embodiment of the present invention will be described. For the configurations common to those of Example 1, Example 2, Example 3, Example 4, and Example 5, the same reference numerals are used and detailed description thereof will be omitted.
  • FIG. 28 shows the gate drive circuit 6 according to this embodiment.
  • the gate drive circuit 6 according to the present embodiment has a configuration in which a resistor Rg and a capacitor Cg connected in series, a diode Dg and a Zener diode ZDg connected in series are added to the gate drive circuit 5 according to the fifth embodiment. be.
  • the diode Dg and the Zener diode ZDg connected in series between the gate terminal and the source terminal of the switching element Q, the diode Df and the resistor Rf, and the connection line 11 and the connection line 12 Is connected.
  • the anode terminal of the diode Dg is connected to the connection line 11
  • the cathode terminal of the diode Dg is connected to the cathode terminal of the Zener diode ZDg
  • the anode terminal of the Zener diode ZDg is connected to the connection line 12.
  • the capacitor Cg is connected to the Zener diode ZDg.
  • one end of the capacitor Cg is connected to the midpoint between the cathode terminal of the diode Dg and the cathode terminal of the Zener diode ZDg, and the other end of the capacitor Cg is connected to the connection line 12. Further, one end of the capacitor Cg is connected to one end of the resistor Rg. The other end of the resistor Rg is connected to the positive side of the gate power supply Vs via the end opposite to the output terminal Vout side of the switch S1 of the gate driver 20.
  • the gate drive circuit 6 a constant voltage is generated from the gate power supply Vs by the resistance Rg, the capacitor Cg, and the Zener diode ZDg connected as described above.
  • the constant voltage value at this time is designed according to the Zener voltage of the Zener diode ZDg. Therefore, when a gate voltage vgs larger than the constant voltage value is applied, the gate current flows from the connection line 11 to the diode Dg. At this time, since the voltage of the Zener diode ZDg through which the Zener current flows is held by the Zener voltage, the gate voltage vgs is held below the constant voltage value, and the voltage can be clamped. With such a configuration, the gate drive circuit 6 can suppress an excessive gate surge. Further, as shown in FIG.
  • the gate voltage is applied according to the gate current, so that the gate voltage is suppressed, that is, the gate current is suppressed.
  • the short-circuit current at the time of short-circuit can be suppressed.
  • the resistor Rg, the capacitor Cg, the Zener diode ZDg and the diode Dg correspond to the clamp circuit of the present invention
  • the constant voltage value designed according to the Zener voltage of the Zener diode corresponds to the predetermined voltage value of the present invention.
  • the constant voltage circuit is generated by the resistance Rg, the capacitor Cg, and the Zener diode ZDg, but the configuration of the constant voltage circuit is not limited to this, and may be configured by a regulator or the like.
  • Example 7 Next, the gate drive circuit 6 according to the seventh embodiment of the present invention will be described. For the configurations common to those of Example 1, Example 2, Example 3, Example 4, Example 5, and Example 6, the same reference numerals are used and detailed description thereof will be omitted.
  • the gate drive circuit 7 according to the present embodiment the gate drive circuit GD1 and the gate drive circuit for driving the gates of the switching element Q1 and the switching element Q2 of the switching circuit and the synchronous rectification type boost chopper circuit 100 shown in FIGS. 1 and 2, respectively. It can be applied as GD2. Further, the gate drive circuit 7 can also be applied to the gate drive of the switching element constituting the full bridge circuit as shown in FIG.
  • FIG. 29 shows the gate drive circuit 7 according to this embodiment.
  • the gate drive circuit 7 according to the present embodiment has a configuration in which a diode Dc is added to the gate drive circuit 6 according to the sixth embodiment.
  • a diode Dc is connected between the midpoint between the capacitor Cs and the capacitor Cp in the connection line 11 and the connection line 12.
  • the cathode terminal of the diode Dc is connected to the connection line 11 side, and the anode terminal is connected between the resistor Rf in the connection line 12 and the mirror clamp circuit 21.
  • the diode Dc corresponds to the fourth diode of the present invention.
  • the diode is such that the current flows in the forward direction from the connection line 12 connected to the source terminal of the switching element Q toward the connection line 11 connected to the gate terminal. Dc is connected. Therefore, when switching noise occurs in the gate voltage vgs during the turn-off period of the switching element Q, the impedance can be lowered by the diode Dc and the noise can be bypassed. This makes it possible to reduce the switching noise generated in the switching element Q.
  • ⁇ Appendix 1> It is a drive circuit (1, 2, 3, 4, 5) that drives the switching element (Q). It has a first terminal (Vout) connected to the gate terminal of the switching element (Q) and a second terminal (Vgnd) connected to the source terminal of the switching element (Q), and has the first terminal (Vout). ) To the control unit (10) that outputs a control signal to the gate terminal.
  • the first capacitor (Cs) and the first resistor (Rs) connected in parallel, A second capacitor (Cp) and a second resistance (Rp) connected in parallel, Equipped with The first capacitor (Cs) and the first resistance (Rs) are on the gate terminal side of the first connection line (11) connecting the gate terminal and the first terminal (Vout).
  • the second capacitor (Cp) and the second resistor (Rp) are connected in series with the first connection line (11) on the first terminal (Vout) side of the first connection line (11).
  • Gate drive circuit 10 Gate driver 11, 12: Connection line 100, 200: Switching circuit Q: Switching element Cs, Cp: Capacitor Rs, Rp: Resistance

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Abstract

スイッチング素子の駆動回路において、負バイアス電圧による損失を低減し、サージ電圧によるスイッチング素子の破壊を防止するとともに、スイッチングノイズによるスイッチング素子の誤点弧を防止する。 スイッチング素子を駆動する駆動回路であって、前記スイッチング素子のゲート端子に接続される第１端子と該スイッチング素子のソース端子に接続される第２端子とを有し、前記第１端子から前記ゲート端子に制御信号を出力する制御部と、並列に接続された第１コンデンサ及び第１抵抗と、並列に接続された第２コンデンサ及び第２抵抗と、を備え、前記ゲート端子と前記第１端子とを接続する第１接続線の前記ゲート端子側に、前記第１コンデンサ及び第１抵抗が、該第１接続線に直列に接続され、前記第１接続線の前記第１端子側に、前記第２コンデンサ及び第２抵抗が、該第１接続線に直列に接続されたことを特徴とする。

Description

スイッチング素子の駆動回路及びスイッチング回路
　本発明は、スイッチング素子の駆動回路及びこれを備えたスイッチング回路に関する。
　従来、電力変換器等におけるスイッチング素子としてＳｉＣ（シリコンカーバイド）を材料としたＪＦＥＴ等を用いる技術が提案されていた。このようなスイッチング素子の駆動回路では、誤動作を防止するために、ドレイン・ゲート間に生じる浮遊容量よりも大きな容量を有するコンデンサをスイッチング素子のゲート・ソース間に設けている。さらに、誤動作を防止するために、スピードアップコンデンサＣｇＤを用いて、負バイアス化を実現する技術が提案されている（例えば、特許文献１を参照）。また、同様に、ツェナーダイオードを用いて、負バイアス化を実現する技術も提案されている（例えば、特許文献２を参照）。
　ここで、上述のような従来のスイッチング素子の駆動回路において負バイアス化を用いることで、負バイアス電圧に比例して、スイッチング素子の内部ダイオードによる逆導通損失が増加するという不都合が生じる場合があった。また、逆導通損失は周波数にも比例するため、スイッチングが高周波化する場合にも、逆導通損失の増加は問題となる。
　上述した特許文献１記載のスイッチング素子を含むアームを直列に接続してハーフブリッジを構成した場合には、両方のスイッチング素子がともにオフとなるデッドタイム期間に上述したような逆導通損失が増加するのに加え、さらなる問題が生じる。すなわち、ゲートにスピードアップコンデンサＣｇＤを含むＲＣ回路を設けることにより、ゲートターンオフ時にゲートサージが増加する。このようなゲートサージにより、ゲート電圧として定格電圧Ｖｒａｔ以上の電圧が印加されると、スイッチング素子が破壊される可能性がある。また、一方のスイッチング素子のターンオフ時にはＲＣ時定数によりゲート電圧が０Ｖに減衰していくため、他方のスイッチング素子のスイッチングによるスイッチングノイズが発生すると、ゲート電圧が高くなり誤点弧の可能性がある。ここで、誤点弧しないように負バイアスを大きくすると、ゲート電圧が定格電圧Ｖｒａｔを超えてしまうこととなる。
特開２０１３－９９１３３号公報 特開２０１４－９３５８６号公報
　本発明は、上記のような問題に鑑みてなされたものであり、スイッチング素子の駆動回路において、負バイアス電圧による損失を低減し、サージ電圧によるスイッチング素子の破壊を抑制するとともに、スイッチングノイズによるスイッチング素子の誤点弧を抑制することが可能な技術を提供することを目的とする。
　上記の課題を解決するための本発明は、
　スイッチング素子を駆動する駆動回路であって、
　前記スイッチング素子のゲート端子に第１接続線を介して接続される第１端子と該スイッチング素子のソース端子に第２接続線を介して接続される第２端子とを有し、前記第１端子から前記ゲート端子に制御信号を出力する制御部と、
　並列に接続された第１コンデンサ及び第１抵抗と、
　並列に接続された第２コンデンサ及び第２抵抗と、
を備え、
　前記第１接続線の前記ゲート端子側に、前記第１コンデンサ及び第１抵抗が、該第１接続線に直列に接続され、
　前記第１接続線の前記第１端子側に、前記第２コンデンサ及び第２抵抗が、該第１接続線に直列に接続されたことを特徴とする。
　本発明によれば、スイッチング素子の入力容量に蓄積された電荷を、第１接続線に直列に接続された第１コンデンサ及び第２コンデンサを通じて放電することにより、スイッチング素子がターンオフ状態に遷移し、このときスイッチング素子のゲート・ソース間電圧が高い電圧でターンオフすることができるのでゲート・ソース間のサージ電圧を低減し、スイッチング素子の破壊を抑制するとともに、負バイアスによる逆導通損失を抑制することができる。また、スイッチング素子の入力容量、第１コンデンサ及び第２コンデンサは、第１コンデンサに並列に接続された第１抵抗と、第２コンデンサに並列に接続された第２抵抗を通って充放電されるので、スイッチングノイズ発生時のゲート・ソース間電圧を低く保持することによりスイッチング素子の誤点弧を防止することができる。スイッチング素子のゲート・ソース間電圧は高い電圧に保持される。これにより、負バイアスによる逆導通損失を低減することができる。
　また、本発明においては、
　前記第１接続線の前記第１コンデンサ及び第１抵抗と前記第２コンデンサ及び第２抵抗との中点と、前記第２接続線との間に、ミラークランプ回路を設けてもよい。
　これによれば、ミラークランプ回路によりミラー電流のインピーダンスを小さくすることができるので、スイッチング素子のゲート・ソース間電圧に発生するスイッチングノイズを低減することができる。
　また、本発明においては、
　直列に接続された第１ダイオード及び第３抵抗を、前記第２コンデンサ及び第２抵抗に並列に接続し、
　前記第１ダイオードのカソード端子が前記第１端子に接続されるようにしてもよい。
　これによれば、スイッチング素子のターンオフ時のゲート・ソース間電圧の減少を、第１ダイオード及び第３抵抗により調整することができるので、ゲート・ソース間電圧を高い値に保持することができ、逆導通損失を低減することができる。
　また、本発明においては、
　前記第１接続線の、前記第１コンデンサ及び第１抵抗と前記ゲート端子との間と、前記第２接続線との間に、直列に接続された第２ダイオード及び第４抵抗を接続し、
　前記第２ダイオードのカソード端子が前記第１接続線に接続されるようにしてもよい。
　これによれば、第２ダイオード及び第４抵抗を設けることにより、負バイアスが０Ｖに向けて変化する期間のゲート・ソース間電圧の増加を調整することができるので、この期間のスイッチング素子の逆導通損失を低減することができる。
　また、本発明においては、
　前記第２コンデンサの前記第１端子側に第５抵抗を直列に接続し、
　前記第２コンデンサ及び前記第５抵抗は、前記第２抵抗に並列に接続され、
　直列に接続された第３ダイオードと第６抵抗が、前記第５抵抗に並列に接続され、
　前記第３ダイオードのカソード端子が前記第１端子に接続されるようにしてもよい。
　これによれば、第５抵抗、第６抵抗及び第３ダイオードを設けることにより、スイッチング素子のスイッチング速度を調整することができる。
　また、本発明においては、
　前記スイッチング素子の前記ソース端子に対する前記ゲート端子の電圧を所定電圧値以下に保持するクランプ回路を設けてもよい。
　これによれば、所定電圧値より大きい電圧がスイッチング素子のゲート端子とソース端子との間に印加された場合にも、クランプ回路により所定電圧値以下に保持されるので、過大なゲートサージを抑制することができる。
　また、本発明においては、
　前記第１接続線における、前記第１コンデンサ及び第１抵抗並びに前記第２コンデンサ及び第２抵抗の中点と、前記第２接続線との間に、第４ダイオードを接続し、
　前記第４ダイオードのカソード端子が前記第１接続線に接続されるようにしてもよい。
　これによれば、第２接続線から第１接続線へ向けて電流が流れる方向が順方向となるように接続された第４ダイオードにより低インピーダンス化されるので、スイッチング素子にスイッチングノイズが発生した場合でも、ノイズをバイパスすることができ、スイッチングノイズを低減することができる。
　また、本発明は、
　前記スイッチング素子の駆動回路によって駆動される前記スイッチング素子を備えたスイッチング回路として構成することもできる。
　これに本発明に係るスイッチング素子の駆動回路によって駆動されるスイッチング素子を備えたスイッチング回路を構成することにより、スイッチング素子のゲート・ソース間電圧のサージ電圧を低減し、スイッチング素子の破壊を抑制するとともに、負バイアスによる逆導通損失を抑制することができる。また、他のスイッチング素子によるスイッチングノイズ発生時の、スイッチング素子の誤点弧を防止することができる。
　また、本発明においては、
　前記スイッチング素子によって構成されるハーフブリッジ回路を含むようにしてもよい。
　これによれば、ハーフブリッジ回路を含むスイッチング回路において、スイッチング素子のゲート・ソース間電圧のサージ電圧を低減し、スイッチング素子の破壊を抑制するとともに、負バイアスによる逆導通損失を抑制することができる。また、他のスイッチング素子によるスイッチングノイズ発生時の、スイッチング素子の誤点弧を防止することができる。
　また、本発明においては、
　前記スイッチング素子によって構成されるフルブリッジ回路を含むようにしてもよい。
　これによれば、フルブリッジ回路を含むスイッチング回路において、スイッチング素子のゲート・ソース間電圧のサージ電圧を低減し、スイッチング素子の破壊を抑制するとともに、負バイアスによる逆導通損失を抑制することができる。また、他のスイッチング素子によるスイッチングノイズ発生時の、スイッチング素子の誤点弧を防止することができる。
　本発明によれば、スイッチング素子の駆動回路において、負バイアス電圧による損失を低減し、サージ電圧によるスイッチング素子の破壊を抑制するとともに、スイッチングノイズによるスイッチング素子の誤点弧を抑制することが可能な技術を提供することが可能となる。
本発明の実施例に係るゲート駆動回路を備えたスイッチング回路を示す図である。 本発明の実施例に係る同期整流型昇圧チョッパ回路の構成を示す回路図である。 本発明の実施例１に係るゲート駆動回路の構成を示す回路図である。 本発明の実施例１に係るゲート駆動回路の動作シーケンス図である。 本発明の実施例１に係るゲート駆動回路における電流の経路の遷移を説明する図である。 本発明の実施例１に係るゲート駆動回路の動作の詳細を示すシーケンス図である。 本発明の実施例１に係るゲート駆動回路に対応する回路モデルを示す図である。 本発明の実施例１に係るゲート駆動回路のシミュレーション結果を示すグラフである。 本発明の実施例１に係るフルブリッジ回路の構成を示す図である。 本発明の実施例１に係るフルブリッジ回路における電流の経路を説明する図である。 本発明の実施例１に係るフルブリッジ回路におけるゲート・ソース間電圧を示すグラフである。 本発明の実施例２に係るゲート駆動回路の構成を示す回路図である。 本発明の実施例２に係るゲート駆動回路の動作シーケンス図である。 本発明の実施例２に係るゲート駆動回路における電流の経路の遷移を説明する図である。 本発明の実施例２に係るゲート駆動回路の動作の詳細を示すシーケンス図である。 本発明の実施例２に係るゲート駆動回路に対応する回路モデルを示す図である。 本発明の実施例２に係るゲート駆動回路のシミュレーション結果を示すグラフである。 本発明の実施例３に係るゲート駆動回路の構成を示す回路図である。 本発明の実施例３に係るゲート駆動回路の動作シーケンス図である。 本発明の実施例３に係るゲート駆動回路に対応する回路モデルを示す図である。 本発明の実施例３に係るゲート駆動回路のシミュレーション結果を示すグラフである。 本発明の実施例４に係るゲート駆動回路の構成を示す回路図である。 本発明の実施例４に係るゲート駆動回路の動作シーケンス図である。 本発明の実施例４に係るゲート駆動回路に対応する回路モデルを示す図である。 本発明の実施例４に係るゲート駆動回路のシミュレーション結果を示すグラフである。 本発明の実施例５に係るゲート駆動回路の構成を示す回路図である。 本発明の実施例５に係るゲート駆動回路の動作シーケンス図である。 本発明の実施例６に係るゲート駆動回路の構成を示す回路図である。 本発明の実施例７に係るゲート駆動回路の構成を示す図である。 従来のゲート駆動回路の構成を示す回路図である。 従来のゲート駆動回路の動作シーケンス図である。
〔適用例〕
　以下、本発明の適用例について、図面を参照しつつ説明する。
　本発明に係るゲート駆動回路は、例えば、図２に示すようにハーフブリッジ回路である同期整流型昇圧チョッパ回路１００のスイッチング素子Ｑ１及びスイッチング素子Ｑ２をそれぞれ駆動するゲート駆動回路ＧＤ１及びゲート駆動回路ＧＤ２に適用することができる。
　まず、図３０を参照して、同期整流型昇圧チョッパ回路１００のゲート駆動回路ＧＤ１及びゲート駆動回路ＧＤ２に同様に適用できる従来のゲート駆動回路３００について説明する。
　ゲート駆動回路３００は、ＪＦＥＴ（Junction Field Effect Transistor）３０１のゲート側にゲート抵抗３０２が設けられ、スイッチ３０３を介してゲート電源３０４に接続されている。そして、ゲート抵抗３０２とスイッチ３０３との間に、第２のゲート抵抗３０５が直列に接続され、この第２のゲート抵抗３０５と並列にコンデンサ３０６が接続されている。
　ゲート駆動回路３００では、ターンオン時にスイッチ３０３ｂが切れてスイッチ３０３ａがオンとなる。このため、ＪＦＥＴ３０１には、第２のゲート抵抗３０５とコンデンサ３０６の並列回路及びゲート抵抗３０２を通してゲート電源３０４からゲート電流が注入される。そして、ターンオフ時には、スイッチ３０３ａが切れてスイッチ３０３ｂがオンとなる。このため、ＪＦＥＴ３０１のゲートとソースは、ゲート抵抗３０２と、第２のゲート抵抗３０５及びコンデンサ３０６の並列回路を通して短絡される。
　このようなゲート駆動回路３００を、同期整流型昇圧チョッパ回路１００のゲート駆動回路ＧＤ１及びゲート駆動回路ＧＤ２として用いた場合の動作シーケンスを図３１に示す。ここでは、vds_Q1及びvgs_Q1は、それぞれスイッチング素子Ｑ１のドレイン・ソース間電圧及びゲート・ソース間電圧を示す。vds_Q2及びvgs_Q2は、それぞれスイッチング素子Ｑ２のドレイン・ソース間電圧及びゲート・ソース間電圧を示す。In1及びIn2は、それぞれゲート駆動回路ＧＤ１及びゲート駆動回路ＧＤ２の入力信号を示す。
　このようなゲート駆動回路３００を用いた場合には、図３１において、vgs_Q1についてモードIVprに見られるようにターンオフ時のゲートサージSr0_Q1が増加する。同様に、vgs_Q2についてモードIIprに見られるようにターンオフ時のゲートサージSr0_Q2が増加する。これらのゲートサージによってゲート電圧定格Ｖｒａｔ以上の電圧が印加されるとスイッチング素子であるＪＦＥＴ３０１が破壊させる可能性がある。また、スイッチング素子Ｑ１及びスイッチング素子Ｑ２がともにオフとなるデッドタイム期間であるモードIIpr及びモードIVprにおいて、逆導通損失が増加する。また、ターンオフ時には、ＲＣ時定数によりゲート電圧が０Ｖに減衰していくため、スイッチングノイズ、例えばNz0_Q1が高くなり、誤点弧（誤動作）する恐れがある。一方、誤点弧しないように負バイアスを大きくすると、上述のようにゲートサージによりゲート電圧定格Vratを超えてしまうこととなる。
　これに対して、本発明の適用例であるゲート駆動回路１では、ゲートターンオフ時のゲート電圧を高く保持することにより、ターンオフサージによるスイッチング素子の破壊を抑制するとともに逆導通損失を低減する。さらに、ゲート駆動回路１では、スイッチングノイズ発生時のゲート電圧を低く保持することで誤点弧を抑制している。
　ゲート駆動回路１の具体的な構成を図３に示す。
　直流電源（ゲート電源）ＶｓにスイッチＳ１及びスイッチＳ２が直列に接続されている。ゲート電源Ｖｓのマイナス側はグランド（ＧＮＤ）に接続されている。スイッチＳ１及びスイッチＳ２は、入力信号Ｖｓｉｇに応じて開閉される。出力端子Ｖｏｕｔは、接続線１１によりスイッチング素子Ｑのゲート端子に接続され、スイッチＳ２のＧＮＤ側端子は接続線１２を介してスイッチング素子Ｑのソース端子に接続される。スイッチング素子Ｑのゲート端子と、出力端子Ｖｏｕｔとの間には、ゲート端子側から、並列に接続されたコンデンサＣｓ及び抵抗Ｒｓと、並列に接続されたコンデンサＣｐ及び抵抗Ｒｐとが直列に接続されている。コンデンサＣｓ及びコンデンサＣｐにより、スイッチング素子Ｑのゲート電圧に対する負バイアスを生成することができる。
　図４は、実施例１に係るゲート駆動回路を、ゲート駆動回路ＧＤ１及びゲート駆動回路ＧＤ２として備えた同期整流型昇圧チョッパ回路１００の動作シーケンスを示す。ここでは、vds_Q1及びvgs_Q1は、それぞれスイッチング素子Ｑ１のドレイン・ソース間電圧及びゲート・ソース間電圧を示す。vds_Q2及びvgs_Q2は、それぞれスイッチング素子Ｑ２のドレイン・ソース間電圧及びゲート・ソース間電圧を示す。Ｉｎ１及びＩｎ２は、それぞれゲート駆動回路ＧＤ１及びゲート駆動回路ＧＤ２の入力信号を示す。
　このようなコンデンサＣｓと抵抗Ｒｓに対して、スイッチＳ１及びスイッチＳ２側に、並列に接続されたコンデンサＣｐ及び抵抗Ｒｐを接続することにより、スイッチング素子Ｑのゲートターンオフ時のゲート電圧（ゲート・ソース間電圧）を高く保持することができる。これにより、図４に示すように、サージ電圧を低減し、サージ電圧が定格電圧Vratを超えることによるスイッチング素子Ｑの破壊を抑制することができる。さらに、他方のアームのスイッチング素子のスイッチングによるスイッチングノイズ発生時のゲート電圧を低く保持することができる。これにより、図４に示すように、ゲート電圧がVthを超えないので、スイッチング素子Ｑが誤点弧することを抑制できる。
〔実施例１〕
　以下では、本発明の実施例に係るゲート駆動回路について、図面を用いて、より詳細に説明する。
　本実施例に係るゲート駆動回路は、スイッチング素子のゲート側に接続される回路である。本実施例に係るスイッチング素子としては、例えば、ＪＦＥＴを用いることができるが、ゲート・ソース間に抵抗を追加したＭＯＳＦＥＴ（Metal Oxide semiconductor Field Effect Transistor）を用いることができる。
　図１は、本実施例に係るゲート駆動回路を備えたスイッチング素子を含むスイッチング回路を示す。図１（Ａ）は、スイッチング素子Ｑ１及びスイッチング素子Ｑ２を含む二つのアームが直列に接続されたレグが、入力電源Ｖｉｎに直列に接続されたハーフブリッジ回路１００である。スイッチング素子Ｑ１及びスイッチング素子Ｑ２は、それぞれゲート駆動回路ＧＤ１及びゲート駆動回路ＧＤ２によりゲート駆動される。フルブリッジ回路２００では、それぞれのレグに含まれる二つのアームの中点から出力端子Ｖｏが引き出される。図１（Ｂ）は、スイッチング素子Ｑ１及びスイッチング素子Ｑ２を含む二つのアームが直列に接続されたレグと、スイッチング素子Ｑ３及びスイッチング素子Ｑ４を含む二つのアームが直列に接続されたレグが、入力電源に並列に二つ接続されたフルブリッジ回路２００である。スイッチング素子Ｑ１、スイッチング素子Ｑ２、スイッチング素子Ｑ３及びスイッチング素子Ｑ４は、それぞれゲート駆動回路ＧＤ１、ゲート駆動回路ＧＤ２、ゲート駆動回路ＧＤ３及びゲート駆動回路ＧＤ４によりゲート駆動される。フルブリッジ回路２００では、それぞれのレグに含まれる二つのアームの中点から出力端子Ｖｏが引き出される。
　図２に、ハーフブリッジ回路の例として、同期整流型昇圧チョッパ回路１００を示す。同期整流型昇圧チョッパ回路１００では、スイッチング素子Ｑ１及びスイッチング素子Ｑ２をそれぞれ含むアームが直列に接続されたレグを含む。スイッチング素子Ｑ１のゲート端子とソース端子には、入力信号Ｉｎ１に従ってスイッチング素子Ｑ１のゲートを駆動するゲート駆動回路ＧＤ１が接続されている。また、スイッチング素子Ｑ２のゲート端子とソース端子には、入力信号Ｉｎ２に従ってスイッチング素子Ｑ２のゲートを駆動するゲート駆動回路ＧＤ２が接続されている。
　そして、入力電源１０１が、スイッチング素子Ｑ１のソース端子とスイッチング素子Ｑ２のドレイン端子との中点と、スイッチング素子Ｑ２のソース端子側とに、スイッチング素子Ｑ２に並列に接続されている。入力電源１０１は、スイッチング素子Ｑ１のソース端子とスイッチング素子Ｑ２のドレイン端子との中点側がプラス、スイッチング素子Ｑ２のソース端子側にマイナスとなるように接続される。そして、入力電源１０１のプラス側がプラスとなるように、入力電源１０１に並列に有極性電解コンデンサ１０２が接続されている。さらに、有極性電解コンデンサ１０２のプラス側と、スイッチング素子Ｑ１のソース端子とスイッチング素子Ｑ２のドレイン端子との中点との間にはインダクタンス１０３が直列に接続されている。
　スイッチング素子Ｑ１のドレイン端子側と、スイッチング素子Ｑ２のソース端子側とに、負荷１０４がレグに並列になるように接続されている。また、負荷１０４に並列に、スイッチング素子Ｑ１のドレイン端子側がプラスとなるように有極性電解コンデンサが接続されている。
　図３は、図１に示す同期整流型昇圧チョッパ回路１００のゲート駆動回路ＧＤ１の詳細構成を説明する回路図である。ゲート駆動回路ＧＤ１及びゲート駆動回路ＧＤ２は、同一の構成を有する。ゲート駆動回路ＧＤ１及びゲート駆動回路ＧＤ２両者に共通する構成の説明には「１」及び「２」を省略する。
　ゲート電源ＶｓにスイッチＳ１及びスイッチＳ２が直列に接続されている。ゲート電源Ｖｓのマイナス側はグランド（ＧＮＤ）に接続されている。スイッチＳ１及びスイッチＳ２は、入力信号Ｖｓｉｇに応じて開閉される。スイッチＳ１とスイッチＳ２との中点である出力端子Ｖｏｕｔは、接続線１１によってスイッチング素子Ｑのゲート端子に接続され、スイッチＳ２のＧＮＤ側端子Ｖｇｎｄは接続線１２によってスイッチング素子Ｑのソース端子に接続される。スイッチＳ１、スイッチＳ２、出力端子Ｖｏｕｔ及びＧＮＤ側端子Ｖｇｎｄを含んでゲートドライバ１０が構成される。ゲートドライバ１０の出力端子Ｖｏｕｔからは、スイッチＳ１及びスイッチＳ２のオンオフにより、スイッチング素子Ｑのゲート端子に対する制御信号が出力される。スイッチＳ１及びスイッチＳ２としては、例えばＭＯＳＦＥＴ等の公知のスイッチング素子を用いることができる。ここでは、ゲートドライバ１０が本発明の制御部に対応する。接続線１１及び接続線１２が、それぞれ本発明の第１接続線及び第２接続線に対応する。また、出力端子Ｖｏｕｔ及びＧＮＤ側端子Ｖｇｎｄが、それぞれ本発明の第１端子および第２端子に対応する。
　接続線１２の出力端子Ｖｏｕｔと、スイッチング素子Ｑのゲート端子との間には、それぞれ抵抗と並列に接続されたコンデンサが２つ直列に接続されている。スイッチング素子Ｑのゲート端子側には、コンデンサＣｓと、これに並列に接続される抵抗Ｒｓが配置されている。そして、スイッチＳ１及びスイッチＳ２の中点側には、コンデンサＣｐとこれに並列に接続された抵抗Ｒｐが配置されている。コンデンサＣｓ及びコンデンサＣｐは、スイッチング素子Ｑのスイッチング時に、瞬間的にスイッチング素子Ｑの電荷を充放電するスピードアップコンデンサとして機能する。また、抵抗Ｒｓ及び抵抗Ｒｐはスイッチング素子Ｑのオン時に微小電流を流すための制限抵抗として機能する。コンデンサＣｓ及びコンデンサＣｐにより、スイッチング素子Ｑのゲート電圧に対する負バイアスを生成することができる。ここでは、コンデンサＣｓ及び抵抗Ｒｓが、それぞれ本発明の第１コンデンサ及び第１抵抗に対応する。そして、コンデンサＣｐ及び抵抗Ｒｐが、それぞれ本発明の第２コンデンサ及び第２抵抗に対応する。
　図４は、実施例１に係るゲート駆動回路を、ゲート駆動回路ＧＤ１及びゲート駆動回路ＧＤ２として備えた同期整流型昇圧チョッパ回路１００の動作シーケンスを示す。ここでは、vds_Q1及びvgs_Q1は、それぞれスイッチング素子Ｑ１のドレイン・ソース間電圧及びゲート・ソース間電圧を示す。vds_Q2及びvgs_Q2は、それぞれスイッチング素子Ｑ２のドレイン・ソース間電圧及びゲート・ソース間電圧を示す。Ｉｎ１及びＩｎ２は、それぞれゲート駆動回路ＧＤ１及びゲート駆動回路ＧＤ２の入力信号を示す。
　このようなコンデンサＣｓと抵抗Ｒｓに対して、スイッチＳ１及びスイッチＳ２側に、並列に接続されたコンデンサＣｐ及び抵抗Ｒｐを接続することにより、スイッチング素子Ｑのゲートターンオフ時のゲート電圧（ゲート・ソース間電圧）を高く保持することができる。これにより、サージ電圧を低減し、サージ電圧が定格電圧Vratを超えることによるスイッチング素子Ｑの破壊を抑制することができる。図４では、vgs_Q1につきモードIVS、vgs_Q2につきモードIISにおける波形に示されているように、ゲートターンオフ時のゲート・ソース間電圧は、サージSr1_Q1及びSr1_Q2が発生しても定格電圧Vratを超えない。さらに、他方のアームのスイッチング素子のスイッチングによるスイッチングノイズ発生時のゲート電圧を低く保持することができる。これにより、ゲート電圧がVthを超えてスイッチング素子Ｑが誤点弧することを抑制できる。図４では、vgs_Q1につきモードIS、vgs_Q2につきモードIIISにおける波形に示されているように、スイッチングノイズNz1_Q1及びNz1_Q2発生時のゲート・ソース間電圧はVthを超えないので誤点弧が抑制される。
　次に、実施例１に係るゲート駆動回路１の動作原理について詳細に説明する。図５（Ａ）～（Ｅ）は、ゲート駆動回路における電流の経路の遷移を説明する図である。図６は、スイッチＳ１及びＳ２のオンオフによる、ゲート・ソース間電圧vgs、コンデンサＣｐの電圧vcp、コンデンサＣsの電圧vcsの変化を示すグラフである。
　モードIDについて説明する。モードIDにおける電流の経路を図５（Ａ）に示す。ここでは、スイッチング素子Ｑは寄生ダイオードＤｉとこれに並列に接続された入力容量Ｃｉｓｓで表現している。まず、時刻Ｔ０でゲートドライバのスイッチＳ１がターンオンされる。このとき、ゲート電源Ｖｓから供給される電流がコンデンサＣｐ及びコンデンサＣｓを通り、スイッチング素子Ｑの入力容量Ｃｉｓｓを充電する。スイッチング素子Ｑの入力容量Ｃｉｓｓが充電されることによって、図６に示すように、スイッチング素子Ｑのゲート・ソース間電圧vgsが大きくなり、ターンオン状態に遷移する。
　次に、モードIIDについて説明する。モードIIDにおける電流の経路を図５（Ｂ）に示す。モードIIDは、スイッチング素子Ｑの入力容量Ｃｉｓｓが充電され、時刻Ｔ１でターンオンされている期間である。このとき、スイッチング素子Ｑの寄生ダイオードＤｉにより、図６に示すようにゲート・ソース間電圧vgsは一定電圧VFにクランプされる。
　次に、モードIIIDについて説明する。モードIIIDにおける電流の経路を図５（Ｃ）に示す。ここでは、時刻Ｔ２でスイッチＳ１がターンオフされ、スイッチＳ２がターンオンされる。これによって、図６に示すように、スイッチング素子Ｑの入力容量ＣｉｓｓがコンデンサＣｐ及びコンデンサＣｓを通って放電されて、ターンオフ状態に遷移する。図６に示すように、スイッチング素子Ｑのゲート・ソース間電圧vgsは高い電圧でターンオフするので、ゲートサージを低減し、スイッチング素子Ｑの破壊を抑制することができる。
　次に、モードIVDについて説明する。モードIVDにおける電流の経路を図５（Ｄ）に示す。このとき、スイッチング素子Ｑの入力容量Ｃｉｓｓ、コンデンサＣｐ及びコンデンサＣｓは、抵抗Ｒｐ及び抵抗Ｒｓを通って充放電される。図６に示すように、スイッチング素子Ｑのゲート・ソース間電圧vgsは高い電圧を保持するので、逆導通損失を低減することができる。
　次に、モードVDについて説明する。モードVDにおける電流の経路を図５（Ｅ）に示す。このとき、スイッチング素子Ｑの入力容量Ｃｉｓｓ及びコンデンサＣｓは、抵抗Ｒｓ及び抵抗Ｒｐを通って放電される。図６に示すように、スイッチング素子Ｑのゲート・ソース間電圧vgsは、ＲＣ時定数により０Ｖ方向へと移行する。
（シミュレーション）
　次に、実施例１に係るゲート駆動回路１に対応するモデルとして図７に示すゲート駆動回路Ｓｉｍ１を作成し、回路シミュレータソフトを用いて、負バイアス化の効果を確認した。
　回路シミュレータソフトでは、ゲート電圧を１２Ｖ、駆動周波数を１００ｋＨｚ、デューティ比を５０％、抵抗Ｒｐの抵抗値を１３０Ω、抵抗Ｒｓの抵抗値を２００Ω、コンデンサＣｐの容量を６００ｐＦ、コンデンサＣｓの容量を２２ｎＦと設定してシミュレーションを行った。
　図８の上段はスイッチング素子Ｑのゲート電圧vgsの変化を示し、図８の下段は入力信号Vsigの変化を示す。図８に網掛けで示すように、スイッチング素子Ｑのターンオフ時（入力信号Vsigがオフになった時）には、ゲート電圧vgsは高い電圧時にターンオフを実現していることが確認できる。
（フルブリッジ回路）
　本実施例に係るゲート駆動回路１を、図２に示すようなハーフブリッジ回路の一つのレグの対向アームを構成するスイッチング素子Ｑ１及びスイッチング素子Ｑ２のゲート駆動回路として用いる場合について説明してきたが、ゲート駆動回路１は、図１（Ｂ）に示すような二つのレグを有するフルブリッジ回路に含まれるスイッチング素子のゲート駆動回路として用いることもできる。図９は、このようなフルブリッジ回路の二つのレグの下アームのみを示した図である。ここでは、左側のアームがスイッチング素子Ｑ１を備え、右側のアームがスイッチング素子Ｑ２を備える。スイッチング素子Ｑ１及びスイッチング素子Ｑ２のそれぞれに対するゲート駆動回路１－１及びゲート駆動回路１－２の構成要素は符号の後に１又は２を付している。各構成要素は上述のゲート駆動回路１と同様であるため説明は省略する。ここでは、スイッチング素子Ｑ１のゲート駆動回路１－１及びスイッチング素子Ｑ２のゲート駆動回路１－２を同一のゲート電源Ｖｓによって動作させている。
　このように、ゲート駆動回路１をフルブリッジ回路のスイッチング素子のゲート駆動に適用した場合には、スイッチング素子Ｑ１及びスイッチング素子Ｑ２のそれぞれのソース端子と、ゲート電源Ｖｓのマイナス端子間に、コンデンサ及び抵抗が存在しないため、ゲート駆動回路１－１とゲート駆動回路１－２との間に相互干渉が生じない。例えば、スイッチング素子Ｑ１がオンした瞬間（ゲートターンオン時）には、図１０（Ａ）の破線で示すような経路で電流が流れ、スイッチング素子Ｑ１がオフした瞬間（ゲートオフ時）には、図１０（Ｂ）の破線で示すような経路で電流が流れるため、ゲート・ソース間電圧のノイズが増加したり、負バイアス値が干渉したりすることがない。スイッチング素子Ｑ１及びスイッチング素子Ｑ２のそれぞれのソース端子と、ゲート電源Ｖｓのマイナス端子間に、コンデンサ及び抵抗が存在すると、配線の寄生インダクタンスにより、他方（上の例ではゲート駆動回路１－２の接続線１２－２にも電流が流れるので、スイッチング素子Ｑ２側のコンデンサが充電される。これにより、スイッチング素子Ｑ２のノイズがゲート・ソース間電圧vgs2のノイズが増加したり、負バイアスに影響が発生したりするという干渉が生じる。ゲート駆動回路１をフルブリッジ回路のスイッチング素子のゲート駆動に用いても、このような相互干渉は発生しないため、上述のような、ゲート・ソース間電圧にノイズの増加や負バイアス値の干渉を抑制することができる。
　図１１は、スイッチング素子Ｑ１のゲート・ソース間電圧vgs1を実線で示し、スイッチング素子Ｑ２のゲート・ソース間電圧vgs2を破線で示す。上述したように、ゲート・ソース間電圧vgs1及びゲート・ソース間電圧vgs2のいずれにもノイズの増加や負バイアス値の干渉は見られない。
〔実施例２〕
　次に、本発明の実施例２に係るゲート駆動回路２について説明する。実施例１と共通する構成については、同じ符号を用いて詳細な説明を省略する。本実施例に係るゲート駆動回路２について、図１及び図２に示すスイッチング回路及び同期整流型昇圧チョッパ回路１００のスイッチング素子Ｑ１及びスイッチング素子Ｑ２のゲートをそれぞれ駆動するゲート駆動回路ＧＤ１及びゲート駆動回路ＧＤ２として適用することができる。また、ゲート駆動回路２は、図１２に示すような、フルブリッジ回路を構成するスイッチング素子のゲート駆動にも適用することができる。
　図１２に本実施例に係るゲート駆動回路２を示す。本実施例に係るゲート駆動回路２は、実施例１に係るゲート駆動回路１にミラークランプ回路２１を追加した構成である。図１３は、実施例２に係るゲート駆動回路２を、ゲート駆動回路ＧＤ１及びゲート駆動回路ＧＤ２として備えた同期整流型昇圧チョッパ回路１００の動作シーケンスを示す。
　ミラークランプ回路２１は、ＮチャネルＭＯＳＦＥＴであるスイッチング素子Ｑｓ、コンパレータ２１１、クランプロジック回路部２１２及び定電圧源２１３を有する。コンパレータ２１１の反転入力端子とスイッチング素子Ｑｓのドレイン端子とは、コンデンサＣｓとコンデンサＣｐとの間において、出力端子Ｖｏｕｔとスイッチング素子Ｑのゲート端子との接続線１１に接続される。コンパレータ２１１の非反転入力端子は、電圧Ｖｔｈを出力する定電圧源２１３のプラス端子に接続される。コンパレータ２１１の出力端子は、クランプロジック回路部２１２の入力端子に接続される。定電圧源２１３のマイナス端子は接続線１２に接続される。スイッチング素子Ｑｓのゲート端子はクランプロジック回路部２１２の出力端子に接続され、ソース端子は接続線１２に接続される。スイッチＳ１、スイッチＳ２、出力端子Ｖｏｕｔ、ＧＮＤ側端子Ｖｇｎｄ及びミラークランプ回路２１を含んでゲートドライバ２０が構成される。
　コンパレータ２１１は、非反転入力端子に入力される電圧、すなわち、コンデンサＣｓとコンデンサＣｐとの中点との電圧が、反転入力端子に入力される閾値Ｖｔｈよりも大きい場合には、出力端子からＨｉｇｈ信号を出力し、非反転入力端子に入力される電圧が、反転入力端子に入力される電圧よりも小さい場合には、出力端子からＬｏｗ信号を出力する。クランプロジック回路部２１２は、コンパレータ２１１からＬｏｗ信号が入力された場合には、スイッチング素子Ｑｓをオンさせる。
　このように、実施例２に係るゲート駆動回路２では、実施例１の構成にミラークランプ回路２１を追加することにより、図１３のモードIVSにおけるvds_Q1（モードIISにおけるvds_Q2についても同様である。）に見られるように、スイッチング素子Ｑのゲート電圧を２段階で変化させることができる。このため、実施例１に係るゲート駆動回路１に比べて、スイッチング素子Ｑ２がターンオンされる時刻Ｔ３におけるvgs_Q1の波形に見られるようにスイッチングノイズ発生時のスイッチング素子Ｑのゲート電圧を低く保持することができる。また、ミラークランプ回路２１のスイッチング素子Ｑｓによりミラー電流のインピーダンスを小さくすることができる。これにより、スイッチングノイズを低減することができる。
　次に、実施例２に係るゲート駆動回路２の動作原理について詳細に説明する。図１４（Ａ）～（Ｅ）は、ゲート駆動回路における電流の経路の遷移を説明する図である。図１５は、スイッチＳ１及びＳ２のオンオフによる、ゲート・ソース間電圧vgs、コンデンサＣｐの電圧vcp、コンデンサＣｓの電圧vcs、スイッチング素子Ｑｓの電圧vqsの変化を示すグラフである。
　モードIDについて説明する。モードIDにおける電流の経路を図１４（Ａ）に示す。ここでは、スイッチング素子Ｑは寄生ダイオードＤｉとこれに並列に接続された入力容量Ｃｉｓｓで表現している。まず、時刻Ｔ０でゲートドライバのスイッチＳ１がターンオンされる。このとき、ゲート電源Ｖｓから供給される電流がコンデンサＣｐ及びコンデンサＣｓを通り、スイッチング素子Ｑの入力容量Ｃｉｓｓを充電する。スイッチング素子Ｑの入力容量Ｃｉｓｓが充電されることによって、図１５に示すように、スイッチング素子Ｑのゲート・ソース間電圧vgsが大きくなり、ターンオン状態に遷移する。
　次に、モードIIDについて説明する。モードIIDにおける電流の経路を図１４（Ｂ）に示す。モードIIDは、スイッチング素子Ｑの入力容量Ｃｉｓｓが充電され、時刻Ｔ１でターンオンされている期間である。このとき、スイッチング素子Ｑの寄生ダイオードＤｉにより、図１５に示すようにゲート・ソース間電圧vgsは一定電圧ＶＦにクランプされる。
　次に、モードIIIDについて説明する。モードIIIDにおける電流の経路を図１４（Ｃ）に示す。ここでは、時刻Ｔ２でスイッチＳ１がターンオフされ、スイッチＳ２がターンオンされる。これによって、図１４（Ｃ）に示すように、スイッチング素子Ｑの入力容量ＣｉｓｓがコンデンサＣｐ及びコンデンサＣｓを通って放電されて、ターンオフ状態に遷移する。図１５に示すように、スイッチング素子Ｑのゲート・ソース間電圧vgsは高い電圧でターンオフするので、ゲートサージを低減し、スイッチング素子Ｑの破壊を抑制することができる。
　Vcp_II及びVcs_IIはそれぞれモードIID終わりのコンデンサＣｐ及びコンデンサＣｓの両端の電圧、Vqs_III及びVcp_IIIはそれぞれモードIIID終わりのミラークランプ回路２１のスイッチング素子Ｑｓのドレイン・ソース間電圧及びコンデンサＣｐの両端の電圧である。また、Qgは及びCissはスイッチング素子Ｑのゲート電荷量及び入力容量である。Cp及びCsは、それぞれコンデンサＣｐ及びコンデンサＣｓの容量である。これらの物理量と、ミラークランプ回路２１のスイッチング素子Ｑｓがオンする閾値電圧Vthとの間に以下の式が成り立つ。
Figure JPOXMLDOC01-appb-M000001
　次に、モードIVDについて説明する。モードIVDにおける電流の経路を図１４（Ｄ）に示す。このとき、スイッチング素子Ｑの入力容量Ｃｉｓｓ、コンデンサＣｐ及びコンデンサＣｓは、抵抗Ｒｐ及び抵抗Ｒｓを通って充放電される。図１５に示すように、スイッチング素子Ｑのゲート・ソース間電圧vgsは高い電圧を保持するので、逆導通損失を低減することができる。
　次に、モードVDについて説明する。モードVDにおける電流の経路を図１４（Ｅ）に示す。スイッチング素子Ｑｓのドレイン・ソース間電圧がＶｔｈ以下になると、スイッチング素子Ｑｓは導通状態に移行する。これにより、モードIVDとモードVDとにわたるスイッチング素子Ｑの２段階ターンオフが実現する。上述したように、スイッチング素子Ｑｓのドレイン端子は、コンデンサＣｓとコンデンサＣｐとの中点に接続され、ソース端子は接続線１２に接続されている。スイッチング素子Ｑの負バイアス値を大きくすることで、対向アームのスイッチング素子のスイッチング時のスイッチングノイズによる誤動作を防止することができる。
　次に、モードVIDについて説明する。モードVIDにおける電流の経路を図１４（Ｆ）に示す。このとき、スイッチング素子Ｑの入力容量Ｃｉｓｓ及びコンデンサＣｓは、抵抗Ｒｓ及びオンされたスイッチング素子Ｑｓを通って放電される。図１５に示すように、スイッチング素子Ｑのゲート・ソース間電圧vgsは、ＲＣ時定数により０Ｖ方向へと移行する。
（シミュレーション）
　次に、実施例２に係るゲート駆動回路２に対応するモデルとして図１６に示すゲート駆動回路Ｓｉｍ２を作成し、シミュレータソフトを用いて、負バイアス化の効果を確認した。
　回路シミュレータソフトでは、実施例１の場合と同様に、ゲート電圧を１２Ｖ、駆動周波数を１００ｋＨｚ、デューティ比を５０％、抵抗Ｒｐの抵抗値を１３０Ω、抵抗Ｒｓの抵抗値を２００Ω、コンデンサＣｐの容量を６００ｐＦ、コンデンサＣｓの容量を２２ｎＦと設定してシミュレーションを行った。
　図１７の上段はスイッチング素子Ｑのゲート電圧vgsの変化を示し、図１７の下段は入力信号Vsigの変化を示す。図１７に網掛けで示すように、スイッチング素子Ｑのターンオフ時（入力信号Vsigがオフになった時）には、ゲート電圧vgsは高い電圧時にターンオフを実現していることが確認できる。そして、ミラークランプ回路のスイッチング素子Ｑｓが導通するとゲート電圧vgsが急峻に減衰していることが分かる。例えば、対向アームのスイッチング素子のスイッチング時にゲート・ソース間電圧vgsを低くすることでスイッチングノイズを低減し、誤動作を抑制することができる。
〔実施例３〕
　次に、本発明の実施例３に係るゲート駆動回路３について説明する。実施例１及び実施例２と共通する構成については、同じ符号を用いて詳細な説明を省略する。本実施例に係るゲート駆動回路について、図１及び図２に示すスイッチング回路及び同期整流型昇圧チョッパ回路１００のスイッチング素子Ｑ１及びスイッチング素子Ｑ２のゲートをそれぞれ駆動するゲート駆動回路ＧＤ１及びゲート駆動回路ＧＤ２として適用することができる。また、ゲート駆動回路３は、図９に示すような、フルブリッジ回路を構成するスイッチング素子のゲート駆動にも適用することができる。
　図１８に本実施例に係るゲート駆動回路３を示す。本実施例に係るゲート駆動回路３は、実施例２に係るゲート駆動回路２に、ダイオードＤｔ及び抵抗Ｒｔを追加した構成である。図１９は、実施例３に係るゲート駆動回路３を、ゲート駆動回路ＧＤ１及びゲート駆動回路ＧＤ２として備えた同期整流型昇圧チョッパ回路１００の動作シーケンスを示す。
　ゲート駆動回路３では、直列に接続されたダイオードＤｔ及び抵抗Ｒｔが、コンデンサＣｐ及び抵抗Ｒｐと並列に接続されている。ダイオードＤｔは、スイッチング素子Ｑのゲート端子から出力端子Ｖｏｕｔに向かう方向が順方向となるように接続される。ダイオードＤｔのカソード端子が出力端子Ｖｏｕｔに接続され、ダイオードＤｔのアノード端子が抵抗Ｒｔに接続される。一端をダイオードＤｔのアノード端子に接続された抵抗Ｒｔの他端は、コンデンサＣｓ及び抵抗Ｒｓに接続される。ここでは、ダイオードＤｔ及び抵抗Ｒｔが、それぞれ本発明の第１ダイオード及び第３抵抗に対応する。
　実施例２に係るゲート駆動回路２に、ダイオードＤｔ及び抵抗Ｒｔを追加することにより、モードIVDにおけるスイッチング素子Ｑのゲート電圧vgsの減少を調整することができる。これにより、モードIVD期間のゲート電圧を高い値で保持できるので、モードIVSにおけるスイッチング素子Ｑ１の逆導通損失を低減することができる（モードIISにおけるスイッチング素子Ｑ２についても同様）。また、ゲート駆動回路３は、実施例２と同様にミラークランプ回路２１を備えているので、対向アームのスイッチング素子のスイッチングによるスイッチングノイズ発生時のゲート電圧を低くすることができる。これにより、例えば、モードISにおける、スイッチング素子Ｑ２のターンオン時のスイッチングノイズNz2_Q1によるスイッチング素子Ｑ１の誤動作を防止することができる。
（シミュレーション）
　次に、実施例３に係るゲート駆動回路３に対応するモデルとして図２０に示すゲート駆動回路Ｓｉｍ３を作成し、回路シミュレータソフトを用いて、負バイアス化の効果を確認した。
　回路シミュレータソフトでは、ゲート電圧を１２Ｖ、駆動周波数を１００ｋＨｚ、デューティ比を５０％、抵抗Ｒｐの抵抗値を１３０Ω、抵抗Ｒｓの抵抗値を２００Ω、コンデンサＣｐの容量を６００ｐＦ、コンデンサＣｓの容量を２２ｎＦ、抵抗Ｒｔの抵抗値３００Ωと設定してシミュレーションを行った。
　図２１の上段はスイッチング素子Ｑのゲート電圧vgsの変化を示し、図２２の下段は入力信号Vsigの変化を示す。図１８の上段では、破線が実施例２に対応するモデルであるゲート駆動回路Ｓｉｍ２のゲート電圧vgsの波形を示し、実線が実施例３に対応するモデルであるゲート駆動回路Ｓｉｍ３のゲート電圧vgsの波形を示す。実施例３に係るゲート駆動回路３では、図２１に網掛けで示すように、抵抗Ｒｔの抵抗値を変更することでモードIVsの時間を調整することができる。これにより、例えば、対向アームのスイッチング素子のスイッチングタイミングに合わせて抵抗Ｒｔの抵抗値を調整し、ゲート・ソース間電圧vgsを低くすることでスイッチングノイズを低減し、誤動作を抑制することができる。
〔実施例４〕
　次に、本発明の実施例４に係るゲート駆動回路４について説明する。実施例１、実施例２及び実施例３と共通する構成については、同じ符号を用いて詳細な説明を省略する。本実施例に係るゲート駆動回路について、図１及び図２に示すスイッチング回路及び同期整流型昇圧チョッパ回路１００のスイッチング素子Ｑ１及びスイッチング素子Ｑ２のゲートをそれぞれ駆動するゲート駆動回路ＧＤ１及びゲート駆動回路ＧＤ２として適用することができる。また、ゲート駆動回路４は、図９に示すような、フルブリッジ回路を構成するスイッチング素子のゲート駆動にも適用することができる。
　図２２に本実施例に係るゲート駆動回路４を示す。本実施例に係るゲート駆動回路４は、実施例３に係るゲート駆動回路３に、ダイオードＤｆ及び抵抗Ｒｆを追加した構成である。図２３は、実施例４に係るゲート駆動回路４を、ゲート駆動回路ＧＤ１及びゲート駆動回路ＧＤ２として備えた同期整流型昇圧チョッパ回路１００の動作シーケンスを示す。
　ゲート駆動回路４では、直列に接続されたダイオードＤｆ及び抵抗Ｒｆが、スイッチング素子Ｑのゲート・ソース間に並列に接続されている。ダイオードＤｆは、スイッチング素子Ｑのソース端子からゲート端子に向かう方向が順方向となるように接続される。ダイオードＤｆのカソード端子は、スイッチング素子Ｑのゲート素子と出力端子Ｖｏｕｔとの接続線１１における、スイッチング素子Ｑのゲート素子と、コンデンサＣｓ及び抵抗Ｒｓとの間に接続される。ダイオードＤｆのアノード端子は、抵抗Ｒｆの一端に接続される。そして、抵抗Ｒｆの他端は、スイッチング素子Ｑのソース端子と、ミラークランプ回路２１との間において接続線１２に接続される。ここで、ダイオードＤｆ及び抵抗Ｒｆは、それぞれ本発明の第２ダイオード及び第４抵抗に対応する。
　ゲート駆動回路４は、実施例３に係るゲート駆動回路３に、ダイオードＤｆ及び抵抗Ｒｆを追加することにより、モードIS及びモードIISおけるスイッチング素子Ｑ１のゲート電圧vgs_Q1の増加（モードIIIS及びモードIVSにおけるスイッチング素子Ｑ２のゲート電圧vgs_Q2の増加も同様である。）を調整することができる。また、ゲート駆動回路４は、実施例２と同様にミラークランプ回路２１を備えているので、対向アームのスイッチング素子のスイッチングによるスイッチングノイズ発生時のゲート電圧を低くすることができる。これにより、例えば、モードISにおける、スイッチング素子Ｑ２のターンオン時のスイッチングノイズNz4_Q1によるスイッチング素子Ｑ１の誤動作を防止することができる。また、ゲート駆動回路４は、実施例３と同様に、コンデンサＣｐ及び抵抗Ｒｐに並列に、ダイオードＤｔ及び抵抗Ｒｔを備えるので、モードIVSにおけるスイッチング素子Ｑのゲート電圧vgsの減少を調整することができる。これにより、モードIVS期間のゲート電圧を高い値で保持できるので、モードIVSにおけるスイッチング素子Ｑ１の逆導通損失を低減することができる（モードIISにおけるスイッチング素子Ｑ２についても同様）。
（シミュレーション）
　次に、実施例４に係るゲート駆動回路４に対応するモデルとして図２４に示すゲート駆動回路Ｓｉｍ４を作成し、回路シミュレータソフトを用いて、負バイアス化の効果を確認した。
　回路シミュレータソフトでは、ゲート電圧を１２Ｖ、駆動周波数を１００ｋＨｚ、デューティ比を５０％、抵抗Ｒｐの抵抗値を１３０Ω、抵抗Ｒｓの抵抗値を２００Ω、コンデンサＣｐの容量を６００ｐＦ、コンデンサＣｓの容量を２２ｎＦ、抵抗Ｒｔの抵抗値３００Ω、抵抗Ｒｆの抵抗値１５０Ωと設定してシミュレーションを行った。
　図２５の上段はスイッチング素子Ｑのゲート電圧vgsの変化を示し、図２５の下段は入力信号Vsigの変化を示す。図２５の上段では、破線が実施例３に対応するモデルであるゲート駆動回路Ｓｉｍ３のゲート電圧vgsの波形を示し、実線が実施例４に対応するモデルであるゲート駆動回路Ｓｉｍ４のゲート電圧vgsの波形を示す。スイッチング素子Ｑのターンオフ時において、抵抗Ｒｆの抵抗値を変更することでモードIs、モードIIsにおけるゲート電圧vgsの増加を調整することができる。これにより、例えば、図２５に網掛けで示すデッドタイム時間に合わせて抵抗Ｒｆの抵抗値を調整することで、ゲート・ソース間電圧vgsを高くでき、逆導通損失を低減することが可能となる。
〔実施例５〕
　次に、本発明の実施例５に係るゲート駆動回路５について説明する。実施例１、実施例２、実施例３及び実施例４と共通する構成については、同じ符号を用いて詳細な説明を省略する。本実施例に係るゲート駆動回路について、図１及び図２に示すスイッチング回路及び同期整流型昇圧チョッパ回路１００のスイッチング素子Ｑ１及びスイッチング素子Ｑ２のゲートをそれぞれ駆動するゲート駆動回路ＧＤ１及びゲート駆動回路ＧＤ２として適用することができる。また、ゲート駆動回路５は、図９に示すような、フルブリッジ回路を構成するスイッチング素子のゲート駆動にも適用することができる。
　図２６に本実施例に係るゲート駆動回路５を示す。本実施例に係るゲート駆動回路５は、実施例４に係るゲート駆動回路４に、抵抗Ｒｇｏｎと、直列に接続されたＤｐ及び抵抗Ｒｇｏｆｆとを追加した構成である。図２７は、実施例５に係るゲート駆動回路５を、ゲート駆動回路ＧＤ１及びゲート駆動回路ＧＤ２として備えた同期整流型昇圧チョッパ回路１００の動作シーケンスを示す。
　ゲート駆動回路５では、コンデンサＣｐの出力端子Ｖｏｕｔ側に抵抗Ｒｇｏｎが接続されている。これにより、直列に接続されたコンデンサＣｐ及び抵抗Ｒｇｏｎと、抵抗Ｒｐと、直列に接続されたダイオードＤｔ及び抵抗Ｒｔとが、並列に接続される。さらに、ゲート駆動回路５では、抵抗Ｒｇｏｎに対して、直列に接続されたダイオードＤｐと抵抗Ｒｇｏｆｆが並列に接続される。ダイオードＤｐは、スイッチング素子Ｑのゲート端子から出力端子Ｖｏｕｔに向かう方向が順方向となるように接続される。ダイオードＤｐのカソード端子が出力端子Ｖｏｕｔに接続され、アノード端子が抵抗Ｒｇｏｆｆの一端に接続される。Ｒｇｏｆｆの他端は、コンデンサＣｐの出力端子Ｖｏｕｔ側に接続される。ここでは、抵抗Ｒｇｏｎ、抵抗Ｒｇｏｆｆ及びダイオードＤｐが、それぞれ第５抵抗、第６抵抗及び第３ダイオードに対応する。
　ゲート駆動回路５は、実施例３に係るゲート駆動回路３の、コンデンサＣｐと、抵抗Ｒｐと、直列に接続されたダイオードＤｔ及び抵抗Ｒｔとが並列に接続された構成に、抵抗Ｒｇｏｎ、ダイオードＤｐ及び抵抗Ｒｇｏｆｆを追加することにより、スイッチング素子Ｑのスイッチング速度を調整することができる。これにより、ゲート駆動回路３よりもスイッチングノイズやターンオフサージを低減することができる。また、ゲート駆動回路５は、実施例２と同様にミラークランプ回路２１を備えているので、対向アームのスイッチング素子のスイッチングによるスイッチングノイズ発生時のゲート電圧を低くすることができる。これにより、例えば、モードISにおける、スイッチング素子Ｑ２のターンオン時のスイッチングノイズNz5_Q1によるスイッチング素子Ｑ１の誤動作を防止することができる。また、ゲート駆動回路５は、実施例４と同様にダイオードＤｆ及び抵抗Ｒｆを備えるので、モードIS及びモードIISおけるスイッチング素子Ｑ１のゲート電圧vgs_Q1の増加（モードIIIS及びモードIVSにおけるスイッチング素子Ｑ２のゲート電圧vgs_Q2の増加も同様である。）を調整することができる。
〔実施例６〕
　次に、本発明の実施例６に係るゲート駆動回路６について説明する。実施例１、実施例２、実施例３、実施例４及び実施例５と共通する構成については、同じ符号を用いて詳細な説明を省略する。本実施例に係るゲート駆動回路６について、図１及び図２に示すスイッチング回路及び同期整流型昇圧チョッパ回路１００のスイッチング素子Ｑ１及びスイッチング素子Ｑ２のゲートをそれぞれ駆動するゲート駆動回路ＧＤ１及びゲート駆動回路ＧＤ２として適用することができる。また、ゲート駆動回路６は、図９に示すようなフルブリッジ回路を構成するスイッチング素子のゲート駆動にも適用することができる。
　図２８に本実施例に係るゲート駆動回路６を示す。本実施例に係るゲート駆動回路６は、実施例５に係るゲート駆動回路５に、直列に接続された抵抗Ｒｇ及びコンデンサＣｇと、直列に接続されたダイオードＤｇ及びツェナーダイオードＺＤｇを追加した構成である。
　ゲート駆動回路６では、スイッチング素子Ｑのゲート端子及びソース端子と、ダイオードＤｆ及び抵抗Ｒｆとの間において、接続線１１及び接続線１２との間に、直列に接続されたダイオードＤｇ及びツェナーダイオードＺＤｇが接続される。ダイオードＤｇのアノード端子が接続線１１に接続され、ダイオードＤｇのカソード端子がツェナーダイオードＺＤｇのカソード端子に接続され、ツェナーダイオードＺＤｇのアノード端子が接続線１２に接続される。そして、コンデンサＣｇがツェナーダイオードＺＤｇに接続される。すなわち、コンデンサＣｇの一端はダイオードＤｇのカソード端子とツェナーダイオードＺＤｇのカソード端子との中点に接続され、コンデンサＣｇの他端は接続線１２に接続される。さらに、コンデンサＣｇの一端は、抵抗Ｒｇの一端に接続される。抵抗Ｒｇの他端は、ゲートドライバ２０のスイッチＳ１の出力端子Ｖｏｕｔ側とは逆側の端部を介して、ゲート電源Ｖｓのプラス側に接続される。
　ゲート駆動回路６では、上述のように接続された抵抗Ｒｇ、コンデンサＣｇ及びツェナーダイオードＺＤｇにより定電圧をゲート電源Ｖｓから生成する。このときの定電圧値は、ツェナーダイオードＺＤｇのツェナー電圧に応じて設計される。このため、定電圧値よりも大きいゲート電圧vgsが印加された場合には、ゲート電流は接続線１１からダイオードＤｇへと流れる。このとき、ツェナー電流が流れるツェナーダイオードＺＤｇの電圧はツェナー電圧に保持されるため、ゲート電圧vgsは定電圧値以下に保持され、電圧クランプが可能となる。このような構成により、ゲート駆動回路６では、過大なゲートサージを抑制することができる。また、図２８に示すように、スイッチング素子Ｑとして電流駆動のＪＦＥＴを用いた場合には、ゲート電流に応じてゲート電圧が印加されるため、ゲート電圧を抑制、すなわちゲート電流を抑制することにより、短絡時の短絡電流を抑制することができる。ここでは、抵抗Ｒｇ、コンデンサＣｇ、ツェナーダイオードＺＤｇ及びダイオードＤｇが本発明のクランプ回路に対応し、ツェナーダイオードのツェナー電圧に応じて設計される定電圧値が本発明の所定電圧値に対応する。
　ここでは、抵抗Ｒｇ、コンデンサＣｇ及びツェナーダイオードＺＤｇによって定電圧回路を生成しているが、定電圧回路の構成はこれに限られず、レギュレータ等により構成することもできる。
〔実施例７〕
　次に、本発明の実施例７に係るゲート駆動回路６について説明する。実施例１、実施例２、実施例３、実施例４、実施例５及び実施例６と共通する構成については、同じ符号を用いて詳細な説明を省略する。本実施例に係るゲート駆動回路７について、図１及び図２に示すスイッチング回路及び同期整流型昇圧チョッパ回路１００のスイッチング素子Ｑ１及びスイッチング素子Ｑ２のゲートをそれぞれ駆動するゲート駆動回路ＧＤ１及びゲート駆動回路ＧＤ２として適用することができる。また、ゲート駆動回路７は、図９に示すようなフルブリッジ回路を構成するスイッチング素子のゲート駆動にも適用することができる。
　図２９に本実施例に係るゲート駆動回路７を示す。本実施例に係るゲート駆動回路７は、実施例６に係るゲート駆動回路６にダイオードＤｃを追加した構成である。
　ゲート駆動回路７では、接続線１１におけるコンデンサＣｓとコンデンサＣｐとの中点と、接続線１２との間にダイオードＤｃが接続される。ダイオードＤｃのカソード端子は、接続線１１側に接続され、アノード端子は、接続線１２における抵抗Ｒｆとミラークランプ回路２１との間に接続される。ここではダイオードＤｃは、本発明の第４ダイオードに対応する。
　ゲート駆動回路７では、上述のように、スイッチング素子Ｑのソース端子に接続された接続線１２から、ゲート端子に接続された接続線１１に向けて電流が流れる方向が順方向となるようにダイオードＤｃを接続している。このため、スイッチング素子Ｑのターンオフ期間中にゲート電圧vgsにスイッチングノイズが生じた場合に、ダイオードＤｃにより低インピーダンス化し、ノイズをバイパスさせることができる。これにより、スイッチング素子Ｑに発生するスイッチングノイズを低減することができる。
＜付記１＞
　スイッチング素子（Ｑ）を駆動する駆動回路（１，２，３，４，５）であって、
　前記スイッチング素子（Ｑ）のゲート端子に接続される第１端子（Ｖｏｕｔ）と該スイッチング素子（Ｑ）のソース端子に接続される第２端子（Ｖｇｎｄ）とを有し、前記第１端子（Ｖｏｕｔ）から前記ゲート端子に制御信号を出力する制御部（１０）と、
　並列に接続された第１コンデンサ（Ｃｓ）及び第１抵抗（Ｒｓ）と、
　並列に接続された第２コンデンサ（Ｃｐ）及び第２抵抗（Ｒｐ）と、
を備え、
　前記ゲート端子と前記第１端子（Ｖｏｕｔ）とを接続する第１接続線（１１）の前記ゲート端子側に、前記第１コンデンサ（Ｃｓ）及び第１抵抗（Ｒｓ）が、該第１接続線（１１）に直列に接続され、
　前記第１接続線（１１）の前記第１端子（Ｖｏｕｔ）側に、前記第２コンデンサ（Ｃｐ）及び第２抵抗（Ｒｐ）が、該第１接続線（１１）に直列に接続されたことを特徴とするスイッチング素子（Ｑ）の駆動回路（１，２，３，４，５）。
１，２，３，４，５　　　：ゲート駆動回路
１０　　　：ゲートドライバ
１１，１２　　　：接続線
１００，２００　　　：スイッチング回路
Ｑ　　　：スイッチング素子
Ｃｓ，Ｃｐ　　　：コンデンサ
Ｒｓ，Ｒｐ　　　：抵抗

Claims (10)

  1. 　スイッチング素子を駆動する駆動回路であって、
    　前記スイッチング素子のゲート端子に第１接続線を介して接続される第１端子と該スイッチング素子のソース端子に第２接続線を介して接続される第２端子とを有し、前記第１端子から前記ゲート端子に制御信号を出力する制御部と、
    　並列に接続された第１コンデンサ及び第１抵抗と、
    　並列に接続された第２コンデンサ及び第２抵抗と、
    を備え、
    　前記第１接続線の前記ゲート端子側に、前記第１コンデンサ及び第１抵抗が、該第１接続線に直列に接続され、
    　前記第１接続線の前記第１端子側に、前記第２コンデンサ及び第２抵抗が、該第１接続線に直列に接続されたことを特徴とするスイッチング素子の駆動回路。
  2. 　前記第１接続線の前記第１コンデンサ及び第１抵抗と前記第２コンデンサ及び第２抵抗との中点と、前記第２接続線との間に、ミラークランプ回路を設けたことを特徴とする請求項１に記載のスイッチング素子の駆動回路。
  3. 　直列に接続された第１ダイオード及び第３抵抗を、前記第２コンデンサ及び第２抵抗に並列に接続し、
    　前記第１ダイオードのカソード端子が前記第１端子に接続されることを特徴とする請求項１又は２に記載のスイッチング素子の駆動回路。
  4. 　前記第１接続線の、前記第１コンデンサ及び第１抵抗と前記ゲート端子との間と、前記第２接続線との間に、直列に接続された第２ダイオード及び第４抵抗を接続し、
    　前記第２ダイオードのカソード端子が前記第１接続線に接続されることを特徴とする請求項１乃至３のいずれか１項に記載のスイッチング素子の駆動回路。
  5. 　前記第２コンデンサの前記第１端子側に第５抵抗を直列に接続し、
    　前記第２コンデンサ及び前記第５抵抗は、前記第２抵抗に並列に接続され、
    　直列に接続された第３ダイオードと第６抵抗が、前記第５抵抗に並列に接続され、
    　前記第３ダイオードのカソード端子が前記第１端子に接続されることを特徴とする請求項１乃至４のいずれか１項に記載のスイッチング素子の駆動回路。
  6. 　前記スイッチング素子の前記ソース端子に対する前記ゲート端子の電圧を所定電圧値以下に保持するクランプ回路を設けたことを特徴とする請求項１乃至５のいずれか１項に記載のスイッチング素子の駆動回路。
  7. 　前記第１接続線における、前記第１コンデンサ及び第１抵抗並びに前記第２コンデンサ及び第２抵抗の中点と、前記第２接続線との間に、第４ダイオードを接続し、
    　前記第４ダイオードのカソード端子が前記第１接続線に接続されることを特徴とする請求項１乃至６のいずれか１項に記載のスイッチング素子の駆動回路。
  8. 　請求項１乃至７のいずれか１項に記載のスイッチング素子の駆動回路によって駆動される前記スイッチング素子を備えたスイッチング回路。
  9. 　前記スイッチング素子によって構成されるハーフブリッジ回路を含む請求項８に記載のスイッチング回路。
  10. 　前記スイッチング素子によって構成されるフルブリッジ回路を含む請求項８に記載のスイッチング回路。
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