JP2023134570A - 出力トランジスタの駆動回路、半導体装置、自動車 - Google Patents

出力トランジスタの駆動回路、半導体装置、自動車 Download PDF

Info

Publication number
JP2023134570A
JP2023134570A JP2023110945A JP2023110945A JP2023134570A JP 2023134570 A JP2023134570 A JP 2023134570A JP 2023110945 A JP2023110945 A JP 2023110945A JP 2023110945 A JP2023110945 A JP 2023110945A JP 2023134570 A JP2023134570 A JP 2023134570A
Authority
JP
Japan
Prior art keywords
transistor
voltage
output
control electrode
circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2023110945A
Other languages
English (en)
Inventor
哲夫 立石
Tetsuo Tateishi
寛人 大下
Hiroto OSHITA
雄平 山口
Yuhei Yamaguchi
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Rohm Co Ltd
Original Assignee
Rohm Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from JP2018187509A external-priority patent/JP7132063B2/ja
Application filed by Rohm Co Ltd filed Critical Rohm Co Ltd
Publication of JP2023134570A publication Critical patent/JP2023134570A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/20—Modifications for resetting core switching units to a predetermined state
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/06—Modifications for ensuring a fully conducting state
    • H03K17/063—Modifications for ensuring a fully conducting state in field-effect transistor switches

Abstract

【課題】入力電圧ＶＩＮの低い状況における出力トランジスタＭＨのオン抵抗を低減する。【解決手段】駆動回路２００は、制御信号ＳＣＴＲＬに応じて出力トランジスタＭＨを駆動する。第１トランジスタＭ１のゲートはバイアスされ、そのソースは内部ライン２０１と接続される。出力トランジスタＭＨの制御電極には、そのオン期間において内部ライン２０１の電圧ＶＲＥＧＢが印加される。電圧補正回路２７０は内部ライン２０１に作用し、内部ライン２０１の電圧ＶＲＥＧＢを時間的に緩やかに低下させる。【選択図】図５

Description

本発明は、ＰチャンネルあるいはＰＮＰ型のトランジスタの駆動技術に関する。
スイッチングレギュレータ、インバータ、コンバータ、リレーの駆動回路は、ハーフブリッジ回路やフルブリッジ（Ｈブリッジ）回路などのスイッチング出力回路を備える。
図１は、本発明者が検討した出力回路１の構成を示す回路図である。出力回路１は、出力トランジスタＭＨおよび駆動回路２を備える。出力トランジスタＭＨは、ＰチャンネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）であり、ソースが入力端子ＩＮと接続され、ドレインが出力端子ＯＵＴと接続される。駆動回路２は、制御信号ＳＣＴＲＬに応じて、出力トランジスタＭＨのゲート電圧ＶＧを制御する。
入力電圧ＶＩＮが比較的低いアプリケーションでは、ゲート電圧ＶＧを、入力電圧ＶＩＮと接地電圧ＶＧＮＤの間でスイッチングさせるのが一般的である。しかしながら、入力電圧ＶＩＮが高いアプリケーションでは、出力トランジスタＭＨのゲート耐圧等を考慮して、ゲート電圧ＶＧを、入力電圧ＶＩＮと、所定電圧ＶＲＥＧＢ（＝ＶＩＮ－ΔＶ）の間でスイッチングさせるのが一般的である。ΔＶは、出力トランジスタＭＨのゲートソース間電圧の振幅に相当し、出力トランジスタＭＨのゲートソース間しきい値ＶＧＳ（ｔｈ）より大きく定められる。たとえばΔＶ＝５Ｖ程度である。
駆動回路２は、ドライバ４、電圧源６、レベルシフタ８を含む。電圧源６は、入力電圧ＶＩＮよりも所定電圧ΔＶだけ低い電源電圧（内部電源電圧とも称する）ＶＲＥＧＢを生成する。ドライバ４の上側電源端子には入力電圧ＶＩＮが、下側電源端子には、内部電源電圧ＶＲＥＧＢが供給される。レベルシフタ８は、電源電圧ＶＲＥＧをハイ、接地電圧ＶＧＮＤをローとする制御信号ＳＣＴＲＬを、ＶＩＮをハイ、ＶＲＥＧＢをローとする制御信号ＳＣＴＲＬ’にレベルシフトし、ドライバ４に供給する。ドライバ４は、制御信号ＳＣＴＲＬ’に応じて、ハイ（ＶＩＮ）、ロー（ＶＲＥＧＢ）の範囲で変化するゲート電圧ＶＧを生成する。
電圧源６は、ソースフォロア型のクランプ回路で構成される。具体的には第１トランジスタＭ１のゲートには、入力電圧ＶＩＮよりも所定電圧（ＶＺ）低いバイアス電圧ＶＢＩＡＳが供給される。第１トランジスタＭ１のゲートソース間電圧をＶＴＨとするとき、以下の関係が成り立つ。
ＶＲＥＧＢ＝ＶＩＮ－ＶＺ＋ＶＴＨ＝ＶＢＩＡＳ＋ＶＴＨ
すなわち出力トランジスタＭＨのゲートソース間電圧ＶＧＳの振幅ΔＶは、ΔＶ＝（ＶＺ－ＶＴＨ）となる。
特開２０１７－７７１４５号公報
（第１の課題）
以上が出力回路１の構成である。本発明者らは、図１の出力回路１について検討した結果、以下の課題を認識するに至った。
図２は、図１の電圧源６の入出力特性を示す図である。横軸は入力電圧ＶＩＮを示す。図２には、内部電源電圧ＶＲＥＧＢに加えて、入力電圧ＶＩＮ、およびバイアス電圧ＶＢＩＡＳが示される。
電圧源６が正常に動作するためには、第１トランジスタＭ１のゲートの電位ＶＢＩＡＳが、電流源７の飽和電圧ＶＳＡＴより高くなければならない。
ＶＢＩＡＳ＞ＶＳＡＴ
すなわち、ＶＩＮ＜ＶＳＡＴ＋ＶＺである低電圧領域では、ＶＩＮとＶＲＥＧＢの差分ΔＶ、すなわち出力トランジスタＭＨのゲートソース間電圧ＶＧＳが小さくなる。出力トランジスタＭＨのゲートソース間電圧ＶＧＳが小さいと、そのオン抵抗ＲＯＮが大きくなり、損失が大きくなる。
本発明者は、この問題を解決するために、図３の駆動回路を検討した。図３は、比較技術に係る駆動回路２Ｒの回路図である。駆動回路２Ｒは、減電圧検出回路１０およびスイッチＳＷ１を備える。減電圧検出回路１０は、入力電圧ＶＩＮを所定のしきい値と比較し、減電圧状態を検出する。スイッチＳＷ１は、内部電源電圧ＶＲＥＧＢの発生するラインと接地の間に設けられる。減電圧状態においてスイッチＳＷがオンとなると、内部電源電圧ＶＲＥＧＢは、接地電圧ＶＧＮＤ（＝０Ｖ）まで低下し、出力トランジスタＭＨのゲート電圧ＶＧに接地電圧ＶＧＮＤを与えることができる。
別のアプローチとして、スイッチＳＷ１に代えて、出力トランジスタＭＨのゲートと接地の間にスイッチＳＷ２が設け、減電圧状態においてスイッチＳＷ２をオンする方法も考えられる。
図３の駆動回路２Ｒでは、入力電圧ＶＩＮが低い状態においても、出力トランジスタＭＨのオン抵抗を小さく維持できる。しかしながら減電圧検出回路１０の誤動作によって、入力電圧ＶＩＮが十分に高いにもかかわらず、スイッチＳＷ１あるいはＳＷ２がオンとなると、出力トランジスタＭＨのゲートソース間に過電圧が印加されることとなり、回路の信頼性が損なわれる。
なおここでは入力電圧ＶＩＮが低い状態にフォーカスして、課題の一側面を説明したが、本発明の適用は、入力電圧ＶＩＮが低い状態に限定されるものではない。
（第２の課題）
図４は、本発明者が検討した出力回路１の構成を示す回路図である。出力回路１は、出力トランジスタＭＨおよび駆動回路２を備える。出力トランジスタＭＨは、ＰチャンネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）であり、ソースが入力端子ＩＮと接続され、ドレインが出力端子ＯＵＴと接続される。駆動回路２は、制御信号ＳＣＴＲＬに応じて、出力トランジスタＭＨのゲート電圧ＶＧを制御する。
入力電圧ＶＩＮが比較的低いアプリケーションでは、ゲート電圧ＶＧを、入力電圧ＶＩＮと接地電圧ＶＧＮＤの間でスイッチングさせるのが一般的である。しかしながら、入力電圧ＶＩＮが高いアプリケーションでは、出力トランジスタＭＨのゲート耐圧等を考慮して、ゲート電圧ＶＧを、入力電圧ＶＩＮと、所定電圧ＶＲＥＧＢ（＝ＶＩＮ－ΔＶ）の間でスイッチングさせるのが一般的である。ただし、ΔＶは４～５Ｖ程度であり、出力トランジスタＭＨのゲートソース間しきい値ＶＧＳ（ｔｈ）より大きく定められる。
駆動回路２は、ドライバ４、電圧源６、レベルシフタ８を含む。電圧源６は、入力電圧ＶＩＮよりも所定電圧ΔＶだけ低い電源電圧ＶＲＥＧＢを生成する。ドライバ４の上側電源端子には入力電圧ＶＩＮが、下側電源端子には、電源電圧ＶＲＥＧＢが供給される。レベルシフタ８は、電源電圧ＶＤＤをハイ、接地電圧ＶＧＮＤをローとする制御信号ＳＣＴＲＬを、ＶＩＮをハイ、ＶＲＥＧＢをローとする制御信号ＳＣＴＲＬ’にレベルシフトし、ドライバ４に供給する。ドライバ４は、制御信号ＳＣＴＲＬ’に応じて、ハイ（ＶＩＮ）、ロー（ＶＲＥＧＢ）の範囲で変化するゲート電圧ＶＧを生成する。
以上が出力回路１の構成である。本発明者らは、図４の出力回路１について検討した結果、以下の課題を認識するに至った。出力トランジスタＭＨをターンオフする際に、ドライバ４は、出力トランジスタＭＨのゲートに電流Ｉ１をソースする。これにより出力トランジスタＭＨのゲート容量が充電され、ゲート電圧ＶＧがＶＩＮ付近まで上昇する。
反対に出力トランジスタＭＨをターンオンする際に、ドライバ４は、出力トランジスタＭＨのゲートから、電流Ｉ２をシンクする。これにより出力トランジスタＭＨのゲート容量が放電され、ゲート電圧ＶＧが電源電圧ＶＲＥＧＢ付近まで低下する。
ドライバ４がシンクする電流Ｉ２は、電源電圧ＶＲＥＧＢの発生する内部電源ライン１１に流れ込むため、電源電圧ＶＲＥＧＢを変動させる要因となる。電源電圧ＶＲＥＧＢの変動を抑制するために、内部電源ライン１１と入力端子ＩＮの間に、比較的容量の大きいキャパシタＣ１を設ける必要がある。キャパシタＣ１をＩＣ（Integrated Circuit）の内部に集積化すれば、チップ面積が増大し、コストが増加する。またキャパシタＣ１をＩＣ（Integrated Circuit）に外付けする構成をとる場合、部品点数が増え、また内部電源ライン１１に外付けのキャパシタＣ１を接続するために、ＩＣに追加のピンが必要となる。
本発明は係る課題に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、出力トランジスタＭＨのオン抵抗を小さくできる駆動回路の提供にある。また別の態様の例示的な目的のひとつは、キャパシタの容量を小さくし、あるいはキャパシタが不要な、出力回路の提供にある。
１． 本発明のある態様は、入力電圧を受ける入力端子と出力端子の間に設けられる出力トランジスタを、制御信号に応じて駆動する駆動回路に関する。駆動回路は、内部ラインと、ゲートまたはベースである制御電極がバイアスされ、ソースまたはエミッタである第１電極が内部ラインと接続される第１トランジスタと、内部ラインに作用し、内部ラインの電圧を時間的に緩やかに低下させる電圧補正回路と、を備える。出力トランジスタのゲートまたはベースである制御電極には、そのオン期間において内部ラインの電圧が印加される。
本発明の別の態様もまた、駆動回路である。この駆動回路は、出力トランジスタのゲートまたはベースである制御電極と接続される内部ラインと、ゲートまたはベースである制御電極がバイアスされ、ソースまたはエミッタである第１電極が内部ラインと接続される第１トランジスタと、第１トランジスタのドレインまたはコレクタである第２電極と接地の間に設けられ、制御信号に応じてオン、オフする第２トランジスタと、内部ラインから補助電流をシンクする電流源と、入力端子と内部ラインの間に設けられたインピーダンス素子と、を備える。
本発明のさらに別の態様もまた、駆動回路である。この駆動回路は、内部ラインと、ゲートまたはベースである制御電極がバイアスされ、ソースまたはエミッタである第１電極が内部ラインと接続される第１トランジスタと、入力端子と接続される上側電源端子、内部ラインと接続される下側電源端子、出力トランジスタのゲートまたはベースである制御電極と接続される出力端子を有し、制御信号に応じて出力トランジスタを駆動するドライバと、内部ラインから補助電流をシンクする電流源と、入力端子と内部ラインの間に設けられたインピーダンス素子と、を備える。
２． 本発明のある態様は、入力端子と出力端子の間に設けられる出力トランジスタを駆動する駆動回路に関する。駆動回路は、その第１電極が出力トランジスタの制御電極と接続され、その制御電極がバイアスされる第１トランジスタと、第１トランジスタの第２電極と接地の間に設けられ、出力トランジスタのオン期間においてオンとなる第２トランジスタと、入力端子と出力トランジスタの制御電極の間に設けられる第３トランジスタと、出力トランジスタのオフ期間において第３トランジスタをオンするサブドライバと、を備える。サブドライバは、入力端子と第３トランジスタの制御電極の間に設けられた第２抵抗と、その第１電極が第３トランジスタの制御電極に接続され、その制御電極がバイアスされる第４トランジスタと、第４トランジスタの第２電極と接地の間に設けられ、出力トランジスタのオフ期間においてオンとなる第５トランジスタと、を含む。第１トランジスタの制御電極と、第４トランジスタの制御電極は、別々の電圧源によってバイアスされている。
本発明の別の態様は、半導体装置に関する。半導体装置は、出力トランジスタと、出力トランジスタを駆動する上述のいずれかの駆動回路と、を備えてもよい。
本発明の別の態様は自動車に関する。自動車は、メカリレーと、メカリレーを駆動する半導体装置と、を備えてもよい。
なお、以上の構成要素の任意の組み合わせや本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。
本発明のある態様によれば、出力トランジスタのオン抵抗を小さくできる。またある態様によれば、キャパシタの容量を小さくでき、あるいはキャパシタを不要にできる。
本発明者が検討した出力回路の構成を示す回路図である。 図１の電圧源の入出力特性を示す図である。 比較技術に係る駆動回路の回路図である。 本発明者が検討した出力回路の構成を示す回路図である。 実施の形態１に係る出力回路の回路図である。 図５の出力回路の入力電圧ＶＩＮが高いとき（非低電圧状態）の動作を説明する図である。 図５の出力回路の入力電圧ＶＩＮが低いとき（低電圧領域）の動作を説明する図である。 図５の出力回路の入力電圧ＶＩＮが低いとき（低電圧領域）の動作を説明する図である。 実施の形態２に係る出力回路の回路図である。 図９の出力回路の入力電圧ＶＩＮが高いときの動作を説明する図である。 図９の入力電圧ＶＩＮが低いときの動作を説明する図である。 実施の形態３に係る出力回路の回路図である。 リレー装置のブロック図である。 リレー装置を備える自動車の斜視図である。 実施の形態４に係る出力回路の回路図である。 実施例４．１に係る出力回路を備える半導体装置の回路図である。 図１６の出力回路の動作波形図である。 実施例４．２に係る出力回路を備える半導体装置の回路図である。 図１８の出力回路の具体的な構成例の回路図である。 実施例４．３に係る出力回路を備える半導体装置の回路図である。 図２０の出力回路の動作波形図である。 実施例４．４に係る出力回路を備える半導体装置の回路図である。 実施例４．５に係る出力回路を備える半導体装置の回路図である。
（実施の形態の概要）
１． 本明細書に開示される一実施の形態は、入力電圧を受ける入力端子と出力端子の間に設けられる出力トランジスタを、制御信号に応じて駆動する駆動回路に関する。駆動回路は、内部ラインと、ゲートまたはベースである制御電極がバイアスされ、ソースまたはエミッタである第１電極が内部ラインと接続される第１トランジスタと、内部ラインに作用し、内部ラインの電圧を時間的に緩やかに低下させる電圧補正回路と、を備える。出力トランジスタのゲートまたはベースである制御電極には、そのオン期間において内部ラインの電圧が印加される。
電圧補正回路によって内部ラインの電圧を低下させることにより、出力トランジスタのゲート電圧のローレベルを低くでき、オン抵抗を小さくできる。
電圧補正回路は、内部ラインから補助電流をシンクする電流源を含んでもよい。補助電流によって内部ラインの電荷を引き抜くことにより、内部ラインの電圧を電流量に応じた傾きで緩やかに低下させることができる。
一実施の形態において、駆動回路は、入力端子と接続される上側電源端子、内部ラインと接続される下側電源端子、出力トランジスタのゲートまたはベースである制御電極と接続される出力端子を有し、制御信号に応じて出力トランジスタを駆動するドライバをさらに備えてもよい。
一実施の形態において、補助電流は、出力トランジスタのオン期間において、ドライバが出力トランジスタの制御電極からシンクする電流より小さくてもよい。これにより補助電流は、通常のスイッチング動作中のターンオフに悪影響を与えない。
一実施の形態において、駆動回路は、第１トランジスタのドレインまたはコレクタである第２電極と接地の間に設けられ、制御信号に応じてオン、オフする第２トランジスタをさらに備えてもよい。
一実施の形態において、補助電流は、出力トランジスタのオン期間において、第２トランジスタを介して出力トランジスタの制御電極からシンクされる電流より小さくてもよい。これにより補助電流は、通常のスイッチング動作中のターンオフに悪影響を与えない。
一実施の形態において、駆動回路は、入力端子と出力トランジスタの制御電極の間に設けられ、出力トランジスタをオフすべき期間にオンとなる第３トランジスタをさらに備えてもよい。補助電流は、出力トランジスタのオフ期間において第３トランジスタに流れる電流より小さくてもよい。これにより補助電流は通常のスイッチング動作のターンオフに悪影響を与えない。
一実施の形態において、補助電流は、低電圧状態における出力トランジスタのオフ期間において、内部ラインに流れ込む電流より大きくてもよい。
本開示の別の態様もまた、駆動回路である。この駆動回路は、出力トランジスタのゲートまたはベースである制御電極と接続される内部ラインと、ゲートまたはベースである制御電極がバイアスされ、ソースまたはエミッタである第１電極が内部ラインと接続される第１トランジスタと、第１トランジスタのドレインまたはコレクタである第２電極と接地の間に設けられ、制御信号に応じてオン、オフする第２トランジスタと、内部ラインから補助電流をシンクする電流源と、入力端子と内部ラインの間に設けられたインピーダンス素子と、を備える。
一実施の形態において、補助電流は、インピーダンス素子に流れる電流より大きく、第１トランジスタに流れる電流より小さくてもよい。
一実施の形態において、駆動回路は、入力端子と内部ラインの間に設けられ、制御信号に応じて第２トランジスタと相補的にオン、オフする第３トランジスタをさらに備えてもよい。
本開示のさらに別の態様もまた、駆動回路である。この駆動回路は、内部ラインと、ゲートまたはベースである制御電極がバイアスされ、ソースまたはエミッタである第１電極が内部ラインと接続される第１トランジスタと、入力端子と接続される上側電源端子、内部ラインと接続される下側電源端子、出力トランジスタのゲートまたはベースである制御電極と接続される出力端子を有し、制御信号に応じて出力トランジスタを駆動するドライバと、内部ラインから補助電流をシンクする電流源と、入力端子と内部ラインの間に設けられたインピーダンス素子と、を備える。
一実施の形態において、補助電流は、インピーダンス素子に流れる電流より大きく、ドライバの下側電源端子から内部ラインに流れる電流より小さくてもよい。
一実施の形態において、駆動回路は、内部ラインの電圧を、入力電圧との電位差が所定値を超えないようにクランプするクランプ回路をさらに備えてもよい。クランプ回路は、入力端子と内部ラインの間に設けられたツェナーダイオードを含んでもよい。
一実施の形態において、制御信号は、入力電圧の通常状態においてパルス信号であり、入力電圧が低下する減電圧状態において、固定的にオンを指示するＤＣ信号であってもよい。
一実施の形態において、制御信号はパルス信号であり、制御信号のオンレベルの時間は、入力電圧が低下するほど長くなってもよい。
補助電流は、制御信号に応じてオン、オフしてもよい。補助電流は、制御信号のレベルにかかわらず固定的にオンであってもよい。
一実施の形態において、駆動回路は、第１トランジスタの制御電極に、入力電圧よりも所定電圧幅低いバイアス電圧を供給するバイアス回路をさらに備えてもよい。バイアス回路は、入力端子と第１トランジスタの制御電極の間に設けられた第１ツェナーダイオードと、第１トランジスタの制御電極と接地の間に設けられた電流源と、を含んでもよい。
駆動回路は、ひとつの半導体基板に一体集積化されてもよい。「一体集積化」とは、回路の構成要素のすべてが半導体基板上に形成される場合や、回路の主要構成要素が一体集積化される場合が含まれ、回路定数の調節用に一部の抵抗やキャパシタなどが半導体基板の外部に設けられていてもよい。回路を１つのＩＣとして集積化することにより、回路面積を削減することができるとともに、回路素子の特性を均一に保つことができる。
２．本明細書に開示される一実施の形態は、入力端子と出力端子の間に設けられる出力トランジスタを駆動する駆動回路に関する。駆動回路は、出力トランジスタの制御電極に電流を供給するターンオフ回路と、その制御電極が出力トランジスタの制御電極と接続され、その制御電極がバイアスされる第１トランジスタと、第１トランジスタの第２電極と接地の間に設けられ、出力トランジスタのオン期間においてオンとなる第２トランジスタと、を備える。
第１トランジスタは、ソースフォロアあるいはエミッタフォロア型の電圧クランプ回路として機能し、第２トランジスタがオンであるときの出力トランジスタの制御電極の電圧は、所定電圧に安定化される。第１トランジスタをターンオンする際に、第１トランジスタのゲート容量（ベース容量）から引き抜かれる放電電流は、第１トランジスタおよび第２トランジスタを流れて、接地に流れる。したがって、出力トランジスタの制御電極の電圧変動を抑制できる。
一実施の形態において、ターンオフ回路は、入力端子と出力トランジスタの制御電極の間に設けられる第３トランジスタと、出力トランジスタのオフ期間において第３トランジスタをオンするサブドライバと、を含んでもよい。
出力トランジスタのターンオンに際して、第３トランジスタを介して出力トランジスタの制御電極の容量を充電することにより、ターンオフの速度を速めることができる。
一実施の形態において、サブドライバは、入力端子と第３トランジスタの制御電極の間に設けられた第２抵抗と、その第１電極が第３トランジスタの制御電極と接続され、その制御電極がバイアスされる第４トランジスタと、第４トランジスタの第２電極と接地の間に設けられ、出力トランジスタのオフ期間においてオンとなる第５トランジスタと、を含んでもよい。
この態様によれば、第３トランジスタの駆動電圧のローレベルを、所定電圧に安定化できる。
一実施の形態において、第１トランジスタと第４トランジスタの制御電極を共通の電圧源によりバイアスしてもよい。第２トランジスタをターンオフすると、第１トランジスタのゲート容量の影響で、第１トランジスタの制御電極、ひいては第４トランジスタの制御電極の電位が変動する。このとき第５トランジスタをターンオンすると、第４トランジスタの制御電極の変動が第３トランジスタの制御電極の電圧変動となって現れる。第３トランジスタの制御電極の電圧が変動すると、出力トランジスタのターンオフ動作に悪影響を及ぼす。反対に、第５トランジスタをターンオフすると、第４トランジスタのゲート容量の影響で、第４トランジスタの制御電極、ひいては第１トランジスタの制御電極の電位が変動する。このとき第２トランジスタをターンオンすると、第１トランジスタの制御電極の変動が出力トランジスタの制御電極の電圧変動となって現れる。この電圧変動を抑制するためには、共通の電圧源に平滑用のキャパシタを接続すればよい。
一実施の形態において、第１トランジスタの制御電極と第４トランジスタの制御電極は、別々の電圧源によってバイアスされてもよい。この場合、第１トランジスタと第４トランジスタの制御電極の変動が、相互に影響を及ぼさなくなるため、平滑用のキャパシタが無くても、出力トランジスタの制御電極の変動を抑制できる。
一実施の形態において、駆動回路は、入力端子と出力トランジスタの制御電極の間に設けられる第１抵抗をさらに備えてもよい。
一実施の形態において、駆動回路は、第１トランジスタの制御電極に、第１バイアス電圧を供給する第１電圧源と、第４トランジスタの制御電極に、第２バイアス電圧を供給する、第１電圧源とは独立した第２電圧源と、をさらに備えてもよい。第１電圧源と第２電圧源は同じ回路構成を有してもよい。
第１電圧源は、入力端子と第１トランジスタの制御電極の間に設けられた定電圧素子を含み、第２電圧源は、入力端子と第４トランジスタの制御電極の間に設けられた定電圧素子を含んでもよい。
一実施の形態において、第３トランジスタおよびサブドライバは複数設けられてもよい。複数のサブドライバの第５トランジスタは、１段ごとに相補的にスイッチングしてもよい。最終段の第３トランジスタは、入力端子と出力トランジスタの制御電極の間に設けられ、それより前段の第３トランジスタは、入力端子と１つ後段の第３トランジスタの制御電極の間に設けられてもよい。第１トランジスタおよび第１トランジスタと１段飛ばしで隣接する第４トランジスタの制御電極は共通の第１電圧源によってバイアスされ、残りの第４トランジスタの制御電極は、共通の別の第２電圧源によってバイアスされてもよい。
駆動回路は、ひとつの半導体基板に一体集積化されてもよい。「一体集積化」とは、回路の構成要素のすべてが半導体基板上に形成される場合や、回路の主要構成要素が一体集積化される場合が含まれ、回路定数の調節用に一部の抵抗やキャパシタなどが半導体基板の外部に設けられていてもよい。回路を１つのＩＣとして集積化することにより、回路面積を削減することができるとともに、回路素子の特性を均一に保つことができる。
（実施の形態）
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合のほか、部材Ａと部材Ｂが、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。
同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。
（実施の形態１）
図５は、実施の形態１に係る出力回路１００の回路図である。出力回路１００は、出力トランジスタＭＨと、駆動回路２００を備える。本実施の形態において、出力回路１００は、ひとつの半導体基板に集積化された機能ＩＣ（半導体装置３００）の一部である。
出力トランジスタＭＨは、ハーフブリッジ回路（単相インバータ）の上アームであってもよい。あるいは出力トランジスタＭＨは、フルブリッジ回路や３相インバータの１本のレグの上アームであってもよい。出力端子ＯＵＴには、インダクタやトランス、モータコイル、リレーのコイルをはじめとする誘導性素子が接続されてもよい。あるいは、出力トランジスタＭＨは、降圧コンバータ（Buck Converter）のスイッチングトランジスタであってもよい。
出力トランジスタＭＨは、入力端子ＩＮと出力端子ＯＵＴの間に設けられる。出力トランジスタＭＨは、ＰチャンネルＭＯＳＦＥＴであり、ソースが入力端子ＩＮと接続され、ドレインが出力端子ＯＵＴと接続される。出力トランジスタＭＨは、ＧａＮＦＥＴであってもよいし、ＩＧＢＴ（Insulated Gate Bipolar Transistor）であってもよいし、ＰＮＰ型のバイポーラトランジスタであってもよい。
駆動回路２００は、制御信号ＳＣＴＲＬに応じて出力トランジスタＭＨを駆動する。具体的には、制御信号ＳＣＴＲＬがオンレベル（たとえばハイ）のとき出力トランジスタＭＨをオンし、制御信号ＳＣＴＲＬがオフレベル（たとえばロー）のとき出力トランジスタＭＨをオフする。制御信号ＳＣＴＲＬは、典型的にはパルス信号であるが、その限りでなく、ＤＣ信号であってもよい。出力端子ＯＵＴには、制御信号ＳＣＴＲＬに応じた出力電圧ＶＯＵＴが発生し、出力電圧ＶＯＵＴは、出力トランジスタＭＨがオンのとき入力電圧ＶＩＮであり、出力トランジスタＭＨがオフのとき、接地電圧ＶＧＮＤもしくはハイインピーダンス状態となる。
駆動回路２００は、主として、内部ライン２０１、第１トランジスタＭ１、電圧補正回路２７０を備える。まずは電圧補正回路２７０を除く部分について説明する。
第１トランジスタＭ１は、ＰチャンネルＭＯＳＦＥＴであり、ゲート（制御電極）が、所定のバイアス電圧（基準電圧）ＶＢＩＡＳによってバイアスされ、ソース（第１電極）が内部ライン２０１と接続される。インピーダンス素子Ｒ１は、入力端子ＩＮと内部ライン２０１の間に設けられる。インピーダンス素子Ｒ１は、抵抗であってもよいし、電流源であってもよいし、適切にバイアスされたトランジスタであってもよい。
バイアス回路２４０は、入力電圧ＶＩＮよりも所定電圧だけ低いバイアス電圧ＶＢＩＡＳを生成する。たとえばバイアス回路２４０は、定電圧素子２４２であるツェナーダイオードと、電流源２４４を含む。定電圧素子２４２と電流源２４４の接続ノードには、ＶＢＩＡＳ＝ＶＩＮ－ＶＺで表されるバイアス電圧ＶＢＩＡＳが発生する。
第１トランジスタＭ１はソースフォロア回路として機能し、内部ライン２０１の内部電源電圧ＶＲＥＧＢは、ＶＲＥＧＢ＝ＶＢＩＡＳ＋ＶＴＨ＝ＶＩＮ－ＶＺ＋ＶＴＨに安定化される。
駆動回路２００は、オン期間（ＳＣＴＲＬ＝Ｈ）において、出力トランジスタＭＨのゲートに内部ライン２０１の内部電源電圧ＶＲＥＧＢを印加するよう構成される。
実施の形態１では、ドライバ２０４が設けられる。ドライバ２０４の上側電源端子は入力端子ＩＮと接続され、下側電源端子は内部ライン２０１と接続され、その出力は、出力トランジスタＭＨのゲート（制御電極）と接続される。
これまでは、電圧補正回路２７０を無視した説明である。続いて電圧補正回路２７０について説明する。
電圧補正回路２７０は、内部ライン２０１に作用し、内部ライン２０１の電圧を時間的に緩やかに低下させる。電圧補正回路２７０は、少なくとも出力トランジスタＭＨのオン期間（ＳＣＴＲＬがハイ)においてアクティブである。オフ期間において電圧補正回路２７０は、ディセーブル（ハイインピーダンス状態）としてもよいし、アクティブ状態を維持してもよい。
電圧補正回路２７０は、内部ライン２０１から補助電流ＩＡＵＸを引き抜く電流源２７２を含む。電流源２７２の構成は特に限定されないが、適切にバイアスされたトランジスタを含みうる。電圧補正回路２７０は、電流源に代えて、抵抗で構成することも可能である。
補助電流の電流量は、以下の条件を満たすように規定することが望ましい。
（条件１）
補助電流ＩＡＵＸの電流量は、入力電圧ＶＩＮの非低電圧状態において、通常のスイッチング動作に影響を与えない程度に小さく定められる。したがって補助電流ＩＡＵＸは、出力トランジスタＭＨのオン期間（ＳＣＴＲＬ＝Ｈ）において、ドライバ２０４が出力トランジスタＭＨのゲートからシンクする電流ＩＢよりも十分に小さい。
ＩＡＵＸ≪ＩＢ
たとえばＩＡＵＸは、ＩＢの１／１０００～１／２００程度とすることが好ましい。
（条件２）
また、補助電流ＩＡＵＸの電流量は、入力電圧ＶＩＮの低電圧状態において、内部ライン２０１の内部電源電圧ＶＲＥＧＢを、時間的に緩やかに低下させることができる程度に大きく定められる。たとえば、通常動作時のスイッチング周期をＴＰとするとき、内部電源電圧ＶＲＥＧＢが、ＴＰまたはそれより長い時間で、ＶＴＨ低下するように、補助電流ＩＡＵＸの電流量を規定するとよい。
具体的には補助電流ＩＡＵＸは、出力トランジスタＭＨのオフ期間において、内部ライン２０１に流れ込む電流ＩＲより大きいことが望ましい。この電流ＩＲは、主としてインピーダンス素子Ｒ１に流れる電流である。
ＩＡＵＸ＞ＩＲ
たとえばＩＡＵＸは、ＩＲの１．１倍以上とすることが好ましい。
出力回路１００はさらに、クランプ回路２８０を備えてもよい。クランプ回路２８０は、内部ライン２０１の内部電源電圧ＶＲＥＧＢを、入力電圧ＶＩＮとの電位差が所定値を超えないようにクランプするよう構成される。クランプ回路２８０の構成は特に限定されないが、たとえば入力端子ＩＮと内部ライン２０１の間に設けられたツェナーダイオードＺＤ１のような定電圧素子で構成することができる。
以上が出力回路１００の構成である。続いてその動作を説明する。
１． 高入力電圧状態
図６は、図５の出力回路１００の入力電圧ＶＩＮが高いとき（非低電圧状態）の動作を説明する図である。ここでは補助電流ＩＡＵＸは、制御信号ＳＣＴＲＬに応じてスイッチングするものとする。入力電圧ＶＩＮが高いとき、内部ライン２０１の内部電源電圧ＶＲＥＧＢは、第１トランジスタＭ１によって、以下の電圧レベルに安定化される。ΔＶは、出力トランジスタＭＨのゲートソース間しきい値ＶＧＳ（ｔｈ）よりも大きい。
ＶＲＥＧＢ＝ＶＩＮ－ΔＶ＝ＶＩＮ－（ＶＺ－ＶＴＨ）
制御信号ＳＣＴＲＬがハイに遷移すると、電流ＩＢによって出力トランジスタＭＨのゲートが放電され、ゲート電圧ＶＧは内部電源電圧ＶＲＥＧＢまで低下し、フルオンする。
そして制御信号ＳＣＴＲＬがハイの期間（オン時間ＴＯＮ）、補助電流ＩＡＵＸによって内部ライン２０１の電荷が放電され、内部ライン２０１の電圧ＶＲＥＧＢが時間とともに緩やかに放電される。ただしＩＡＵＸ≪ＩＢであるから、ＩＡＵＸは出力トランジスタＭＨのターンオン動作には影響しない。
また入力電圧ＶＩＮが高い状態では、制御信号ＳＣＴＲＬはパルス信号であり、オン時間ＴＯＮにおける内部電源電圧ＶＲＥＧＢの低下幅はそれほど大きくないため、出力トランジスタＭＨのゲートソース間電圧ＶＧＳがその耐圧を超えることはない。
２． 低入力電圧状態（減電圧状態）
図７は、図５の出力回路１００の入力電圧ＶＩＮが低いとき（低電圧領域）の動作を説明する図である。この例では低電圧領域において制御信号ＳＣＴＲＬはオンレベル（ハイ）に固定されるものとする。
図２に示すように、入力電圧ＶＩＮが低電圧領域に入ると、ＶＩＮとＶＲＥＧＢの差分ΔＶが小さくなる。
制御信号ＳＣＴＲＬがハイに遷移すると、電流ＩＢによって出力トランジスタＭＨのゲートが放電され、ゲート電圧ＶＧは内部電源電圧ＶＲＥＧＢまで低下する。ただし、ΔＶ、すなわちゲートソース間電圧が小さいため、ターンオンの直後、出力トランジスタＭＨはフルオンできず、出力電圧ＶＯＵＴは、入力電圧ＶＩＮよりも低くなる。
そして制御信号ＳＣＴＲＬがハイの期間（オン時間ＴＯＮ）、補助電流ＩＡＵＸによって内部ライン２０１の電荷が放電され、内部電源電圧ＶＲＥＧＢが時間とともに緩やかに低下する。低電圧状態では、オン時間ＴＯＮが長いため、内部電源電圧ＶＲＥＧＢは、０Ｖ付近（あるいはクランプ回路２８０によりクランプされるレベル）まで低下し、電位差ΔＶが大きくなる。その結果、出力トランジスタＭＨのゲート電圧ＶＧが低下していき、出力トランジスタＭＨのオン抵抗が小さくなり、出力電圧ＶＯＵＴは入力電圧ＶＩＮに近づいていく。
図８は、図５の出力回路１００の入力電圧ＶＩＮが低いとき（低電圧領域）の動作を説明する図である。この例では、低電圧領域において制御信号ＳＣＴＲＬは、大きいデューティ比を有するパルス信号である。制御信号ＳＣＴＲＬのデューティ比が大きくなることで、補助電流ＩＡＵＸによる放電時間が長くなるため、内部電源電圧ＶＲＥＧＢを０Ｖ付近に維持することができる。図７の動作は、図６における制御信号ＳＣＴＲＬのデューティ比を１００％に固定したものと把握することもできる。
なお、制御信号ＳＣＴＲＬのデューティ比をｄとするとき、ＶＯＵＴの実効的な電圧レベルは、以下の式で与えられる。
ＶＯＵＴ＝ＶＩＮ×ｄ
ＶＯＵＴの実効的な電圧レベルが一定となるような制御がかかっているプラットフォームでは、入力電圧ＶＩＮの低下により、デューティ比ｄが増大する。
以上が出力回路１００の動作である。この出力回路１００によれば、入力電圧ＶＩＮが低い状況において出力トランジスタＭＨのオン抵抗を小さくでき、ひいては電力損失を低減できる。
さらに、図３に示した低電圧状態と非低電圧状態を判定する減電圧検出回路１０が不要である。したがって、低電圧状態の誤検出によって、出力トランジスタＭＨのゲートソース間に過電圧が印加されるという問題も生じない。
なお、低電圧状態および非低電圧状態は、ひとつのプラットフォームにおいて動的に発生してもよい。つまり入力電圧ＶＩＮの変動の結果、低電圧状態および非低電圧状態が切り替わってもよい。
あるいは半導体装置３００は、入力電圧ＶＩＮが異なるプラットフォームに使用される場合もある。この場合には、一のプラットフォームでは、常に低電圧状態で動作し、別のプラットフォームでは常に非低電圧状態で動作する場合もありえる。本発明は、このような態様も含む。
（実施の形態２）
図９は、実施の形態２に係る出力回路１００Ｂの回路図である。駆動回路２００Ｂは、図５のドライバ２０４に代えて、第２トランジスタＭ２を備える。この実施の形態において、第１トランジスタＭ１のソース（第１電極）、すなわち内部ライン２０１は、出力トランジスタＭＨのゲートと接続される。
第２トランジスタＭ２は、第１トランジスタＭ１のドレイン（第２電極）と接地の間に設けられ、制御信号ＳＣＴＲＬに応じてオン、オフする。より具体的には、第２トランジスタＭ２は、ＮチャンネルＭＯＳＦＥＴであり、第１トランジスタＭ１のドレインと接地の間に設けられる。第２トランジスタＭ２は、制御信号ＳＣＴＲＬがオンレベル（ハイ）であるとき、オンとなるように制御される。
電流源２７２は、内部ライン２０１から補助電流ＩＡＵＸをシンクする。インピーダンス素子Ｒ１は、入力端子ＩＮと内部ライン２０１の間に設けられる。
補助電流ＩＡＵＸの電流量は、以下の条件を満たすように規定することが望ましい。
（条件１）
補助電流ＩＡＵＸは、出力トランジスタＭＨのオン期間（ＳＣＴＲＬ＝Ｈ）において、第１トランジスタＭ１および第２トランジスタＭ２を介して出力トランジスタＭＨのゲートからシンクされる放電電流ＩＢよりも十分に小さい。
ＩＡＵＸ≪ＩＢ
たとえばＩＡＵＸは、ＩＢの１／１０００～１／２００程度とすることが好ましい。
（条件２）
補助電流ＩＡＵＸは、非低電圧状態における出力トランジスタＭＨのオフ期間において、内部ライン２０１に流れ込む充電電流ＩＲ（ＨＩＧＨ）より小さく規定される。この電流ＩＲ（ＨＩＧＨ）は、主としてインピーダンス素子Ｒ１に流れる電流である。これにより補助電流ＩＡＵＸはターンオフ動作に影響を与えない。
ＩＡＵＸ＜ＩＲ（ＨＩＧＨ）
また補助電流ＩＡＵＸは、低電圧状態における出力トランジスタＭＨのオン期間において、内部ライン２０１に流れ込む電流ＩＲ（ＬＯＷ）より大きく定められる。この電流ＩＲ（ＬＯＷ）は、主としてインピーダンス素子Ｒ１に流れる電流である。
ＩＡＵＸ＞ＩＲ（ＬＯＷ）
以上が出力回路１００Ｂの構成である。続いてその動作を説明する。
図１０は、図９の出力回路１００Ｂの入力電圧ＶＩＮが高いときの動作を説明する図である。制御信号ＳＣＴＲＬがハイになると、第２トランジスタＭ２がターンオンする。その結果、第１トランジスタＭ１および第２トランジスタＭ２を介して放電電流ＩＢが流れ、内部ライン２０１（出力トランジスタＭＨのゲート容量）から電荷が放電され、ゲート電圧ＶＧが低下する。第１トランジスタＭ１は、ソースフォロア型のクランプ回路として機能し、ゲート電圧ＶＧのローレベルは、ＶＲＥＧＢ＝ＶＩＮ－（ＶＺ－ＶＴＨ）にクランプされる。
そして制御信号ＳＣＴＲＬがハイの期間（オン時間ＴＯＮ）、補助電流ＩＡＵＸによって内部ライン２０１の電荷が放電され、内部ライン２０１の電圧ＶＧが時間とともに緩やかに放電される。ただしＩＡＵＸ≪ＩＢであるから、ＩＡＵＸは出力トランジスタＭＨのターンオン動作には影響しない。
また入力電圧ＶＩＮが高い状態では、制御信号ＳＣＴＲＬはパルス信号であり、オン時間ＴＯＮにおける内部電源電圧ＶＲＥＧＢの低下幅はそれほど大きくないため、出力トランジスタＭＨのゲートソース間電圧ＶＧＳがその耐圧を超えることはない。
制御信号ＳＣＴＲＬがローになると、第２トランジスタＭ２がターンオフする。出力トランジスタＭＨのゲート容量は抵抗Ｒ１に流れる充電電流ＩＲによって充電され、ゲート電圧ＶＧが上昇し、出力トランジスタＭＨがターンオフする。
図１１は、図９の入力電圧ＶＩＮが低いときの動作を説明する図である。ここでは低電圧状態における制御信号ＳＣＴＲＬのデューティ比が１００％とする。制御信号ＳＣＴＲＬがハイに遷移すると、電流ＩＢによって出力トランジスタＭＨのゲートが放電され、ゲート電圧ＶＧは内部電源電圧ＶＲＥＧＢまで低下する。ただし、ΔＶ、すなわちゲートソース間電圧が小さいため、ターンオンの直後、出力トランジスタＭＨはフルオンできず、出力電圧ＶＯＵＴは、入力電圧ＶＩＮよりも低くなる。
そして制御信号ＳＣＴＲＬがハイの期間（オン時間ＴＯＮ）、補助電流ＩＡＵＸによって内部ライン２０１の電荷が放電され、ゲート電圧ＶＧが時間とともに緩やかに低下する。低電圧状態では、オン時間ＴＯＮが長いため、ゲート電圧ＶＧは、０Ｖ付近（あるいはクランプ回路２８０によりクランプされるレベル）まで低下し、電位差ΔＶが大きくなる。その結果、出力トランジスタＭＨのゲート電圧ＶＧが低下していき、出力トランジスタＭＨのオン抵抗が小さくなり、出力電圧ＶＯＵＴは入力電圧ＶＩＮに近づいていく。
実施の形態２によっても、実施の形態１と同様に、低電圧状態における出力トランジスタＭＨのオン抵抗を小さくでき、消費電力を低減できる。
（実施の形態３）
図１２は、実施の形態３に係る出力回路１００Ｃの回路図である。駆動回路２００Ｃは、図９の出力回路１００Ｂに加えて、第３トランジスタＭ３およびサブドライバ２２０を備える。
第３トランジスタＭ３は、入力端子ＩＮと内部ライン２０１の間に設けられ、制御信号ＳＣＴＲＬに応じて第２トランジスタＭ２と相補的にオン、オフする。より詳しくは第３トランジスタＭ３はＰチャンネルＭＯＳＥＴであり、入力端子ＩＮとゲートライン２０２の間に設けられる。
サブドライバ２２０は、出力トランジスタＭＨのオフ期間（ＳＣＴＲＬがロー）において、第３トランジスタＭ３をオンする。たとえばサブドライバ２２０は、ＶＤＤ－ＶＧＮＤ間でスイッチングする制御信号ＳＣＴＲＬを、適切なハイ電圧とロー電圧の間（たとえばＶＩＮ－ＶＲＥＧＢ間）でスイッチングするゲート信号ＶＧ３にレベルシフトする。このロー電圧ＶＲＥＧＢは、出力トランジスタＭＨのゲート電圧ＶＧのロー電圧と同じであってもよい。
以上が出力回路１００Ｃの構成である。この出力回路１００Ｃでは、制御信号ＳＣＴＲＬがローになると第３トランジスタＭ３がターンオンし、第３トランジスタＭ３に流れる電流ＩＡによって出力トランジスタＭＨのゲート容量が充電される。これにより、図９の出力回路１００Ｂに比べて、出力トランジスタＭＨのターンオフ時間を短くでき、高速なスイッチングが可能となる。
なお、実施の形態３では、以下の関係が成り立つことが好ましい。
（条件１）
補助電流ＩＡＵＸは、出力トランジスタＭＨのオン期間（ＳＣＴＲＬ＝Ｈ）において、第１トランジスタＭ１および第２トランジスタＭ２を介して出力トランジスタＭＨのゲートからシンクされる放電電流ＩＢよりも十分に小さい。
ＩＡＵＸ≪ＩＢ
たとえばＩＡＵＸは、ＩＢの１／１０００～１／２００程度とすることが好ましい。
（条件２）
補助電流ＩＡＵＸは、非低電圧状態における出力トランジスタＭＨのオフ期間において、内部ライン２０１に流れ込む充電電流ＩＡより小さく規定される。この電流ＩＡは、主として第３トランジスタＭ３に流れる電流である。これにより補助電流ＩＡＵＸはターンオフ動作に影響を与えない。
ＩＡＵＸ＜ＩＡ
また補助電流ＩＡＵＸは、低電圧状態における出力トランジスタＭＨのオン期間において、内部ライン２０１に流れ込む電流ＩＲ（ＬＯＷ）より大きく定められる。この電流ＩＲ（ＬＯＷ）は、主としてインピーダンス素子Ｒ１に流れる電流である。
ＩＡＵＸ＞ＩＲ（ＬＯＷ）
（用途）
続いて出力回路１００の用途を説明する。上述の半導体装置（出力回路）は、メカリレーの駆動回路に用いることができる。図１３は、リレー装置４００のブロック図である。リレー装置４００は、たとえば自動車、家電機器、産業機器、運輸機器、農業機器に用いられ、主に大電流のパワーラインの遮断、導通の制御に利用される。
リレー装置４００は、メカリレー４１０およびその駆動回路５００を備える。リレー装置４００はジュール化されてもよい。
メカリレー４１０は、コイル４１２およびスイッチ４１４を含む。駆動回路５００は、上述の半導体装置３００に相当し、ハイサイドトランジスタＭＨ、ローサイドトランジスタＭＬ、ハイサイドドライバ５０２、ローサイドドライバ５０４、コントローラ５０６を備える。ハイサイドトランジスタＭＨおよびローサイドトランジスタＭＬは、ハーフブリッジ回路を形成している。コントローラ５０６は、外部からの制御信号ＥＮにもとづいて、ハイサイドトランジスタＭＨ、ローサイドトランジスタＭＬそれぞれの制御信号ＳＣＴＲＬＨ，ＳＣＴＲＬＬを生成する。ハイサイドトランジスタＭＨおよびハイサイドドライバ５０２は、上述の出力回路１００に対応する。ハイサイドドライバ５０２は、上述の駆動回路２００に対応しており、制御信号ＳＣＴＲＬＨにもとづいてハイサイドトランジスタＭＨを駆動する。ローサイドドライバ５０４は、制御信号ＳＣＴＲＬＬにもとづいてローサイドトランジスタＭＬを駆動する。
図１４は、リレー装置４００を備える自動車６００の斜視図である。自動車６００は、複数のリレー６０２，６０４，６０６を備える。あるリレー６０２は、ワイパーやウォッシャーに用いられる。また別のリレー６０４は、パワーウィンドウ、ドアロック、パワーシート、パワースライドドアに用いられる。さらに別のリレー６０６は、ヘッドライト、スタータなどに用いられる。
以上、本発明について、実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、こうした変形例について説明する。
（変形例１．１）
実施の形態１～３では、ＭＯＳＦＥＴで構成された半導体装置を説明したがその限りでなく、任意のＭＯＳＦＥＴを、バイポーラトランジスタなどに置換することができる。この場合、上の説明において、ゲートをベース、ドレインをコレクタ、ソースをエミッタと読み替えればよい。
（変形例１．２）
実施の形態１～３では、出力トランジスタＭＨが半導体装置３００に集積化される場合を説明したがその限りでなく、出力トランジスタＭＨとしてディスクリート素子を用いてもよい。
（変形例１．３）
半導体装置３００の用途は、リレーの駆動回路には限定されず、ＤＣ／ＤＣコンバータなどのスイッチング電源、モータ駆動回路（インバータ）、ＡＣ／ＤＣコンバータ、ＤＣ／ＡＣコンバータ（インバータ）、２次電池の充放電システムやパワーコンディショナなどにも利用することができる。
（変形例１．４）
実施の形態１～３では、低電圧状態（減電圧状態）におけるオン抵抗の増大を抑制する技術として、本発明の一側面を説明したが、本発明の適用はその限りでなく、入力電圧ＶＩＮが高い状態（非低電圧状態）で使用されるアプリケーションにおいても本発明は有用である。すなわち図１に示すようなソースフォロア型の電圧源６では、
ＶＲＥＧＢ＝ＶＢＩＡＳ＋ＶＴＨ
が成り立つ。したがって入力電圧ＶＩＮの高低にかかわらず、バイアス電圧ＶＢＩＡＳよりもトランジスタＭ１のゲートソース間電圧ＶＴＨだけ高い電圧が、オン期間における出力トランジスタＭＨのゲート電圧ＶＧとなっている。言い換えれば、ＶＴＨ分、出力トランジスタＭ１のゲートソース間電圧ＶＧＳが小さくなっていると把握することもできる。本発明は、入力電圧ＶＩＮの高低にかかわらず、ＶＴＨの影響を低減したい場合に（たとえば出力トランジスタのしきい値ＶＧＳ（ｔｈ）よりも十分に大きな定電圧ＶＺが生成できない状況など）、広く用いることができる。
（実施の形態４）
図１５は、実施の形態４に係る出力回路１００の回路図である。出力回路１００は、出力トランジスタＭＨと、駆動回路２００を備える。本実施の形態において、出力回路１００は、ひとつの半導体基板に集積化された機能ＩＣ（半導体装置３００）の一部である。
出力トランジスタＭＨは、ハーフブリッジ回路（単相インバータ）の上アームであってもよい。あるいは出力トランジスタＭＨは、フルブリッジ回路や３相インバータの１本のレグの上アームであってもよい。出力端子ＯＵＴには、インダクタやトランス、モータコイル、リレーのコイルをはじめとする誘導性素子が接続されてもよい。あるいは、出力トランジスタＭＨは、降圧コンバータ（Buck Converter）のスイッチングトランジスタであってもよい。
出力トランジスタＭＨは、入力端子ＩＮと出力端子ＯＵＴの間に設けられる。出力トランジスタＭＨは、ＰチャンネルＭＯＳＦＥＴであり、ソースが入力端子ＩＮと接続され、ドレインが出力端子ＯＵＴと接続される。出力トランジスタＭＨは、ＧａＮＦＥＴであってもよいし、ＩＧＢＴ（Insulated Gate Bipolar Transistor）であってもよいし、ＰＮＰ型のバイポーラトランジスタであってもよい。
駆動回路２００は、制御信号ＳＣＴＲＬに応じて出力トランジスタＭＨを駆動する。具体的には、制御信号ＳＣＴＲＬがオンレベル（たとえばハイ）のとき出力トランジスタＭＨをオンし、制御信号ＳＣＴＲＬがオフレベル（たとえばロー）のとき出力トランジスタＭＨをオフする。制御信号ＳＣＴＲＬは、典型的にはパルス信号であるが、その限りでなく、ＤＣ信号であってもよい。出力端子ＯＵＴには、制御信号ＳＣＴＲＬに応じた出力電圧ＶＯＵＴが発生し、出力電圧ＶＯＵＴは、出力トランジスタＭＨがオンのとき入力電圧ＶＩＮであり、出力トランジスタＭＨがオフのとき、接地電圧ＶＧＮＤもしくはハイインピーダンス状態となる。
駆動回路２００は、ターンオフ回路２１０およびターンオン回路２３０を備える。ターンオフ回路２１０は、出力トランジスタＭＨのオフ期間において、出力トランジスタＭＨの制御電極（ゲート）に充電電流を供給し、出力トランジスタＭＨのゲート電圧ＶＧを入力電圧ＶＩＮの近傍まで上昇させ、出力トランジスタＭＨをターンオフする。
ターンオン回路２３０は、第１トランジスタＭ１および第２トランジスタＭ２を含む。第１トランジスタＭ１はＰチャンネルＭＯＳＦＥＴであり、その第１電極（ソース）は出力トランジスタＭＨの制御電極（ゲート）に接続され、その制御電極（ゲート）にはバイアス電圧ＶＢＩＡＳ１が供給される。バイアス電圧ＶＢＩＡＳ１は、一定電圧であってもよい。この場合、第１トランジスタＭ１はソースフォロア型のクランプ回路として動作し、ゲートライン２０２の電位ＶＧが、ＶＬ＝ＶＢＩＡＳ１＋ＶＴＨを下限としてクランプされる。ＶＬをクランプレベルと称する。ここで、ＶＬ＜ＶＩＮ－ＶＧＳ（ｔｈ）が成り立つ。
第２トランジスタＭ２は、ＮチャンネルＭＯＳＦＥＴであり、第１トランジスタＭ１の第２電極（ドレイン）と接地の間に設けられる。第２トランジスタＭ２は、制御信号ＳＣＴＲＬがオンレベル（ハイ）であるとき、オンとなるように制御される。
以上が出力回路１００の構成である。続いてその動作を説明する。
制御信号ＳＣＴＲＬがオフレベルであるとき、ターンオン回路２３０の第２トランジスタＭ２はオフであり、したがってゲートライン２０２から接地に流れる放電電流Ｉ２はゼロである。出力トランジスタＭＨのゲートには、ターンオフ回路２１０からの充電電流Ｉ１が供給され、ゲート電圧ＶＧは入力電圧ＶＩＮ付近まで上昇し、出力トランジスタＭＨはオフとなる。
制御信号ＳＣＴＲＬがオンレベルであるとき、ターンオン回路２３０の第２トランジスタＭ２がオンとなる。このとき、ゲートライン２０２から第１トランジスタＭ１および第２トランジスタＭ２を介して放電電流Ｉ２が流れる。放電電流Ｉ２によってゲート容量が放電されるとゲート電圧ＶＧが低下していき、ゲートソース間電圧ＶＧＳがしきい値ＶＧＳ（ｔｈ）を超えると、出力トランジスタＭＨがターンオンする。ゲート電圧ＶＧは、クランプレベルＶＬまで低下したところで、第１トランジスタＭ１によってクランプされる。
以上が出力回路１００の動作である。この出力回路１００によれば、出力トランジスタＭＨをターンオンする際の放電電流Ｉ２は、接地に流れ、バイアス電圧ＶＢＩＡＳ１の発生ノードに流れ込まないため、図１の電源電圧ＶＲＥＧＢに相当するバイアス電圧ＶＢＩＡＳ１、ひいてはクランプレベルＶＬを揺らさない。したがって、バイアス電圧ＶＢＩＡＳ１（クランプレベルＶＬ）を安定化させるためのキャパシタが不要となり、あるいはその容量値を小さくできる。
（実施例４．１）
図１６は、実施例４．１に係る出力回路１００Ａを備える半導体装置３００Ａの回路図である。ターンオフ回路２１０Ａは、入力端子ＩＮと出力トランジスタＭＨのゲート（ゲートライン２０２）の間に設けられた第１抵抗Ｒ１を含む。
駆動回路２００Ａは、第１電圧源２５０をさらに含む。第１電圧源２５０は、第１トランジスタＭ１のゲートに、バイアス電圧ＶＢＩＡＳ１を供給する。バイアス電圧ＶＢＩＡＳ１は、入力電圧ＶＩＮよりも所定電圧幅ΔＶだけ低い電圧であり、ΔＶ＞ＶＧＳ（ｔｈ）＋ＶＴＨが成り立っている。第１電圧源２５０は、たとえば第１定電圧素子２５２および第１電流源２５４を含む。第１定電圧素子２５２は、ツェナーダイオードやダイオードを含み、その両端間電圧ΔＶは、一定値をとる。
以上が出力回路１００Ａの構成である。続いてその動作を説明する。図１７は、図１６の出力回路１００Ａの動作波形図である。
制御信号ＳＣＴＲＬがハイの区間、第２トランジスタＭ２はオンであり、第２トランジスタＭ２と第１トランジスタＭ１の接続ノードＮ１の電圧ＶＡは、接地電圧ＶＧＮＤとなる。第２トランジスタＭ２がオンのとき、出力トランジスタＭＨのゲートから、第１トランジスタＭ１および第２トランジスタＭ２を介して放電電流Ｉ２が引き抜かれる。その結果、出力トランジスタＭＨのゲート電圧ＶＧは、ＶＬ＝ＶＩＮ－ΔＶ＋ＶＴＨとなり、出力トランジスタＭＨはオンとなる。図１７では、ΔＶ＝５Ｖとして示される。
制御信号ＳＣＴＲＬがローの区間、第２トランジスタＭ２はオフであり、放電電流Ｉ２がゼロとなる。出力トランジスタＭＨのゲート電圧ＶＧは、第１抵抗Ｒ１によってプルアップされ、第１抵抗Ｒ１を介して流れる充電電流Ｉ１によって出力トランジスタＭＨのゲート容量が充電され、入力電圧ＶＩＮまで上昇し、出力トランジスタＭＨはターンオフする。このときノードＮ１の電位ＶＡは、入力電圧ＶＩＮに近づいていく。第１トランジスタＭ１のドレイン電圧ＶＡの変動は、第１トランジスタＭ１のゲート電圧、すなわちバイアス電圧ＶＢＩＡＳ１の変動を引き起こす。ただし、バイアス電圧ＶＢＩＡＳ１は、出力トランジスタＭＨのオン期間においてのみ利用されるため、バイアス電圧ＶＢＩＡＳ１の変動は、回路動作に影響を与えないことに留意されたい。
実施例４．１は、簡易な構成で、図１５の出力回路１００を具現化できるという利点がある。その反面、図１６の出力回路１００Ａには、以下の問題がある。第１トランジスタＭ１をターンオフする際のゲート電圧ＶＧのスルーレート（傾き）は、第１抵抗Ｒ１の抵抗値によって規定される。
高速なスイッチングが要求されるアプリケーションでは、第１抵抗Ｒ１の抵抗値を小さくする必要がある。ところが第１抵抗Ｒ１には、出力トランジスタＭＨのオン期間においても充電電流Ｉ１が流れ続ける。この充電電流Ｉ１は、第１トランジスタＭ１および第２トランジスタＭ２を経由して接地に捨てられており、無駄な電力を消費する。
すなわち実施例４．１は、第１トランジスタＭ１のターンオンのスルーレートと消費電力がトレードオフの関係にあり、高速性と低消費電力の両立が求められるアプリケーションに採用することは難しい場合もある。以下の実施例では、高速性と低消費電力の両立が可能な出力回路について説明する。
（実施例４．２）
図１８は、実施例４．２に係る出力回路１００Ｂを備える半導体装置３００Ｂの回路図である。ターンオフ回路２１０Ｂは、第１抵抗Ｒ１に加えて、第３トランジスタＭ３およびサブドライバ２２０を含む。第３トランジスタＭ３は、ＰチャンネルＭＯＳＥＴであり、入力端子ＩＮとゲートライン２０２の間に設けられる。
サブドライバ２２０は、出力トランジスタＭＨのオフ期間（ＳＣＴＲＬがロー）において、第３トランジスタＭ３をオンする。たとえばサブドライバ２２０は、ＶＤＤ－ＶＧＮＤ間でスイッチングする制御信号ＳＣＴＲＬを、適切なハイ電圧とロー電圧の間（たとえばＶＩＮ－ＶＲＥＧＢ間）でスイッチングするゲート信号ＶＧ３にレベルシフトする。このロー電圧ＶＲＥＧＢは、出力トランジスタＭＨのゲート電圧ＶＧのロー電圧と同じであってもよい。
これにより、出力トランジスタＭＨのゲート容量の充電電流Ｉ１を、第３トランジスタＭ３によって生成できるため、出力トランジスタＭＨを高速にターンオフできる。第１抵抗Ｒ１は十分に高くすることができるため、出力トランジスタＭＨのオン期間中に、第１抵抗Ｒ１に流れる電流を小さくでき、無駄な消費電力を低減できる。このように、図１８の出力回路１００Ｂによれば、高速性と低消費電力の両立が可能となる。
図１９は、図１８の出力回路１００Ｂの具体的な構成例の回路図である。サブドライバ２２０は、図１５の駆動回路２００と同様に構成され、具体的には、ターンオフ回路２２２およびターンオン回路２２４を含むことができる。
より詳しくは、サブドライバ２２０は、図１６の駆動回路２００Ａと同様に構成できる。すなわち、サブドライバ２２０は、ターンオフ回路２２２に相当する第２抵抗Ｒ２と、ターンオン回路２２４を形成する第４トランジスタＭ４および第５トランジスタＭ５を含む。第４トランジスタＭ４のゲートには、バイアス電圧ＶＢＩＡＳ１が供給される。バイアス電圧ＶＢＩＡＳ１は、図１６と同様に、第１定電圧素子２５２と第１電流源２５４によって生成される。
第５トランジスタＭ５のゲートには、制御信号ＳＣＴＲＬの反転信号＃ＳＣＴＲＬが入力され、出力トランジスタＭＨのオフ期間（ＳＣＴＲＬがロー）においてオンとなる。図１９のサブドライバ２２０の動作は、図１６の駆動回路２００Ａの動作を同様であり、第３トランジスタＭ３のゲート電圧ＶＧ３は、ＶＩＮをハイ、ＶＬ＝ＶＢＩＡＳ１＋ＶＴＨをローとする２値でスイッチングする。
図１７を参照して説明したように、制御信号ＳＣＴＲＬがローとなると、第２トランジスタＭ２がターンオフする。第２トランジスタＭ２のターンオフは、そのドレイン電圧ＶＡを変動させ、さらには第１トランジスタＭ１のゲート容量の影響で、バイアス電圧ＶＢＩＡＳ１の変動を引き起こす。このバイアス電圧ＶＢＩＡＳ１は、第４トランジスタＭ４のゲートにも供給されている。このとき第５トランジスタＭ５をターンオンすると、第４トランジスタＭ４のゲート電圧ＶＢＩＡＳ１の変動が第３トランジスタＭ３のゲート電圧ＶＧ３の変動となり、出力トランジスタＭＨのターンオフ動作（スルーレート等）に悪影響を及ぼす。
反対に、第５トランジスタＭ５をターンオフすると、第４トランジスタＭ４のゲート容量の影響で、第４トランジスタＭ４のゲート電圧（すなわちバイアス電圧ＶＢＩＡＳ１）が変動する。このとき第２トランジスタＭ２をターンオンすると、第１トランジスタＭ１のゲート電圧ＶＢＩＡＳ１の変動が出力トランジスタＭＨのゲート電圧ＶＧの変動となり、出力トランジスタＭＨのターンオン動作に悪影響を及ぼす。
したがって、バイアス電圧ＶＢＩＡＳ１の変動が許容できないほど大きい場合には、平滑用のキャパシタＣ２を追加し、変動幅を小さくする必要がある。
（実施例４．３）
図２０は、実施例４．３に係る出力回路１００Ｃを備える半導体装置３００Ｃの回路図である。実施例４．２（図１９）では、第１トランジスタＭ１と第４トランジスタＭ４が、共通の電圧源によってバイアスされていた。これに対して実施例４．３では、第１トランジスタＭ１と第４トランジスタＭ４が、別々の電圧源によってバイアスされる。具体的には駆動回路２００Ｃは、第１電圧源２５０および第２電圧源２６０を含む。第２電圧源２６０は第１電圧源２５０と同様に構成され、第２定電圧素子２６２および第２電流源２６４を含む。
以上が出力回路１００Ｃの構成である。続いてその動作を説明する。図２１は、図２０の出力回路１００Ｃの動作波形図である。制御信号ＳＣＴＲＬに応じて、ターンオン回路２３０とサブドライバ２２０は相補的に動作する。したがって、２つの対応するノードＮ１，Ｎ２の電圧ＶＡ，ＶＡ’は相補的に変動し、バイアス電圧ＶＢＩＡＳ１，ＶＢＩＡＳ２も相補的に変動する。バイアス電圧ＶＢＩＡＳ１が利用されるのは、第２トランジスタＭ２がオンする期間、つまり制御信号ＳＣＴＲＬがハイであるオン期間であるが、このオン期間においてバイアス電圧ＶＢＩＡＳ１は安定である。同様にバイアス電圧ＶＢＩＡＳ２が利用されるのは、第５トランジスタＭ５がオンする期間、つまり制御信号ＳＣＴＲＬがローであるオフ期間であるが、このオフ期間においてバイアス電圧ＶＢＩＡＳ２は安定である。
この出力回路１００Ｃによれば、バイアス電圧ＶＢＩＡＳ１，ＶＢＩＡＳ２の変動は、出力トランジスタＭＨ、第３トランジスタＭ３それぞれのゲート電圧ＶＧ，ＶＧ３のローに影響を与えない。したがって図１９のようなキャパシタＣ２が不要となるため、回路面積を小さくできる。
（実施例４．４）
図２２は、実施例４．４に係る出力回路１００Ｄを備える半導体装置３００Ｄの回路図である。図１９や図２０の回路において、第３トランジスタＭ３のゲート容量は、第２抵抗Ｒ２によって充電される。したがって第３トランジスタＭ３のサイズ（Ｗ／Ｌ）が大きい場合には、図１６の駆動回路２００Ａと同様の問題、すなわち、第３トランジスタＭ３の駆動に関して、高速性と低消費電力化が両立できないという問題が生じうる。
この実施例では、第３トランジスタＭ３およびサブドライバ２２０が２段、直列に接続されている。後段の第３トランジスタＭ３＿２は、入力端子ＩＮと出力トランジスタＭＨのゲートの間に設けられる。前段の第３トランジスタＭ３＿１は、入力端子ＩＮとひとつ後段の第３トランジスタＭ３＿２のゲートの間に設けられる。
サブドライバ２２０＿１は、制御信号ＳＣＴＲＬがハイのとき、第３トランジスタＭ３＿１をオン、ローのとき第３トランジスタＭ３＿１をオフする。サブドライバ２２０＿１，２２０＿２は同様に構成される。サブドライバ２２０＿１の第４トランジスタＭ４＿１のゲートは、第１トランジスタＭ１のゲートと共通にバイアスされる。
（第５実施例）
図２３は、第５実施例に係る出力回路１００Ｅを備える半導体装置３００Ｅの回路図である。第５実施例は、図２２の出力回路１００Ｄをさらに多段化したものである。出力回路１００Ｅには、複数（Ｎ個）の第３トランジスタＭ３＿１～Ｍ３＿Ｎおよび複数段（Ｎ段）のサブドライバ２２０＿１～２２０＿Ｎが設けられ、それらがカスケードに接続される。複数の第３トランジスタＭ３やサブドライバ２２０の構成素子のサイズ（駆動能力）は、後段ほど大きい。
複数のサブドライバ２２０＿１～２２０＿Ｎは同様に構成される。ｉ段目のサブドライバ２２０＿ｉ（１≦ｉ≦Ｎ）は、対応する第３トランジスタＭ３＿ｉを駆動する。最終段の第３トランジスタＭ３＿Ｎは、入力端子ＩＮと出力トランジスタＭＨのゲートの間に設けられる。それより前段（１≦ｊ≦Ｎ－１）の第３トランジスタＭ３＿ｊは、入力端子ＩＮとひとつ後段の第３トランジスタＭ３＿（ｊ＋１）のゲートの間に設けられる。
第１トランジスタＭ１および第１トランジスタＭ１と１段飛ばしで隣接する第４トランジスタＭ４＿Ｎ，Ｍ４＿（Ｎ－２），・・・のゲートは、共通の電圧源２５０によってバイアスされる。残りの第４トランジスタＭ４＿（Ｎ－１），Ｍ４＿（Ｎ－３）・・・のゲートは、共通の別の電圧源２６０によってバイアスされる。
（用途）
続いて出力回路１００の用途を説明する。上述の半導体装置（出力回路）は、メカリレーの駆動回路に用いることができる。リレー装置およびそれを備える自動車については、図１３，１４を参照して説明した通りである。
（変形例４．１）
実施の形態４では、ＭＯＳＦＥＴで構成された半導体装置を説明したがその限りでなく、任意のＭＯＳＦＥＴを、バイポーラトランジスタなどに置換することができる。この場合、上の説明において、ゲートをベース、ドレインをコレクタ、ソースをエミッタと読み替えればよい。
（変形例４．２）
実施の形態４では、出力トランジスタＭＨが半導体装置３００に集積化される場合を説明したがその限りでなく、出力トランジスタＭＨとしてディスクリート素子を用いてもよい。
（変形例４．３）
半導体装置３００の用途は、リレーの駆動回路には限定されず、ＤＣ／ＤＣコンバータなどのスイッチング電源、モータ駆動回路（インバータ）、ＡＣ／ＤＣコンバータ、ＤＣ／ＡＣコンバータ（インバータ）、２次電池の充放電システムやパワーコンディショナなどにも利用することができる。
実施の形態にもとづき、具体的な用語を用いて本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。
１００ 出力回路
ＭＨ 出力トランジスタ
２００ 駆動回路
２０１ 内部ライン
２０２ ゲートライン
２１０ ターンオフ回路
２０４ ドライバ
２２０ サブドライバ
２２２ ターンオフ回路
２２４ ターンオン回路
２３０ ターンオン回路
２４０ バイアス回路
２４２ 定電圧素子
２４４ 電流源
２５０ 第１電圧源
２５２ 第１定電圧素子
２５４ 第１電流源
２６０ 第２電圧源
２６２ 第２定電圧素子
２６４ 第２電流源
２７０ 電圧補正回路
２７２ 電流源
２８０ クランプ回路
３００ 半導体装置
Ｒ１ インピーダンス素子、第１抵抗
Ｒ２ 第２抵抗
Ｍ１ 第１トランジスタ
Ｍ２ 第２トランジスタ
Ｍ３ 第３トランジスタ
Ｍ４ 第４トランジスタ
Ｍ５ 第５トランジスタ
４００ リレー装置
４１０ メカリレー
５００ 駆動回路

Claims (8)

  1. 入力端子と出力端子の間に設けられるＰチャンネル型またはＰＮＰ型の出力トランジスタを駆動する駆動回路であって、
    その第１電極が前記出力トランジスタの制御電極と接続され、その制御電極がバイアスされる第１トランジスタと、
    前記第１トランジスタの第２電極と接地の間に設けられ、前記出力トランジスタのオン期間においてオンとなる第２トランジスタと、
    前記入力端子と前記出力トランジスタの制御電極の間に設けられる第３トランジスタと、
    前記出力トランジスタのオフ期間において前記第３トランジスタをオンするサブドライバと、
    を備え、
    前記サブドライバは、
    前記入力端子と前記第３トランジスタの制御電極の間に設けられた第２抵抗と、
    その第１電極が前記第３トランジスタの制御電極に接続され、その制御電極がバイアスされる第４トランジスタと、
    前記第４トランジスタの第２電極と接地の間に設けられ、前記出力トランジスタのオフ期間においてオンとなる第５トランジスタと、
    を含み、
    前記第１トランジスタの制御電極と、前記第４トランジスタの制御電極は、別々の電圧源によってバイアスされていることを特徴とする駆動回路。
  2. 前記入力端子と前記出力トランジスタの制御電極の間に設けられる第１抵抗をさらに備えることを特徴とする請求項１に記載の駆動回路。
  3. 前記第１トランジスタの制御電極に、第１バイアス電圧を供給する第１電圧源と、
    前記第４トランジスタの制御電極に、第２バイアス電圧を供給する、前記第１電圧源とは独立した第２電圧源と、
    をさらに備え、
    前記第１電圧源と前記第２電圧源は同じ回路構成を有することを特徴とする請求項１または２に記載の駆動回路。
  4. 前記第１電圧源は、前記入力端子と前記第１トランジスタの制御電極の間に設けられた定電圧素子を含み、
    前記第２電圧源は、前記入力端子と前記第４トランジスタの制御電極の間に設けられた定電圧素子を含むことを特徴とする請求項３に記載の駆動回路。
  5. 前記第３トランジスタおよび前記サブドライバは複数設けられ、複数のサブドライバの第５トランジスタは、１段ごとに相補的にスイッチングし、
    最終段の第３トランジスタは、前記入力端子と前記出力トランジスタの制御電極の間に設けられ、それより前段の第３トランジスタは、前記入力端子と１つ後段の第３トランジスタの制御電極の間に設けられ、
    前記第１トランジスタおよび前記第１トランジスタと１段飛ばしで隣接する第４トランジスタの制御電極は共通の第１電圧源によってバイアスされ、
    残りの第４トランジスタの制御電極は、共通の別の第２電圧源によってバイアスされることを特徴とする請求項１から４のいずれかに記載の駆動回路。
  6. 入力端子と出力端子の間に設けられるＰチャンネル型またはＰＮＰ型の出力トランジスタを駆動する駆動回路であって、
    その第１電極が前記出力トランジスタの制御電極と接続される第１トランジスタと、
    前記第１トランジスタの第２電極と接地の間に設けられる第２トランジスタと、
    複数の第３トランジスタと、
    前記複数の第３トランジスタと対応する複数のサブドライバと、
    を備え、
    最終段の第３トランジスタは、前記入力端子と前記出力トランジスタの制御電極の間に設けられ、それより前段の第３トランジスタは、前記入力端子と１つ後段の第３トランジスタの制御電極の間に設けられ、
    前記サブドライバは、
    前記入力端子と対応する第３トランジスタの制御電極の間に設けられた第２抵抗と、
    その第１電極が対応する第３トランジスタの制御電極に接続される第４トランジスタと、
    前記第４トランジスタの第２電極と接地の間に設けられる第５トランジスタと、
    を含み、
    前記第１トランジスタおよび前記第１トランジスタと１段飛ばしで隣接する第４トランジスタの制御電極は共通の第１電圧源によってバイアスされ、
    残りの第４トランジスタの制御電極は、共通の別の第２電圧源によってバイアスされることを特徴とする駆動回路。
  7. Ｐチャンネル型またはＰＮＰ型の出力トランジスタと、
    前記出力トランジスタを駆動する請求項１から６のいずれかに記載の駆動回路と、
    を備えることを特徴とする半導体装置。
  8. メカリレーと、
    前記メカリレーを駆動する請求項７に記載の半導体装置と、
    を備えることを特徴とする自動車。
JP2023110945A 2017-10-05 2023-07-05 出力トランジスタの駆動回路、半導体装置、自動車 Pending JP2023134570A (ja)

Applications Claiming Priority (6)

Application Number Priority Date Filing Date Title
JP2017194987 2017-10-05
JP2017194986 2017-10-05
JP2017194987 2017-10-05
JP2017194986 2017-10-05
JP2018187509A JP7132063B2 (ja) 2017-10-05 2018-10-02 出力トランジスタの駆動回路、半導体装置、自動車
JP2022134058A JP7309987B2 (ja) 2017-10-05 2022-08-25 出力トランジスタの駆動回路、半導体装置、自動車

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2022134058A Division JP7309987B2 (ja) 2017-10-05 2022-08-25 出力トランジスタの駆動回路、半導体装置、自動車

Publications (1)

Publication Number Publication Date
JP2023134570A true JP2023134570A (ja) 2023-09-27

Family

ID=66096145

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2022134058A Active JP7309987B2 (ja) 2017-10-05 2022-08-25 出力トランジスタの駆動回路、半導体装置、自動車
JP2023110945A Pending JP2023134570A (ja) 2017-10-05 2023-07-05 出力トランジスタの駆動回路、半導体装置、自動車

Family Applications Before (1)

Application Number Title Priority Date Filing Date
JP2022134058A Active JP7309987B2 (ja) 2017-10-05 2022-08-25 出力トランジスタの駆動回路、半導体装置、自動車

Country Status (2)

Country Link
US (1) US10778213B2 (ja)
JP (2) JP7309987B2 (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2020237978A1 (zh) * 2019-05-30 2020-12-03 广东美的制冷设备有限公司 智能功率模块及空调器
CN111654178A (zh) * 2020-06-24 2020-09-11 华源智信半导体(深圳)有限公司 GaN功率管驱动电路、驱动方法及相应的电子装置

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5142171A (en) * 1988-04-05 1992-08-25 Hitachi, Ltd. Integrated circuit for high side driving of an inductive load
EP0913925B1 (en) * 1997-10-31 2004-10-06 STMicroelectronics S.r.l. High voltage output stage for driving an electric load
US6362679B2 (en) * 2000-02-23 2002-03-26 Tripath Technology, Inc. Power device driver circuit
JP4901445B2 (ja) * 2006-12-06 2012-03-21 ローム株式会社 駆動回路及びこれを用いた半導体装置
JP2009088766A (ja) * 2007-09-28 2009-04-23 Toshiba Corp 出力バッファ回路
JP4536108B2 (ja) * 2007-12-12 2010-09-01 Ｏｋｉセミコンダクタ株式会社 負荷駆動回路
JP2012065235A (ja) * 2010-09-17 2012-03-29 Toshiba Corp 電圧出力回路
JP2013198277A (ja) * 2012-03-19 2013-09-30 Toshiba Corp Ｄｃ−ｄｃコンバータおよびその制御回路
EP2660979B1 (en) * 2012-04-30 2019-02-27 Dialog Semiconductor GmbH High side driver with power supply function
WO2016091593A1 (en) * 2014-12-09 2016-06-16 Merus Audio Aps A regulated high side gate driver circuit for power transistors
JP6637717B2 (ja) 2015-10-16 2020-01-29 ローム株式会社 Ｄｃ／ｄｃコンバータおよびその制御回路、システム電源

Also Published As

Publication number Publication date
JP7309987B2 (ja) 2023-07-18
US10778213B2 (en) 2020-09-15
US20190115914A1 (en) 2019-04-18
JP2022167975A (ja) 2022-11-04

Similar Documents

Publication Publication Date Title
US8513937B2 (en) Switching regulator with optimized switch node rise time
US8766711B2 (en) Switching circuit with controlled driver circuit
JP7309987B2 (ja) 出力トランジスタの駆動回路、半導体装置、自動車
US20120154014A1 (en) Level shift circuit and switching power supply device
US20090153122A1 (en) Dropper-type regulator
US20060267671A1 (en) Charge pump circuit for high side drive circuit and driver driving voltage circuit
US20110031918A1 (en) Output circuit
US20220321116A1 (en) Gate drive circuit of switching circuit
US10715027B2 (en) Driver circuit
US11543846B2 (en) Gate driver circuit for reducing deadtime inefficiencies
US9559668B2 (en) Drive circuit and semiconductor apparatus
US10666246B2 (en) Driving circuit and a desaturation circuit of a power circuit
EP3787164A1 (en) Gate drive circuit and gate drive method
JP2007201595A (ja) ドライブ装置
US20230129526A1 (en) Switching circuit, dc/dc converter, and control circuit thereof
US11496125B2 (en) Switch circuit capable of overcurrent protection with small and simple circuit, and with simple operation, without affecting normal operation
JP2021150532A (ja) 半導体装置
JP2018074676A (ja) ゲート駆動回路
JP7132063B2 (ja) 出力トランジスタの駆動回路、半導体装置、自動車
JP6886343B2 (ja) Ｄｃ／ｄｃコンバータ
JP2020096444A (ja) スイッチング回路
US20230387912A1 (en) Driving circuit for switching element and switching circuit
CN114204926A (zh) 半导体装置
US20230130933A1 (en) Switching circuit, dc/dc converter, and control circuit of dc/dc converter
US20230421153A1 (en) Semiconductor integrated circuit

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20230705

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20240124

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20240130

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20240328