JP2022167975A - 出力トランジスタの駆動回路、半導体装置、自動車 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 39
- 230000001965 increasing effect Effects 0.000 claims description 3
- 230000009467 reduction Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 44
- 239000003990 capacitor Substances 0.000 description 15
- 230000004048 modification Effects 0.000 description 11
- 238000012986 modification Methods 0.000 description 11
- 230000007423 decrease Effects 0.000 description 9
- 239000000758 substrate Substances 0.000 description 8
- 238000000034 method Methods 0.000 description 7
- 230000002411 adverse Effects 0.000 description 6
- 238000001514 detection method Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 5
- 238000013459 approach Methods 0.000 description 4
- 239000000470 constituent Substances 0.000 description 4
- 238000009499 grossing Methods 0.000 description 3
- 230000007704 transition Effects 0.000 description 3
- 230000000052 comparative effect Effects 0.000 description 2
- 238000007599 discharging Methods 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 230000001939 inductive effect Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 2
- 229910044991 metal oxide Inorganic materials 0.000 description 2
- 150000004706 metal oxides Chemical class 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- 230000001105 regulatory effect Effects 0.000 description 2
- 230000008901 benefit Effects 0.000 description 1
- 230000014509 gene expression Effects 0.000 description 1
- 230000000087 stabilizing effect Effects 0.000 description 1
- 239000007858 starting material Substances 0.000 description 1
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- H03—ELECTRONIC CIRCUITRY
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Abstract
Description
VREGB=VIN-VZ+VTH=VBIAS+VTH
すなわち出力トランジスタMHのゲートソース間電圧VGSの振幅ΔVは、ΔV=(VZ-VTH)となる。
以上が出力回路1の構成である。本発明者らは、図1の出力回路1について検討した結果、以下の課題を認識するに至った。
VBIAS>VSAT
すなわち、VIN<VSAT+VZである低電圧領域では、VINとVREGBの差分ΔV、すなわち出力トランジスタMHのゲートソース間電圧VGSが小さくなる。出力トランジスタMHのゲートソース間電圧VGSが小さいと、そのオン抵抗RONが大きくなり、損失が大きくなる。
図4は、本発明者が検討した出力回路1の構成を示す回路図である。出力回路1は、出力トランジスタMHおよび駆動回路2を備える。出力トランジスタMHは、PチャンネルMOSFET(Metal Oxide Semiconductor Field Effect Transistor)であり、ソースが入力端子INと接続され、ドレインが出力端子OUTと接続される。駆動回路2は、制御信号SCTRLに応じて、出力トランジスタMHのゲート電圧VGを制御する。
1. 本明細書に開示される一実施の形態は、入力電圧を受ける入力端子と出力端子の間に設けられる出力トランジスタを、制御信号に応じて駆動する駆動回路に関する。駆動回路は、内部ラインと、ゲートまたはベースである制御電極がバイアスされ、ソースまたはエミッタである第1電極が内部ラインと接続される第1トランジスタと、内部ラインに作用し、内部ラインの電圧を時間的に緩やかに低下させる電圧補正回路と、を備える。出力トランジスタのゲートまたはベースである制御電極には、そのオン期間において内部ラインの電圧が印加される。
出力トランジスタのターンオンに際して、第3トランジスタを介して出力トランジスタの制御電極の容量を充電することにより、ターンオフの速度を速めることができる。
この態様によれば、第3トランジスタの駆動電圧のローレベルを、所定電圧に安定化できる。
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
図5は、実施の形態1に係る出力回路100の回路図である。出力回路100は、出力トランジスタMHと、駆動回路200を備える。本実施の形態において、出力回路100は、ひとつの半導体基板に集積化された機能IC(半導体装置300)の一部である。
補助電流IAUXの電流量は、入力電圧VINの非低電圧状態において、通常のスイッチング動作に影響を与えない程度に小さく定められる。したがって補助電流IAUXは、出力トランジスタMHのオン期間(SCTRL=H)において、ドライバ204が出力トランジスタMHのゲートからシンクする電流IBよりも十分に小さい。
IAUX≪IB
たとえばIAUXは、IBの1/1000~1/200程度とすることが好ましい。
また、補助電流IAUXの電流量は、入力電圧VINの低電圧状態において、内部ライン201の内部電源電圧VREGBを、時間的に緩やかに低下させることができる程度に大きく定められる。たとえば、通常動作時のスイッチング周期をTPとするとき、内部電源電圧VREGBが、TPまたはそれより長い時間で、VTH低下するように、補助電流IAUXの電流量を規定するとよい。
IAUX>IR
たとえばIAUXは、IRの1.1倍以上とすることが好ましい。
1. 高入力電圧状態
図6は、図5の出力回路100の入力電圧VINが高いとき(非低電圧状態)の動作を説明する図である。ここでは補助電流IAUXは、制御信号SCTRLに応じてスイッチングするものとする。入力電圧VINが高いとき、内部ライン201の内部電源電圧VREGBは、第1トランジスタM1によって、以下の電圧レベルに安定化される。ΔVは、出力トランジスタMHのゲートソース間しきい値VGS(th)よりも大きい。
VREGB=VIN-ΔV=VIN-(VZ-VTH)
図7は、図5の出力回路100の入力電圧VINが低いとき(低電圧領域)の動作を説明する図である。この例では低電圧領域において制御信号SCTRLはオンレベル(ハイ)に固定されるものとする。
VOUT=VIN×d
VOUTの実効的な電圧レベルが一定となるような制御がかかっているプラットフォームでは、入力電圧VINの低下により、デューティ比dが増大する。
図9は、実施の形態2に係る出力回路100Bの回路図である。駆動回路200Bは、図5のドライバ204に代えて、第2トランジスタM2を備える。この実施の形態において、第1トランジスタM1のソース(第1電極)、すなわち内部ライン201は、出力トランジスタMHのゲートと接続される。
(条件1)
補助電流IAUXは、出力トランジスタMHのオン期間(SCTRL=H)において、第1トランジスタM1および第2トランジスタM2を介して出力トランジスタMHのゲートからシンクされる放電電流IBよりも十分に小さい。
IAUX≪IB
たとえばIAUXは、IBの1/1000~1/200程度とすることが好ましい。
補助電流IAUXは、非低電圧状態における出力トランジスタMHのオフ期間において、内部ライン201に流れ込む充電電流IR(HIGH)より小さく規定される。この電流IR(HIGH)は、主としてインピーダンス素子R1に流れる電流である。これにより補助電流IAUXはターンオフ動作に影響を与えない。
IAUX<IR(HIGH)
IAUX>IR(LOW)
図12は、実施の形態3に係る出力回路100Cの回路図である。駆動回路200Cは、図9の出力回路100Bに加えて、第3トランジスタM3およびサブドライバ220を備える。
(条件1)
補助電流IAUXは、出力トランジスタMHのオン期間(SCTRL=H)において、第1トランジスタM1および第2トランジスタM2を介して出力トランジスタMHのゲートからシンクされる放電電流IBよりも十分に小さい。
IAUX≪IB
たとえばIAUXは、IBの1/1000~1/200程度とすることが好ましい。
補助電流IAUXは、非低電圧状態における出力トランジスタMHのオフ期間において、内部ライン201に流れ込む充電電流IAより小さく規定される。この電流IAは、主として第3トランジスタM3に流れる電流である。これにより補助電流IAUXはターンオフ動作に影響を与えない。
IAUX<IA
IAUX>IR(LOW)
続いて出力回路100の用途を説明する。上述の半導体装置(出力回路)は、メカリレーの駆動回路に用いることができる。図13は、リレー装置400のブロック図である。リレー装置400は、たとえば自動車、家電機器、産業機器、運輸機器、農業機器に用いられ、主に大電流のパワーラインの遮断、導通の制御に利用される。
実施の形態1~3では、MOSFETで構成された半導体装置を説明したがその限りでなく、任意のMOSFETを、バイポーラトランジスタなどに置換することができる。この場合、上の説明において、ゲートをベース、ドレインをコレクタ、ソースをエミッタと読み替えればよい。
実施の形態1~3では、出力トランジスタMHが半導体装置300に集積化される場合を説明したがその限りでなく、出力トランジスタMHとしてディスクリート素子を用いてもよい。
半導体装置300の用途は、リレーの駆動回路には限定されず、DC/DCコンバータなどのスイッチング電源、モータ駆動回路(インバータ)、AC/DCコンバータ、DC/ACコンバータ(インバータ)、2次電池の充放電システムやパワーコンディショナなどにも利用することができる。
実施の形態1~3では、低電圧状態(減電圧状態)におけるオン抵抗の増大を抑制する技術として、本発明の一側面を説明したが、本発明の適用はその限りでなく、入力電圧VINが高い状態(非低電圧状態)で使用されるアプリケーションにおいても本発明は有用である。すなわち図1に示すようなソースフォロア型の電圧源6では、
VREGB=VBIAS+VTH
が成り立つ。したがって入力電圧VINの高低にかかわらず、バイアス電圧VBIASよりもトランジスタM1のゲートソース間電圧VTHだけ高い電圧が、オン期間における出力トランジスタMHのゲート電圧VGとなっている。言い換えれば、VTH分、出力トランジスタM1のゲートソース間電圧VGSが小さくなっていると把握することもできる。本発明は、入力電圧VINの高低にかかわらず、VTHの影響を低減したい場合に(たとえば出力トランジスタのしきい値VGS(th)よりも十分に大きな定電圧VZが生成できない状況など)、広く用いることができる。
図15は、実施の形態4に係る出力回路100の回路図である。出力回路100は、出力トランジスタMHと、駆動回路200を備える。本実施の形態において、出力回路100は、ひとつの半導体基板に集積化された機能IC(半導体装置300)の一部である。
図16は、実施例4.1に係る出力回路100Aを備える半導体装置300Aの回路図である。ターンオフ回路210Aは、入力端子INと出力トランジスタMHのゲート(ゲートライン202)の間に設けられた第1抵抗R1を含む。
図18は、実施例4.2に係る出力回路100Bを備える半導体装置300Bの回路図である。ターンオフ回路210Bは、第1抵抗R1に加えて、第3トランジスタM3およびサブドライバ220を含む。第3トランジスタM3は、PチャンネルMOSETであり、入力端子INとゲートライン202の間に設けられる。
図20は、実施例4.3に係る出力回路100Cを備える半導体装置300Cの回路図である。実施例4.2(図19)では、第1トランジスタM1と第4トランジスタM4が、共通の電圧源によってバイアスされていた。これに対して実施例4.3では、第1トランジスタM1と第4トランジスタM4が、別々の電圧源によってバイアスされる。具体的には駆動回路200Cは、第1電圧源250および第2電圧源260を含む。第2電圧源260は第1電圧源250と同様に構成され、第2定電圧素子262および第2電流源264を含む。
図22は、実施例4.4に係る出力回路100Dを備える半導体装置300Dの回路図である。図19や図20の回路において、第3トランジスタM3のゲート容量は、第2抵抗R2によって充電される。したがって第3トランジスタM3のサイズ(W/L)が大きい場合には、図16の駆動回路200Aと同様の問題、すなわち、第3トランジスタM3の駆動に関して、高速性と低消費電力化が両立できないという問題が生じうる。
この実施例では、第3トランジスタM3およびサブドライバ220が2段、直列に接続されている。後段の第3トランジスタM3_2は、入力端子INと出力トランジスタMHのゲートの間に設けられる。前段の第3トランジスタM3_1は、入力端子INとひとつ後段の第3トランジスタM3_2のゲートの間に設けられる。
図23は、第5実施例に係る出力回路100Eを備える半導体装置300Eの回路図である。第5実施例は、図22の出力回路100Dをさらに多段化したものである。出力回路100Eには、複数(N個)の第3トランジスタM3_1~M3_Nおよび複数段(N段)のサブドライバ220_1~220_Nが設けられ、それらがカスケードに接続される。複数の第3トランジスタM3やサブドライバ220の構成素子のサイズ(駆動能力)は、後段ほど大きい。
続いて出力回路100の用途を説明する。上述の半導体装置(出力回路)は、メカリレーの駆動回路に用いることができる。リレー装置およびそれを備える自動車については、図13,14を参照して説明した通りである。
実施の形態4では、MOSFETで構成された半導体装置を説明したがその限りでなく、任意のMOSFETを、バイポーラトランジスタなどに置換することができる。この場合、上の説明において、ゲートをベース、ドレインをコレクタ、ソースをエミッタと読み替えればよい。
実施の形態4では、出力トランジスタMHが半導体装置300に集積化される場合を説明したがその限りでなく、出力トランジスタMHとしてディスクリート素子を用いてもよい。
半導体装置300の用途は、リレーの駆動回路には限定されず、DC/DCコンバータなどのスイッチング電源、モータ駆動回路(インバータ)、AC/DCコンバータ、DC/ACコンバータ(インバータ)、2次電池の充放電システムやパワーコンディショナなどにも利用することができる。
MH 出力トランジスタ
200 駆動回路
201 内部ライン
202 ゲートライン
210 ターンオフ回路
204 ドライバ
220 サブドライバ
222 ターンオフ回路
224 ターンオン回路
230 ターンオン回路
240 バイアス回路
242 定電圧素子
244 電流源
250 第1電圧源
252 第1定電圧素子
254 第1電流源
260 第2電圧源
262 第2定電圧素子
264 第2電流源
270 電圧補正回路
272 電流源
280 クランプ回路
300 半導体装置
R1 インピーダンス素子、第1抵抗
R2 第2抵抗
M1 第1トランジスタ
M2 第2トランジスタ
M3 第3トランジスタ
M4 第4トランジスタ
M5 第5トランジスタ
400 リレー装置
410 メカリレー
500 駆動回路
Claims (21)
- 入力電圧を受ける入力端子と出力端子の間に設けられる出力トランジスタを、制御信号に応じて駆動する駆動回路であって、
前記出力トランジスタのゲートまたはベースである制御電極と接続される内部ラインと、
ゲートまたはベースである制御電極がバイアスされ、ソースまたはエミッタである第1電極が前記内部ラインと接続される第1トランジスタと、
前記第1トランジスタのドレインまたはコレクタである第2電極と接地の間に設けられ、前記制御信号に応じてオン、オフする第2トランジスタと、
前記内部ラインから補助電流をシンクする電流源と、
前記入力端子と前記内部ラインの間に設けられたインピーダンス素子と、
を備えることを特徴とする駆動回路。 - 前記補助電流は、前記インピーダンス素子に流れる電流より大きく、前記第1トランジスタに流れる電流より小さいことを特徴とする請求項1に記載の駆動回路。
- 前記入力端子と前記内部ラインの間に設けられ、前記制御信号に応じて前記第2トランジスタと相補的にオン、オフする第3トランジスタをさらに備えることを特徴とする請求項1または2に記載の駆動回路。
- 入力電圧を受ける入力端子と出力端子の間に設けられる出力トランジスタを、制御信号に応じて駆動する駆動回路であって、
内部ラインと、
ゲートまたはベースである制御電極がバイアスされ、ソースまたはエミッタである第1電極が前記内部ラインと接続される第1トランジスタと、
前記入力端子と接続される上側電源端子、前記内部ラインと接続される下側電源端子、前記出力トランジスタのゲートまたはベースである制御電極と接続される出力端子を有し、前記制御信号に応じて前記出力トランジスタを駆動するドライバと、
前記内部ラインから補助電流をシンクする電流源と、
前記入力端子と前記内部ラインの間に設けられたインピーダンス素子と、
を備えることを特徴とする駆動回路。 - 前記補助電流は、前記インピーダンス素子に流れる電流より大きく、前記ドライバの前記下側電源端子から前記内部ラインに流れる電流より小さいことを特徴とする請求項4に記載の駆動回路。
- 前記内部ラインの電圧を、前記入力電圧との電位差が所定値を超えないようにクランプするクランプ回路をさらに備えることを特徴とする請求項1から5のいずれかに記載の駆動回路。
- 前記クランプ回路は、前記入力端子と前記内部ラインの間に設けられたツェナーダイオードを含むことを特徴とする請求項6に記載の駆動回路。
- 前記制御信号は、前記入力電圧の通常状態においてパルス信号であり、前記入力電圧が低下する減電圧状態において、固定的にオンを指示するDC信号であることを特徴とする請求項1から7のいずれかに記載の駆動回路。
- 前記制御信号はパルス信号であり、前記制御信号のオンレベルの時間は、前記入力電圧が低下する減電圧状態において長くなることを特徴とする請求項1から7のいずれかに記載の駆動回路。
- 前記補助電流は、前記制御信号に応じてオン、オフすることを特徴とする請求項1から9のいずれかに記載の駆動回路。
- 前記補助電流は、前記制御信号のレベルにかかわらず固定的にオンであることを特徴とする請求項1から9のいずれかに記載の駆動回路。
- 前記第1トランジスタの前記制御電極に、前記入力電圧よりも所定電圧幅低いバイアス電圧を供給するバイアス回路をさらに備えることを特徴とする請求項1から11のいずれかに記載の駆動回路。
- 前記バイアス回路は、
前記入力端子と前記第1トランジスタの前記制御電極の間に設けられた第1ツェナーダイオードと、
前記第1トランジスタの前記制御電極と接地の間に設けられた電流源と、
を含むことを特徴とする請求項12に記載の駆動回路。 - 入力端子と出力端子の間に設けられる出力トランジスタを駆動する駆動回路であって、
その第1電極が前記出力トランジスタの制御電極と接続され、その制御電極がバイアスされる第1トランジスタと、
前記第1トランジスタの第2電極と接地の間に設けられ、前記出力トランジスタのオン期間においてオンとなる第2トランジスタと、
前記入力端子と前記出力トランジスタの制御電極の間に設けられる第3トランジスタと、
前記出力トランジスタのオフ期間において前記第3トランジスタをオンするサブドライバと、
を備え、
前記サブドライバは、
前記入力端子と前記第3トランジスタの制御電極の間に設けられた第2抵抗と、
その第1電極が前記第3トランジスタの制御電極に接続され、その制御電極がバイアスされる第4トランジスタと、
前記第4トランジスタの第2電極と接地の間に設けられ、前記出力トランジスタのオフ期間においてオンとなる第5トランジスタと、
を含み、
前記第1トランジスタの制御電極と、前記第4トランジスタの制御電極は、別々の電圧源によってバイアスされていることを特徴とする駆動回路。 - 前記入力端子と前記出力トランジスタの制御電極の間に設けられる第1抵抗をさらに備えることを特徴とする請求項14に記載の駆動回路。
- 前記第1トランジスタの制御電極に、第1バイアス電圧を供給する第1電圧源と、
前記第4トランジスタの制御電極に、第2バイアス電圧を供給する、前記第1電圧源とは独立した第2電圧源と、
をさらに備え、
前記第1電圧源と前記第2電圧源は同じ回路構成を有することを特徴とする請求項14または15に記載の駆動回路。 - 前記第1電圧源は、前記入力端子と前記第1トランジスタの制御電極の間に設けられた定電圧素子を含み、
前記第2電圧源は、前記入力端子と前記第4トランジスタの制御電極の間に設けられた定電圧素子を含むことを特徴とする請求項16に記載の駆動回路。 - 前記第3トランジスタおよび前記サブドライバは複数設けられ、複数のサブドライバの第5トランジスタは、1段ごとに相補的にスイッチングし、
最終段の第3トランジスタは、前記入力端子と前記出力トランジスタの制御電極の間に設けられ、それより前段の第3トランジスタは、前記入力端子と1つ後段の第3トランジスタの制御電極の間に設けられ、
前記第1トランジスタおよび前記第1トランジスタと1段飛ばしで隣接する第4トランジスタの制御電極は共通の第1電圧源によってバイアスされ、
残りの第4トランジスタの制御電極は、共通の別の第2電圧源によってバイアスされることを特徴とする請求項14から17のいずれかに記載の駆動回路。 - 入力端子と出力端子の間に設けられる出力トランジスタを駆動する駆動回路であって、
その第1電極が前記出力トランジスタの制御電極と接続される第1トランジスタと、
前記第1トランジスタの第2電極と接地の間に設けられる第2トランジスタと、
複数の第3トランジスタと、
前記複数の第3トランジスタと対応する複数のサブドライバと、
を備え、
最終段の第3トランジスタは、前記入力端子と前記出力トランジスタの制御電極の間に設けられ、それより前段の第3トランジスタは、前記入力端子と1つ後段の第3トランジスタの制御電極の間に設けられ、
前記サブドライバは、
前記入力端子と対応する第3トランジスタの制御電極の間に設けられた第2抵抗と、
その第1電極が対応する第3トランジスタの制御電極に接続される第4トランジスタと、
前記第4トランジスタの第2電極と接地の間に設けられる第5トランジスタと、
を含み、
前記第1トランジスタおよび前記第1トランジスタと1段飛ばしで隣接する第4トランジスタの制御電極は共通の第1電圧源によってバイアスされ、
残りの第4トランジスタの制御電極は、共通の別の第2電圧源によってバイアスされることを特徴とする駆動回路。 - 出力トランジスタと、
前記出力トランジスタを駆動する請求項1から19のいずれかに記載の駆動回路と、
を備えることを特徴とする半導体装置。 - メカリレーと、
前記メカリレーを駆動する請求項20に記載の半導体装置と、
を備えることを特徴とする自動車。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2023110945A JP2023134570A (ja) | 2017-10-05 | 2023-07-05 | 出力トランジスタの駆動回路、半導体装置、自動車 |
Applications Claiming Priority (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2017194986 | 2017-10-05 | ||
JP2017194987 | 2017-10-05 | ||
JP2017194987 | 2017-10-05 | ||
JP2017194986 | 2017-10-05 | ||
JP2018187509A JP7132063B2 (ja) | 2017-10-05 | 2018-10-02 | 出力トランジスタの駆動回路、半導体装置、自動車 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2018187509A Division JP7132063B2 (ja) | 2017-10-05 | 2018-10-02 | 出力トランジスタの駆動回路、半導体装置、自動車 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2023110945A Division JP2023134570A (ja) | 2017-10-05 | 2023-07-05 | 出力トランジスタの駆動回路、半導体装置、自動車 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2022167975A true JP2022167975A (ja) | 2022-11-04 |
JP7309987B2 JP7309987B2 (ja) | 2023-07-18 |
Family
ID=66096145
Family Applications (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2022134058A Active JP7309987B2 (ja) | 2017-10-05 | 2022-08-25 | 出力トランジスタの駆動回路、半導体装置、自動車 |
JP2023110945A Pending JP2023134570A (ja) | 2017-10-05 | 2023-07-05 | 出力トランジスタの駆動回路、半導体装置、自動車 |
Family Applications After (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2023110945A Pending JP2023134570A (ja) | 2017-10-05 | 2023-07-05 | 出力トランジスタの駆動回路、半導体装置、自動車 |
Country Status (2)
Country | Link |
---|---|
US (1) | US10778213B2 (ja) |
JP (2) | JP7309987B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2020237978A1 (zh) * | 2019-05-30 | 2020-12-03 | 广东美的制冷设备有限公司 | 智能功率模块及空调器 |
CN111654178A (zh) * | 2020-06-24 | 2020-09-11 | 华源智信半导体(深圳)有限公司 | GaN功率管驱动电路、驱动方法及相应的电子装置 |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH11205122A (ja) * | 1997-10-31 | 1999-07-30 | St Microelectron Srl | 高電圧最終出力段 |
JP2009147515A (ja) * | 2007-12-12 | 2009-07-02 | Oki Semiconductor Co Ltd | 負荷駆動回路 |
JP2012065235A (ja) * | 2010-09-17 | 2012-03-29 | Toshiba Corp | 電圧出力回路 |
JP2013198277A (ja) * | 2012-03-19 | 2013-09-30 | Toshiba Corp | Dc−dcコンバータおよびその制御回路 |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5142171A (en) * | 1988-04-05 | 1992-08-25 | Hitachi, Ltd. | Integrated circuit for high side driving of an inductive load |
US6362679B2 (en) * | 2000-02-23 | 2002-03-26 | Tripath Technology, Inc. | Power device driver circuit |
JP4901445B2 (ja) * | 2006-12-06 | 2012-03-21 | ローム株式会社 | 駆動回路及びこれを用いた半導体装置 |
JP2009088766A (ja) * | 2007-09-28 | 2009-04-23 | Toshiba Corp | 出力バッファ回路 |
EP2660979B1 (en) * | 2012-04-30 | 2019-02-27 | Dialog Semiconductor GmbH | High side driver with power supply function |
KR102492494B1 (ko) * | 2014-12-09 | 2023-01-30 | 인피니언 테크놀로지스 오스트리아 아게 | 전력 트랜지스터들을 위한 조절된 하이 사이드 게이트 드라이버 회로 |
JP6637717B2 (ja) | 2015-10-16 | 2020-01-29 | ローム株式会社 | Dc/dcコンバータおよびその制御回路、システム電源 |
-
2018
- 2018-10-04 US US16/151,770 patent/US10778213B2/en active Active
-
2022
- 2022-08-25 JP JP2022134058A patent/JP7309987B2/ja active Active
-
2023
- 2023-07-05 JP JP2023110945A patent/JP2023134570A/ja active Pending
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Publication number | Priority date | Publication date | Assignee | Title |
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JPH11205122A (ja) * | 1997-10-31 | 1999-07-30 | St Microelectron Srl | 高電圧最終出力段 |
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JP2013198277A (ja) * | 2012-03-19 | 2013-09-30 | Toshiba Corp | Dc−dcコンバータおよびその制御回路 |
Also Published As
Publication number | Publication date |
---|---|
JP7309987B2 (ja) | 2023-07-18 |
JP2023134570A (ja) | 2023-09-27 |
US20190115914A1 (en) | 2019-04-18 |
US10778213B2 (en) | 2020-09-15 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20220825 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20230420 |
|
A131 | Notification of reasons for refusal |
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|
A521 | Request for written amendment filed |
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TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
R150 | Certificate of patent or registration of utility model |
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