JP2016001822A - 負荷駆動回路 - Google Patents

Abstract

【課題】通常のスイッチング動作時に、スイッチング素子のターンオンにおける出力電圧の立ち上がりを検出し易くし、短絡誤検出のまま発振モードに移行するような誤動作を防ぐようにする。【解決手段】短絡検出回路１４は、スイッチング素子の出力電圧（ＯＵＴ）を入力し、その出力電圧が所定のしきい値より低下したとき、クランプ回路に対してスイッチング素子の出力電流を制限するようなクランプ動作をさせる制御信号（ＳＣＢ）を出力する。スイッチング素子のクランプ動作により出力電圧が立ち上がると、その出力電圧の変化がキャパシタＣ３１を介して出力に伝えられ、それに追随して制御信号を立ち上げることで出力電圧の立ち上がりを検出し易くしている。これにより、クランプ回路の解除動作が早められるので、短絡誤検出のまま発振モードに移行するような誤動作を防ぐことができる。【選択図】図５

Description

本発明は負荷駆動回路に関し、特に、電源の正極と負荷に繋がる出力端子との間にスイッチング素子を介在させた構成を有し、負荷の短絡を検出する機能を有した負荷駆動回路に関する。

電源の正極と負荷との間にスイッチング素子を介在させた、いわゆる、ハイサイド構成の負荷駆動回路において、特に、リニアソレノイドのようなインダクタンス負荷を駆動する際には、デューティ制御によって出力電流を制御している。デューティ制御による出力電流の制御では、リニアソレノイドの駆動対象（たとえば、自動車のトランスミッションなど）に過大な負荷がかかり、それに応じて大電流領域までスイッチング動作をした場合、稀にその負荷の内部で短絡故障が発生することがある。

このような負荷の短絡があった場合に、スイッチング素子を流れる電流を抑制するようにした負荷駆動回路が知られている（たとえば、特許文献１，２参照）。特許文献１の負荷駆動回路の電流制限部においては、起動時に、スイッチング素子のソース電圧が所定の基準電圧未満であり、スイッチング素子のゲート・ソース間の電圧が所定のしきい値以上の場合に、負荷短絡を含む異常であると判断される。これにより、スイッチング素子のゲート・ソース間の電圧が抑制され、スイッチング素子の過電流が防止されている。又、特許文献２の負荷駆動回路では、起動時に、スイッチング素子のドレイン・ソース間の電圧が所定値以上であることを電流制限回路が検出したとき、電流制限回路が電流制限動作をする前に、負荷短絡検出回路が負荷短絡を検出している。これにより、負荷短絡の検出が通知された保護用論理回路は、スイッチング素子のゲート入力を即座に遮断するようにしている。

特開２００５−２７３８０号公報（段落〔００６０〕〜〔００６６〕，図２） 特開２００５−３１２０９９号公報（段落〔００８８〕〜〔００９２〕，図２）

特許文献１に記載の負荷駆動回路では、負荷短絡が発生してスイッチング素子のソース電圧（出力電圧）が基準電圧より低くなったときに、スイッチング素子のゲート・ソース間電圧をクランプして電流制限動作をしている。ただし、負荷短絡時のような出力電圧の変化は、負荷短絡ではない通常のスイッチング動作時にも起こる動作であるので、通常のスイッチング動作のオフ期間中もソース電圧（出力電圧）が負荷によりプルダウンされて基準電圧より低くなるため、この電流制限部によるクランプ動作が作用していることになる。このため、このオフ状態から次のターンオン動作の際には、チャージポンプの出力によりスイッチング素子のゲート電圧が立ち上がる間に電流制限部による電流制限動作も解除されることになる。しかしながら、このような負荷駆動回路においては、この通常のスイッチング動作時の負荷電流が過電流検出に近いレベルでの動作条件（電源電圧や温度など）によっては、出力電圧の立ち上がりが負荷短絡時の検出レベル付近で鈍化するなどしてそのまま立ち上がりにくくなることがある。その結果、負荷短絡があったと電流制限部が誤検出して出力端子から発振波形（本当の過電流検出状態では自己発熱による損失を抑えるためにオン期間が短いデューティ比でオン・オフ発振制御の動作モードに切り替え、この波形は後述のように異常が発生したことを知らせるアラーム信号の役割も兼ねることができる）を出力するなどの異常処理モードが続くという問題があった。

又、実際の負荷短絡発生時の制限電流ピーク値を更に下げるためには、スイッチング素子のゲート・ソース間電圧をクランプする部分のインピーダンスを更に下げてゲート・ソース間電圧をより小さくする必要がある。しかしながら、クランプする部分のインピーダンスを下げ過ぎると、通常のスイッチング動作時における出力電圧の立ち上がりが更に阻害され、波形歪みやターンオン時間が増加するなどの問題もあった。

更に、スイッチング素子のソース電圧（出力電圧）を基準電圧と比較するのに比較器を用いているが、比較器は、回路規模が大きいため、チップサイズが大きくなるなど、コスト面で問題があった。

又、特許文献２に記載の負荷駆動回路では、スイッチング素子に大電流が流れ始める前に負荷の異常を負荷短絡検出回路で検出し、その検出結果に基づいて直ちに保護用論理回路が電流制限を開始するようにしている。この場合においても、通常のスイッチング動作時における負荷電流が過電流検出に近いレベルにあるときに、ターンオンにおける出力電圧の立ち上がりが鈍化し、負荷短絡検出回路が負荷短絡を誤検出してしまう可能性がある。その結果、保護用論理回路が負荷短絡の誤検出のまま出力端子の発振モードなどの異常処理モードを解除しない状態が続くという問題があった。

本発明は、このような点に鑑み、通常のスイッチング動作時のターンオンにおける出力電圧の立ち上がりを検出し易くし、通常のスイッチング動作時の短絡誤検出のまま発振モードに移行するような誤動作を防ぐ負荷駆動回路を提供することを目的とする。

本発明では上記の課題を解決するために、電源の正極と負荷に繋がる出力端子との間に介在させたスイッチング素子をスイッチング動作させて負荷を駆動する負荷駆動回路が提供される。この負荷駆動回路は、スイッチング素子の出力電流を制限することができるクランプ回路と、負荷の短絡時に起きるスイッチング素子の出力電圧の低下を検出してクランプ回路に対しスイッチング素子の出力電流を制限する制御信号を出力する短絡検出回路と、を備えている。ここで、短絡検出回路は、その入出力間にキャパシタを備えることを特徴とする。これにより、短絡検出回路は、入力の出力電圧が立ち上がるときにキャパシタを介して出力に伝えられることで制御信号の立ち上がりが早まるため、クランプ回路の解除動作が早められ、短絡誤検出のまま発振モードに移行するような誤動作を防ぐことができる。

上記構成の負荷駆動回路は、負荷短絡発生時の電流制限機能は維持しつつ、通常スイッチング動作時のターンオンにおける出力電圧の立ち上がりを検出し易くなり、通常スイッチング動作時の短絡誤検出のまま発振モードなどの異常処理モードに移行するような誤動作を防ぐことができるという利点がある。

本発明の実施の形態に係る負荷駆動回路の構成例を示すブロック図である。 負荷駆動回路の各動作モードの真理値表に対応した動作タイムチャートを示した図である。 負荷駆動回路の過電流検出特性を示す図であって、（Ａ）は測定回路を示し、（Ｂ）は過電流測定時の動作波形を示し、（Ｃ）はピーク電流測定時の動作波形を示している。 レベルシフトドライバ及び従来例の短絡検出回路を示す図である。 本発明の実施の形態に係る負荷駆動回路の短絡検出回路を示す回路図である。 図４及び図５に記載の短絡検出回路の動作波形を示す説明図である。

以下、本発明の実施の形態について、図面を参照して詳細に説明する。
図１は本発明の実施の形態に係る負荷駆動回路の構成例を示すブロック図である。
この負荷駆動回路１は、電源端子（ＶＣＣ）３、グランド端子（ＧＮＤ）４及び出力端子（ＯＵＴ）９を有し、電源端子３には電源（バッテリ）５の正極が接続され、出力端子９には負荷７の一端が接続されている。電源５の負極、負荷７の他端及びグランド端子（ＧＮＤ）４は、いずれも接地されている。

負荷駆動回路１において、電源端子３と出力端子９との間には、Ｎｃｈ−ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）とするスイッチング素子Ｑ１が設けられている。このスイッチング素子Ｑ１のドレイン端子及びソース端子に逆並列に接続されているダイオードＤ１は、寄生ダイオードである。このように、本実施の形態に係る負荷駆動回路１は、スイッチング素子Ｑ１が電源５の正極と負荷７との間に介在されている、いわゆるハイサイド構成のインテリジェント・パワー・スイッチである。又、電源端子３とグランド端子４との間には、Ｎｃｈ−ＭＯＳＦＥＴとするスイッチング素子Ｑ２及び定電流素子１１が直列に接続されている。なお、スイッチング素子Ｑ１，Ｑ２のドレイン端子とゲート端子との間に互いに逆方向に直列接続された２つのダイオードＤ２，Ｄ３は、スイッチング素子Ｑ１，Ｑ２のゲートを保護するためのものである。

負荷駆動回路１は、スイッチング素子Ｑ１の過熱状態を検出する過熱検出回路１３を有し、過熱検出回路１３は、その検出結果を入出力制御論理回路１７に伝えるように構成されている。過熱検出回路１３は、たとえばダイオードとすることができ、そのダイオードの順方向電圧の温度依存性を利用して過熱状態を検出するように構成される。

負荷駆動回路１は、負荷７の短絡を検出する短絡検出回路１４を有し、短絡検出回路１４の入力は、出力端子９に接続され、出力は、入出力制御論理回路１７及びレベルシフトドライバ１９に接続されている。短絡検出回路１４は、負荷７の短絡時に起こる出力端子９の電圧ＶＯＵＴの低下を検出し、その検出結果を入出力制御論理回路１７及びレベルシフトドライバ１９に伝えるものであり、この短絡検出回路１４の構成及び作用の詳細については、後述する。

負荷駆動回路１は、低電圧検出回路１６を有している。この低電圧検出回路１６は、その入力が電源端子３に接続され、出力が入出力制御論理回路１７に接続されて、電源５から供給される電圧ＶＣＣが低下したことを検出し、その検出結果を入出力制御論理回路１７に伝える機能を有している。

負荷駆動回路１は、レベルシフトドライバ１９を有している。このレベルシフトドライバ１９は、入力が入出力制御論理回路１７に接続され、出力がスイッチング素子Ｑ１，Ｑ２のゲート端子に接続されている。レベルシフトドライバ１９は、入力端子（ＩＮ）２２からの信号に応じて入出力制御論理回路１７から出力されたオン・オフ信号ＯＮＢＨをレベルシフトし、そのレベルシフトした出力信号（ＧＳ）をスイッチング素子Ｑ１，Ｑ２のゲート端子に出力する。

負荷駆動回路１は、過電流検出回路２３を有している。この過電流検出回路２３は、出力端子９に接続された入力と、スイッチング素子Ｑ２と定電流素子１１との接続点に接続された入力と、入出力制御論理回路１７に接続された出力とを有している。過電流検出回路２３は、出力端子９の電圧と、スイッチング素子Ｑ２と定電流素子１１との接続点の電圧とを比較する比較器を内蔵しており、スイッチング素子Ｑ１，Ｑ２がオンしているときの両者のソース電圧を比較している。比較器は、スイッチング素子Ｑ１，Ｑ２のゲート電圧が共通なので、両者のゲート・ソース間電圧を比較することで、スイッチング素子Ｑ１，Ｑ２に流れる電流を間接的に比較している。比較器は、スイッチング素子Ｑ２のソース電圧よりもスイッチング素子Ｑ１のソース電圧（出力端子９の電圧ＶＯＵＴ）が低いとき、すなわち、スイッチング素子Ｑ２のゲート・ソース間電圧よりもスイッチング素子Ｑ１のゲート・ソース間電圧が高いとき、スイッチング素子Ｑ１に過電流が流れたと判断する。比較器の判断結果は、入出力制御論理回路１７に伝えられる。

負荷駆動回路１は、負荷開放検出回路２８及び定電流素子２７を有している。負荷開放検出回路２８は、その入力が出力端子９に接続され、出力が入出力制御論理回路１７に接続されている。定電流素子２７は、電源端子３と出力端子９との間に接続されている。負荷開放検出回路２８は、スイッチング動作のオフ期間の間、定電流素子２７を通じて負荷開放検出回路２８に電流が流れることで生じる電圧（出力端子９の電圧ＶＯＵＴ）を検出して、負荷開放状態を検出する。すなわち、負荷開放検出回路２８は、負荷７が断線などにより電気的に切り離されたり、又は、出力端子９と負荷７との間が無限ではない高抵抗状態になったりして、出力端子９の電圧ＶＯＵＴが高くなったとき、負荷開放状態であると判断する。この負荷開放検出回路２８による判断結果は、入出力制御論理回路１７に伝えられる。

負荷駆動回路１は、状態出力端子（ＳＴ）２４を有し、この状態出力端子２４と入出力制御論理回路１７との間には、Ｎｃｈ−ＭＯＳＦＥＴとするスイッチング素子Ｑ３が設けられている。スイッチング素子Ｑ３のゲート端子は、入出力制御論理回路１７の状態判定信号を出力する端子に接続され、ドレイン端子は、状態出力端子２４に出力され、ソース端子は、接地されている。このスイッチング素子Ｑ３のドレイン端子及びソース端子に逆並列に接続されているダイオードＤ８は、寄生ダイオードである。又、入力端子２２とグランド端子４との間に接続されたダイオードＤ９は、入出力制御論理回路１７の保護のために設けられ、ダイオードＤ１０は、スイッチング素子Ｑ３の保護のために設けられている。入力端子２２及び状態出力端子２４には、マイクロコンピュータ２６が接続されている。

そして、負荷駆動回路１は、電源端子３に接続され、電源５から供給される電圧ＶＣＣを用いて所定の電圧（たとえば、５Ｖ、ＶＣＣ−５Ｖなどの電圧）を生成する内部電源回路１８を有している。内部電源回路１８は、生成した電圧を過熱検出回路１３、短絡検出回路１４、低電圧検出回路１６、過電流検出回路２３、負荷開放検出回路２８、入出力制御論理回路１７及びレベルシフトドライバ１９に電源の高電位側電圧又は低電位側電圧として供給する。この供給電圧は、これらの回路から出力される信号の振幅を、たとえば、５Ｖのレベルにするために使用される。

次に、本実施の形態に係る負荷駆動回路１の動作について、下記の表１及び表２の内容を参照しながら説明する。

表１は負荷駆動回路１の各動作モードの真理値表であり、表２は負荷駆動回路１の特性項目を表す仕様書から、過電流検出電流ＩＯＣ及び過電流検出モード下ピーク電流ＰｅａｋＩなどに関する情報を抜粋したものである。又、表１及び表２に対応した動作タイムチャート及び測定回路動作波形が図２及び図３にそれぞれ示される。

図２は負荷駆動回路の各動作モードの真理値表に対応した動作タイムチャートを示した図である。図３は負荷駆動回路の過電流検出特性を示す図であって、（Ａ）は測定回路を示し、（Ｂ）は過電流測定時の動作波形を示し、（Ｃ）はピーク電流測定時の動作波形を示している。図４はレベルシフトドライバ及び従来例の短絡検出回路を示す図である。図５は本発明の実施の形態に係る負荷駆動回路の短絡検出回路を示す回路図である。図６は図４及び図５に記載の短絡検出回路の動作波形を示す説明図である。

まず、負荷駆動回路１が正常状態下（表１の正常動作モード）にある場合、入力端子（ＩＮ）２２の電圧ＶＩＮがＬ（Ｌｏｗ）レベルであるとき、入出力制御論理回路１７は、スイッチング素子Ｑ３をオンして状態出力端子２４をＬレベルにする。このとき、レベルシフトドライバ１９がオフを指示する出力信号ＧＳ＝Ｌを出力するので、スイッチング素子Ｑ１，Ｑ２は、オフされ、その結果、出力端子９は、負荷７を介してＬレベルに置かれる。すなわち、負荷７の抵抗値は、通常、１０Ωオーダーの低抵抗なので、出力端子９の電位は、負荷７によりプルダウンされる。つまり、入力端子２２の電圧がＬレベル（以下、「端子××の電圧」を単に「端子××」とも記す）、すなわち、図２の電圧ＶＩＮがＬレベルであるとき、出力端子９の電圧ＶＯＵＴ、出力電流ＩＯＵＴ及び状態出力端子２４の電圧ＶＳＴは、それぞれＬレベルとなる。

一方、正常状態下で入力端子２２がＨ（Ｈｉｇｈ）レベルになると、入出力制御論理回路１７は、スイッチング素子Ｑ３をオフして状態出力端子２４をＨレベルにする（状態出力端子２４はマイクロコンピュータ２６の内部でプルアップされている）。このとき、レベルシフトドライバ１９がオンを指示する出力信号ＧＳ＝Ｈを出力するので、スイッチング素子Ｑ１，Ｑ２は、オンされ、その結果、出力端子９は、Ｈレベルになって負荷７に電流が流れる。つまり、図２の入力端子２２の電圧ＶＩＮがＨレベルであるとき、出力端子９の電圧ＶＯＵＴ、出力電流ＩＯＵＴ及び状態出力端子２４の電圧ＶＳＴは、それぞれＨレベルとなる。

ただし、入力端子２２とマイクロコンピュータ２６の間が接続されない（Ｏｐｅｎ）状態（表１のＩＮ入力端子開放モード）では、入出力制御論理回路１７が内蔵するプルダウン機能により、入力端子２２にＬレベルを入力したときと同じ状態になる。このため、出力端子９及び状態出力端子２４は、共に、入力端子２２にＬレベルを入力したときと同じ状態のＬレベルとなる。

次に、負荷開放の検出は、表１の負荷開放検出モードに示したように、入力端子２２がＬレベルである状態、つまり、スイッチング素子Ｑ１がオフされているときになされる。なお、負荷開放という状態は、出力端子９と負荷７と間が完全にオープンになった状態だけでなく、無限ではない高抵抗になった状態をも含むものである。ここで、負荷開放検出回路２８が負荷開放を検出したときには、入出力制御論理回路１７は、スイッチング素子Ｑ３をオフさせて、状態出力端子（ＳＴ）２４の電圧ＶＳＴをＨレベルにする（ＶＳＴ＝Ｈ）。すなわち、図２に示したように、負荷が開放されている状態では、定電流素子２７の電流が負荷側には流れず出力端子９に付随する寄生容量の充電や内部回路のリーク電流成分となり、負荷開放検出回路２８の入力レベルとして出力端子９の電圧ＶＯＵＴがＨレベルとなり、これを検出して状態出力端子２４の電圧ＶＳＴがＨとなる。このとき、マイクロコンピュータ２６は、入力端子２２がＬレベルであるときに、状態出力端子２４がＨレベルになるという異常状態に基づき、負荷異常を判定する。

次に、過電流検出について説明する。負荷７に流れる電流は、図１に示すスイッチング素子Ｑ１に流れる電流と同じである。負荷駆動回路１は、通常、スイッチング素子Ｑ１を構成するＮｃｈ−ＭＯＳＦＥＴが飽和領域で動作するよう設計されており、飽和領域における電流は、ゲート・ソース間電圧によってほぼ規定され、電流値は、ゲート・ソース間電圧に対する単調増加関数となる。負荷７及びスイッチング素子Ｑ１に過電流が流れる状態になると、スイッチング素子Ｑ１を構成するＭＯＳＦＥＴのゲート・ソース間電圧が大きい値になる。一方、スイッチング素子Ｑ２を構成するＮｃｈ−ＭＯＳＦＥＴのゲート・ソース間電圧は、定電流素子１１の電流値によって定まる定電圧値となる。スイッチング素子Ｑ１，Ｑ２のゲート電圧が等しいので、両者のゲート・ソース間電圧は、両者のソース電圧で比較することができる。

過電流検出回路２３は、スイッチング素子Ｑ１，Ｑ２のソース電圧の差分を比較し増幅する差動入力の比較器を備え、スイッチング素子Ｑ１のソース電圧がスイッチング素子Ｑ２のソース電圧より低い場合に、過電流検出信号（図２においてはＨレベルの論理信号）を出力する。すなわち、スイッチング素子Ｑ１のゲート・ソース間電圧がスイッチング素子Ｑ２のそれより大きい場合、過電流検出回路２３は、過電流検出信号を出力する。つまり、このとき、スイッチング素子Ｑ１，Ｑ２のサイズ比ｎを、
ｎ＝［スイッチング素子Ｑ１のサイズ］／［スイッチング素子Ｑ２のサイズ］
で表し、定電流素子１１に流れる定電流値をＩｏとした場合、スイッチング素子Ｑ１に流れる電流はｎＩｏ（＝過電流検出電流ＩＯＣ）より大きいことになり、過電流検出回路２３は、過電流状態（ＩＯＵＴ≧ＩＯＣ）と判断し、過電流検出信号を出力する。

過電流検出回路２３が過電流検出信号を出力すると、入出力制御論理回路１７は、その過電流検出信号に基づいてスイッチング素子Ｑ３をオンさせ、状態出力端子２４をＬレベルにする（ＶＳＴ＝Ｌ）。又、入出力制御論理回路１７は、過電流検出回路２３が出力した過電流検出信号に基づいてスイッチング素子Ｑ１，Ｑ２をオフさせ、出力端子９をＬレベル（ＶＯＵＴ＝Ｌ）にする。

一方、過熱検出回路１３がスイッチング素子Ｑ１の過熱を検出した場合においても、入出力制御論理回路１７は、過熱検出信号に基づいてスイッチング素子Ｑ３をオンさせ、状態出力端子２４をＬレベルにする。又、入出力制御論理回路１７は、過熱検出信号に基づいてスイッチング素子Ｑ１，Ｑ２をオフさせ、出力端子９をＬレベルにする。

以上の負荷駆動回路１における過電流検出特性は、図３の（Ａ）に示す測定回路によって測定される。すなわち、負荷駆動回路１の出力電流ＩＯＵＴは、出力端子９に出力電流ＩＯＵＴの包絡線を決める測定器である電流源６１が接続され、実際の出力電流ＩＯＵＴの値は、たとえばカレントトランスやシャント抵抗を介してＯＵＴ電流測定器６２により測定される。状態出力端子２４の電圧ＶＳＴは、状態出力端子２４に接続されたＳＴ電圧測定器６３によって測定される。なお、状態出力端子２４に接続された抵抗６４及び電圧源６５は、マイクロコンピュータ２６が内蔵するプルアップ機能を模擬するためのものである。

負荷駆動回路１の通常スイッチング動作時での過電流検出電流ＩＯＣに関する測定をするときには、図３の（Ｂ）に示したように、電流源６１は、電圧ＶＩＮがＨレベルとなっている期間に山形となる電流スイープの出力電流ＩＯＵＴを流すように設定される。これにより、出力電流ＩＯＵＴは、その値が過電流検出電流ＩＯＣより小さくなって状態出力端子２４の電圧ＶＳＴが再度Ｈレベルになるまでの間発振波形を示し、その発振パルスの波高値が電流スイープに応じた値になる。ここで、電圧ＶＳＴがＨレベルからＬレベルとなって発振が開始する瞬間の出力電流ＩＯＵＴの値が、過電流検出電流ＩＯＣの測定値となる。

又、負荷駆動回路１が短絡検出時の過電流検出モード下ピーク電流ＰｅａｋＩに関する測定をするときには、出力端子９を負荷短絡時と同様の状態（低インピーダンス配線で接地）にする。これにより、図３の（Ｃ）に示すように、出力電流ＩＯＵＴは、入力端子２２の電圧ＶＩＮがＨレベルである間は発振波形を示し、その発振パルスの２パルス目以降のパルスの波高値をピーク電流ＰｅａｋＩとして測定する。

又、表１及び図２には示していないが、低電圧検出回路１６が低電圧を検出した場合、入出力制御論理回路１７は、内部の論理状態が不定にならないよう内部論理をリセットし、スイッチング素子Ｑ１，Ｑ２，Ｑ３をオフ状態にする。したがって、入力端子２２がＨレベルでもＬレベルでも、出力端子９及び状態出力端子２４は、共にＬレベルとなる。

そこで、マイクロコンピュータ２６は、入力端子２２がＨレベルであるときに、状態出力端子２４がＬレベルになるという異常に基づいて、過電流、過熱、又は低電圧を判定する。

なお、表１に記載の「自己復帰」は、検出された異常の発生原因が取り除かれて正常化された場合に、特に電気的リセット操作を行うことなく通常動作に自動復帰することを意味している。又、表１に記載の「ＯＵＴ出力発振モード」とは、図２に記載の過電流検出の期間に見られる出力端子９の電圧ＶＯＵＴ及び出力電流ＩＯＵＴの発振動作を意味している。この発振動作は、スイッチング素子Ｑ１をオンにしてその電流が所定値に達したらオフするということが繰り返され、この結果、負荷７に流れる電流を発振波形にして待機させることで、過電流検出から通常動作に復帰するまでの間、損失を抑えるようにしている。又、発振波形は過電流状態になっていることを外部に知らせるアラーム信号をともなっている。

ここで、表２に記載の「過電流検出モード」とは、上記の「ＯＵＴ出力発振モード」のことである。ピーク電流ＰｅａｋＩの測定は、上述のように、図３に記載のＩＯＵＴ＝ＰｅａｋＩの測定回路の状態、すなわち、出力端子９を負荷短絡時と同様の状態（低インピーダンス配線で接地）にして発振させたときに行う。周期Ｐｅｒ及びデューティＤｕｔｙの測定も、同じく、出力端子９を負荷短絡時と同様の状態にして発振させたときに行う。なお、周期Ｐｅｒは、発振波形の立ち上がりから次の発振波形の立ち上がりまでの期間であり、デューティＤｕｔｙは、発振波形の周期Ｐｅｒに占めるオン期間の割合である。

ピーク電流ＰｅａｋＩのレベルを所望の値に抑えるためには、スイッチング素子Ｑ１のゲート・ソース間電圧をそれに必要な値に抑える必要があり、図４に示すレベルシフトドライバ１９の内部回路におけるクランプ回路４２が、その機能を有する。

レベルシフトドライバ１９は、電圧ＶＣＣにソース端子が接続され、入出力制御論理回路１７からのオン・オフ信号ＯＮＢＨをゲート端子に受け、ドレイン端子がバイアス回路Ｂ４１を介して内部ＧＮＤに接地されたＰｃｈ−ＭＯＳＦＥＴＱ４１を有している。このＰｃｈ−ＭＯＳＦＥＴＱ４１のドレイン端子とバイアス回路Ｂ４１との接続点は、Ｐｃｈ−ＭＯＳＦＥＴＱ４３，Ｑ５３のゲート端子に接続されている。Ｐｃｈ−ＭＯＳＦＥＴＱ４３，Ｑ５３のソース端子は、電圧ＶＣＣにそれぞれ接続され、ドレイン端子は、分圧回路Ｔ４１，Ｔ５１の一端にそれぞれ接続されている。分圧回路Ｔ４１の他端は、内部ＧＮＤに接地され、分圧出力端子は、Ｎｃｈ−ＭＯＳＦＥＴＱ４６のゲート端子に接続されている。Ｎｃｈ−ＭＯＳＦＥＴＱ４６のソース端子は、内部ＧＮＤに接地され、ドレイン端子は、チャージポンプ回路４１の出力に接続されている。分圧回路Ｔ５１の分圧出力端子は、Ｎｃｈ−ＭＯＳＦＥＴＱ５６のゲート端子に接続されている。分圧回路Ｔ５１の他端及びＮｃｈ−ＭＯＳＦＥＴＱ５６のソース端子は、共に接続され、ダイオードＤ５１のアノード端子に接続されている。Ｎｃｈ−ＭＯＳＦＥＴＱ５６のドレイン端子は、チャージポンプ回路４１の出力に接続されている。チャージポンプ回路４１の出力は、抵抗Ｒ５１を介してスイッチング素子Ｑ１，Ｑ２に出力信号ＧＳを出力するように構成されている。ダイオードＤ５１のカソード端子は、負荷駆動回路１の出力端子９に接続されている。

出力信号ＧＳの出力端子とダイオードＤ５１のアノード端子との間には、クランプ回路４２が配置されている。このクランプ回路４２は、一端が出力信号ＧＳの出力端子に接続された抵抗Ｒ６１を有し、この抵抗Ｒ６１の他端は、同一方向に直列に接続された複数のダイオードＤ６１〜Ｄ６ｎ（段数ｎは任意）の中のダイオードＤ６１のアノード端子に接続されている。ダイオードＤ６ｎのカソード端子は、Ｎｃｈ−ＭＯＳＦＥＴＱ６６のドレイン端子に接続され、Ｎｃｈ−ＭＯＳＦＥＴＱ６６のソース端子は、ダイオードＤ５１のアノード端子に接続されている。

クランプ回路４２は、又、ソース端子が電圧ＶＣＣに接続され、ドレイン端子が分圧回路Ｔ６１の一端に接続され、ゲート端子が短絡検出回路１４ａの出力に接続されたＰｃｈ−ＭＯＳＦＥＴＱ６３を有している。分圧回路Ｔ６１の他端は、Ｎｃｈ−ＭＯＳＦＥＴＱ６６のソース端子に接続され、分圧出力端子は、Ｎｃｈ−ＭＯＳＦＥＴＱ６６のゲート端子に接続されている。

この図４に示す短絡検出回路１４ａは、従来の構成を示したものであって、以下に述べる本発明の負荷駆動回路１の短絡検出回路１４と対比するために示している。短絡検出回路１４ａは、一端が負荷駆動回路１の出力端子９に接続された抵抗Ｒ３１を有している。抵抗Ｒ３１の他端は、ダイオードＤ３１のアノード端子とＰｃｈ−ＭＯＳＦＥＴＱ３２のゲート端子とに接続されている。ダイオードＤ３１のカソード端子は、電圧ＶＣＣに接続されている。電圧ＶＣＣは、又、Ｐｃｈ−ＭＯＳＦＥＴＱ３１のソース端子に接続され、そのゲート端子及びドレイン端子は、Ｐｃｈ−ＭＯＳＦＥＴＱ３２のソース端子に接続されている。Ｐｃｈ−ＭＯＳＦＥＴＱ３２のドレイン端子は、バイアス回路Ｂ３１の一端に接続され、バイアス回路Ｂ３１の他端は、内部ＧＮＤに接続されている。Ｐｃｈ−ＭＯＳＦＥＴＱ３２のドレイン端子とバイアス回路Ｂ３１との接続点は、インバータ回路３１の入力に接続され、インバータ回路３１の出力は、入出力制御論理回路１７及びクランプ回路４２に出力ＳＣＢを供給するように構成されている。

ここで、レベルシフトドライバ１９の内部において、オン・オフ信号ＯＮＢＨがＬレベルとなるオン駆動タイミングでは、Ｐｃｈ−ＭＯＳＦＥＴＱ４１はオンし、次段のＰｃｈ−ＭＯＳＦＥＴＱ４３，Ｑ５３は共にオフしている。このため、Ｐｃｈ−ＭＯＳＦＥＴＱ４３，Ｑ５３のそれぞれに繋がる分圧回路Ｔ４１，Ｔ５１の分圧出力はＬレベルとなり、Ｎｃｈ−ＭＯＳＦＥＴＱ４６，Ｑ５６は共にオフしている。したがって、チャージポンプ回路４１によって昇圧された電圧は、Ｎｃｈ−ＭＯＳＦＥＴＱ４６，Ｑ５６によりプルダウンされることなく、電圧ＶＣＣより高いレベルの電圧が、抵抗Ｒ５１を介してＧＳ端子に現れる。この昇圧された電圧（出力信号ＧＳ）は、スイッチング素子Ｑ１，Ｑ２をオン駆動する。

このオン駆動のときに、短絡検出回路１４ａが出力端子９の電圧ＶＯＵＴの低下を検出し、負荷短絡を検出したときには、短絡検出回路１４ａは、出力ＳＣＢ＝Ｌを出力する。すなわち、短絡検出回路１４ａでは、電圧ＶＯＵＴが低下したことでＰｃｈ−ＭＯＳＦＥＴＱ３２がオンし、インバータ回路３１の入力がＨレベルになることによって、その出力ＳＣＢは、Ｌレベルとなる。これにより、クランプ回路４２のＰｃｈ−ＭＯＳＦＥＴＱ６３がオンし、分圧回路Ｔ６１の分圧出力電圧がＮｃｈ−ＭＯＳＦＥＴＱ６６をオンすることになる。この結果、チャージポンプ回路４１の出力端子とＯＵＴ端子との間の電圧は、［抵抗Ｒ５１］と［抵抗Ｒ６１、ダイオードＤ６１〜Ｄ６ｎ，Ｄ５１で決まるインピーダンス］により分圧され、ＧＳ端子の電圧をクランプする。この値によって所望のＰｅａｋＩのレベルが決まるため、通常は、抵抗Ｒ６１の値とダイオードＤ６１〜Ｄ６ｎの段数がＰｅａｋＩのレベル決定のための調整ポイントとなる（抵抗Ｒ５１はスイッチング時間に関係し、ダイオードＤ５１は保護用のため、調整ポイントの対象外）。

次に、ＯＮＢＨ＝Ｈのオフ駆動タイミングでは、Ｐｃｈ−ＭＯＳＦＥＴＱ４１がオフのため、バイアス回路Ｂ４１のプルダウン効果により次段のＰｃｈ−ＭＯＳＦＥＴＱ４３，Ｑ５３は共にオンする。Ｐｃｈ−ＭＯＳＦＥＴＱ４３，Ｑ５３に繋がる分圧回路Ｔ４１，Ｔ５１の出力がＨレベルとなるため、Ｎｃｈ−ＭＯＳＦＥＴＱ４６，Ｑ５６は、共にオンする。このとき、チャージポンプ回路４１の出力は、図には明示していない回路の制御で停止しているが、Ｎｃｈ−ＭＯＳＦＥＴＱ４６，Ｑ５６経由で抵抗Ｒ５１を介してＧＳ端子（ゲート容量）を速やかに放電し、スイッチング素子Ｑ１，Ｑ２をオフ駆動し、ＯＵＴ＝Ｌとしている。このとき、負荷短絡ではないものの、ＯＵＴ＝Ｌになっていることにより、短絡検出回路１４ａは、Ｐｃｈ−ＭＯＳＦＥＴＱ３２がオンしてインバータ回路３１の入力をＨレベルとし、その出力ＳＣＢをＬレベルとしている。出力ＳＣＢがＬレベルであることにより、前述の通り、クランプ回路４２もクランプ動作をしている。

ここで、図４に記載の短絡検出回路１４ａを図５に記載の短絡検出回路１４に置き換えた場合の動作について説明する。図６は、短絡検出回路１４ａ，１４の入出力動作波形を比較したものである。

短絡検出回路１４は、短絡検出回路１４ａの出力に抵抗Ｒ３２（抵抗値＝Ｒ）を直列接続し、入出力間（ＯＵＴ端子−ＳＣＢ端子間）に一種のスピードアップコンデンサとして機能するキャパシタＣ３１（容量値＝Ｃ）を接続した構成を有している。つまり、入出力間にキャパシタＣ３１を接続したことにより、短絡検出回路１４は、入力がステップ変化すると、その瞬間は出力が入力と等しくなり、その後、抵抗Ｒ３２及びキャパシタＣ３１の時定数に応じた速度で出力が小さくなる回路を構成している。このため、入力しきい値（ＶＣＣ−Ｖｔｈ）は、短絡検出回路１４ａと同じ値となり、Ｖｔｈの値は、ダイオード接続されたＰｃｈ−ＭＯＳＦＥＴＱ３１のドレイン（ゲート）・ソース間電圧とＰｃｈ−ＭＯＳＦＥＴＱ３２のしきい値との和からなる。なお、所望の入力しきい値を得るために、このダイオード接続されたＰｃｈ−ＭＯＳＦＥＴを他のデバイス、たとえばダイオードや抵抗などに置き換えても良い。

ここで、ＯＵＴ＝Ｈのオン駆動タイミングでは、Ｐｃｈ−ＭＯＳＦＥＴＱ３２がオフのため、バイアス回路Ｂ３１のプルダウン効果により次段のインバータ回路３１の入力はＬレベル、出力はＨレベルとなる。これにより、インバータ回路３１の出力は、抵抗Ｒ３２を介してＳＣＢ端子に与えられ、ＳＣＢ＝Ｈとなる。

一方、ＯＵＴ＝Ｌのオフ駆動タイミングでは、Ｐｃｈ−ＭＯＳＦＥＴＱ３２がオンとなるが、このＰｃｈ−ＭＯＳＦＥＴＱ３２は、抵抗Ｒ３１及びダイオードＤ３１でゲート耐圧以下に保護され、入力しきい値の値は、その制限電圧範囲内に設定される。このとき、インバータ回路３１の出力がＬレベルのため、等価的にＳＣＢ端子は、抵抗Ｒ３２によってプルダウンされ、ＳＣＢ＝Ｌとなる。

この状態で通常スイッチング動作時の次のターンオンが始まると、ＯＵＴ端子の電圧が立ち上がり始める。キャパシタＣ３１（容量値＝Ｃ）の端子間電圧をＶｃとおくと、過渡的に「Ｃ・ｄＶｃ／ｄｔ」相当の電流がＯＵＴ端子からＳＣＢ端子の方向に流れる。その電流の放電経路は、抵抗Ｒ３２（抵抗値＝Ｒ）とインバータ回路３１の出力端子−内部ＧＮＤ間（この時点で、インバータ回路３１の出力がまだＬレベルのため）となる。インバータ回路３１の出力インピーダンスを無視すれば、この過渡状態でＳＣＢ端子に現れる電圧は、ＯＵＴ端子の立ち上がり波形に追随して「Ｒ・Ｃ・ｄＶｃ／ｄｔ」相当の立ち上がり振幅の波形となる。その間に、インバータ回路３１の出力もＨレベルとなるが、見かけ上、クランプ回路４２の解除動作が前倒しで機能することになる。

次に、この短絡検出回路１４の動作と従来の短絡検出回路１４ａの動作とを図６を参照して比較してみる。短絡検出回路１４ａでは、ＯＵＴ端子の電圧が抵抗Ｒ３１、ダイオードＤ３１、Ｐｃｈ−ＭＯＳＦＥＴＱ３１，Ｑ３２及びバイアス回路Ｂ３１からなるインバータ回路の入力しきい値（ＶＣＣ−Ｖｔｈ）に達した時点で、ＳＣＢ端子の電圧がゼロ（＝内部ＧＮＤの電位）から変化を開始している。このため、ＯＵＴ端子の電位が入力しきい値に達して、クランプ回路４２がクランプを解除するまで遅れ時間がある。

これに対し、短絡検出回路１４では、ＯＵＴ端子の電圧上昇と共にＳＣＢ端子の電圧も上昇し、ＯＵＴ端子の電圧が入力しきい値に達した時点では、既に、ＳＣＢ端子の電圧が０より大きい値に達している。しかも、その０より大きい値は、ＯＵＴ端子の電圧が入力しきい値に達した時点でクランプ回路４２のＰｃｈ−ＭＯＳＦＥＴＱ６３をオフにする値より大きいものである。これにより、ＯＵＴ端子の電圧が入力しきい値に達した時点では、クランプ回路４２がクランプを既に解除していることになる。

ここで、内部ＧＮＤの電位はグランド端子（ＧＮＤ）４の電位、すなわち接地電位より高くなっている。一例を挙げると、内部ＧＮＤの電位は（ＶＣＣ−６Ｖ）程度であり、ＶＣＣ＝１５Ｖとすれば内部ＧＮＤの電位は９Ｖとなる。短絡検出回路１４においては、接地電位より高い内部ＧＮＤの電位を初期に上記の「Ｒ・Ｃ・ｄＶｃ／ｄｔ」相当の電圧が加算されるので、ＯＵＴ端子の電圧（初期値は接地電位）がＰｃｈ−ＭＯＳＦＥＴＱ３２のしきい値に達するより先に、ＳＣＢ端子の電圧がＰｃｈ−ＭＯＳＦＥＴＱ６３のしきい値に達することになる。

又、ＳＣＢ端子の電圧は、入出力制御論理回路１７にも入力されていて、図４のタイミングチャートに示したように、ＳＣＢ端子の電圧がＨレベルである間は過電流の判定を停止し、ＳＣＢ＝Ｌになると判定及びその結果の発振を行う。ＯＵＴ端子の電圧が完全に０Ｖであれば外部からＯＵＴ端子の発振波形は観察されないが、ＯＵＴ端子の電圧が０Ｖでなくなっているのに、ＳＣＢ端子の電圧の立ち上がりが遅れると、ＯＵＴ端子に発振波形が認められる時間が長くなる。ＣＲの時定数を小さくしていって０となった極限が図６の中段の波形となる。これを下段の波形と比較すると、ＣＲの時定数を大きくすれば、ＳＣＢ端子の電圧がＯＵＴ端子の電圧変化に追随してＯＵＴ端子の電圧が０でないのにもかかわらずＳＣＢ端子の電圧が０とみなされる時間を短くすることが分かる。

したがって、仮に、ＯＵＴ端子の電圧の立ち上がり振幅が電源電圧や温度などの動作条件によって入力しきい値（ＶＣＣ−Ｖｔｈ）の手前で鈍化するなどして立ち上がりづらかったとしても、ＳＣＢ端子の電圧がＯＵＴ端子の電圧の立ち上がりと共にあらかじめ立ち上がっているため、ＯＵＴ端子の電圧が入力しきい値（ＶＣＣ−Ｖｔｈ）に達した後のＳＣＢ端子の立ち上がり時間を短くできるし、前述のようにその前にクランプを解除することも可能になる。又、Ｃ及びＲの値で決まる時定数を、発振モードに移行する前にＳＣＢ端子の電圧が立ち上がるよう十分大きな値とすることにより、クランプ回路４２を動作させたままでかつ負荷短絡の誤検出のまま発振モードを解除しない状態が続くという問題を回避する事ができる。

負荷駆動回路１を半導体チップ上に構成することを想定した場合、このＣとＲの値として現実的に選択できる範囲としては、たとえば、Ｃ＝数ｐＦ〜数１０ｐＦ、Ｒ＝数１０ｋΩ〜数１００ｋΩ程度となる。Ｃ及びＲの値で決まる時定数が、短絡検出回路１４にＨレベルの信号が入力されたときにＯＵＴ端子の電圧の立ち上がりから発振モードに移行する遅れ時間より短い時間でＳＣＢ端子の電圧が立ち上がるものであれば、この範囲にとどまらない。又、Ｃ及びＲを外付け部品として構成する場合も同様である。

なお、図５には特に明示していないが、ＯＵＴ端子のサージからキャパシタＣ３１を保護するための直列抵抗や、ＳＣＢ端子電圧のオーバーシュートやアンダーシュートを抑えるための保護ダイオード（ＶＣＣ端子−ＳＣＢ端子間、ＳＣＢ端子−内部ＧＮＤ間）といった周辺素子は、必要に応じて内蔵する場合がある。又、インバータ回路３１の内部回路も、信号伝達性能が十分な構成であれば、回路方式は特にこだわらない。

上記の様に、本実施の形態に係る負荷駆動回路１は、負荷短絡発生時の電流制限機能を維持しつつ、通常スイッチング動作時のターンオンにおける出力電圧の立ち上がりを検出し易くなる。このため、負荷駆動回路１は、通常スイッチング動作時の短絡誤検出のまま発振モードに移行するような誤動作を防ぐことができる。

１ 負荷駆動回路
３ 電源端子
４ グランド端子
５ 電源
７ 負荷
９ 出力端子
１１ 定電流素子
１３ 過熱検出回路
１４ａ，１４ 短絡検出回路
１６ 低電圧検出回路
１７ 入出力制御論理回路
１８ 内部電源回路
１９ レベルシフトドライバ
２２ 入力端子
２３ 過電流検出回路
２４ 状態出力端子
２６ マイクロコンピュータ
２７ 定電流素子
２８ 負荷開放検出回路
３１ インバータ回路
４１ チャージポンプ回路
４２ クランプ回路
６１ 電流源
６２ ＯＵＴ電流測定器
６３ ＳＴ電圧測定器
６４ 抵抗
６５ 電圧源
Ｂ３１，Ｂ４１ バイアス回路
Ｃ３１ キャパシタ
Ｄ１，Ｄ２，Ｄ３，Ｄ８，Ｄ９，Ｄ１０，Ｄ３１，Ｄ５１，Ｄ６１〜Ｄ６ｎ ダイオード
Ｑ１，Ｑ２，Ｑ３ スイッチング素子
Ｑ３１，Ｑ３２，Ｑ４１，Ｑ４３，Ｑ５３，Ｑ６３ Ｐｃｈ−ＭＯＳＦＥＴ
Ｑ４６，Ｑ５６，Ｑ６６ Ｎｃｈ−ＭＯＳＦＥＴ
Ｒ３１，Ｒ３２，Ｒ５１，Ｒ６１ 抵抗
Ｔ４１，Ｔ５１，Ｔ６１ 分圧回路

Claims (6)

1. 電源の正極と負荷に繋がる出力端子との間に介在させたスイッチング素子をスイッチング動作させて前記負荷を駆動する負荷駆動回路であって、
   前記スイッチング素子の出力電流を制限することができるクランプ回路と、
   前記負荷の短絡時に起きる前記スイッチング素子の出力電圧の低下を検出して前記クランプ回路に対し前記スイッチング素子の出力電流を制限する制御信号を出力する短絡検出回路と、
   を備え、
   前記短絡検出回路は、その入出力間にキャパシタを備えることを特徴とする負荷駆動回路。
2. 前記短絡検出回路は前記短絡検出回路の入力信号の非反転信号を出力する論理素子を備え、前記キャパシタは前記短絡検出回路の入力信号が前記論理素子のしきい値電圧に達する前に前記短絡検出回路の出力を変化させることを特徴とする請求項１記載の負荷駆動回路。
3. 前記短絡検出回路は、出力に抵抗を備え、前記キャパシタを介して発生する過渡電流に基づく出力電圧を発生させることを特徴とする請求項１又は２に記載の負荷駆動回路。
4. 前記スイッチング素子のオン動作時に前記制御信号が所定時間を超えて継続すると外部にアラーム信号を出力するとともに、前記短絡検出回路にＨレベルの信号が入力されたときに前記キャパシタと前記抵抗の接続点の電位が前記所定時間内に所定電圧まで達するよう前記キャパシタ及び前記抵抗の値で決まる時定数が設定されていることを特徴とする請求項３記載の負荷駆動回路。
5. 前記アラーム信号が前記スイッチング素子の出力の発振モードへの移行であることを特徴とする請求項３記載の負荷駆動回路。
6. 前記論理素子は入力部にＰｃｈ−ＭＯＳＦＥＴを備え、前記スイッチング素子の出力電圧の低下による前記Ｐｃｈ−ＭＯＳＦＥＴのオン動作に基づいて前記負荷の短絡を検出するように構成されていることを特徴とする請求項２記載の負荷駆動回路。

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