JP2002232270A - クランプ回路およびこれを用いた入力インターフェース回路 - Google Patents

Abstract

(57)【要約】 【課題】 ほぼ正確なクランプ動作をするクランプ回路
を提供する。 【解決手段】 エミッタが、ＧＮＤ電圧に接続されたＮ
ＰＮトランジスタＱ２１と、エミッタが、第１のクラン
プ端子１に接続され、ベースが、トランジスタＱ２１の
コレクタに接続され、コレクタが、トランジスタＱ２１
のベースに接続されたＮＰＮトランジスタＱ２４と、エ
ミッタが、トランジスタＱ２１のコレクタに接続され、
ベースが、自己のコレクタに接続されたＮＰＮトランジ
スタＱ２２と、エミッタが、トランジスタＱ２４のコレ
クタに接続され、ベースが、トランジスタＱ２２のベー
スに接続され、コレクタに、バイアスが供給されるＮＰ
ＮトランジスタＱ２３と、トランジスタＱ２２のコレク
タに接続された電流源Ｉ２０と、からなる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、異なる電圧系の信
号間のレベル変換回路、例えば車載用半導体集積回路装
置で電圧制限のために用いられるクランプ回路およびこ
れを用いた入力インターフェース回路に関する。

【０００２】

【従来の技術】車載用半導体集積回路装置ではバッテリ
ー電源、例えば１２Ｖから直接入力信号を作っている。
そのため、５Ｖ系のロジック回路への信号としては電圧
が高すぎ、低耐圧のロジック回路を破壊する恐れがある
ため、直接ロジック回路へ入力できない。

【０００３】このため図１１のようなレベル変換回路を
用いる。図１１は、入力抵抗Ｒｉｎと、ハイ側を５Ｖ、
ロー側を０Ｖ（ＧＮＤ電圧）に制限する図１２と図１３
で示す２つのクランプ回路１０７、１０９で１２Ｖ系信
号を０Ｖ〜５Ｖの範囲に制限し、５Ｖ系のロジック回路
に使えるようにしたものである。なお１０５は、入力端
子である。

【０００４】ここで用いられるロー側クランプ回路１０
７は、一般に図１２のようなものが用いられる。

【０００５】図１２のクランプ回路１０７は、ＮＰＮト
ランジスタＱ１，Ｑ２，Ｑ３，Ｑ４の４個の各ベース・
エミッタ順方向電圧がほぼ等しいことを利用している。
バイアスの値は、トランジスタＱ３とＱ４を飽和させな
い値であればよい。

【０００６】このクランプ回路１０７は、比較的に簡単
な回路構成となっている。そしてクランプ回路１０７の
クランプ端子１０１では、理想的にはＧＮＤ電圧とな
る。

【０００７】しかし、車載の場合バッテリーの電圧変動
は比較的大きく、更にバッテリーが外れた場合インダク
タの逆起電力により非常に大きな正または負の電圧（例
えば−４０Ｖ〜＋４０Ｖ）が、入力端子１０５を介し
て、クランプ端子１０１に印加される。

【０００８】したがって、クランプ回路１０７のトラン
ジスタＱ３とＱ４に流れる電流変化範囲が大きいため、
トランジスタＱ３とＱ４の順方向電圧変化も大きくな
る。

【０００９】具体的にはトランジスタＱ１，Ｑ２のベー
ス・エミッタ電圧はほぼ一定だが、Ｑ３，Ｑ４のベース
・エミッタ電圧は大きく変化する。

【００１０】このため、本来クランプされるべき電圧か
らずれた電圧にクランプするという欠点があった。特
に、クランプ端子１０１の電圧が、ＧＮＤ電圧を大きく
下回る場合には、寄生素子が動作し後述するロジック回
路が誤動作してしまう。また最悪の場合、後述するロジ
ック回路等の素子が破壊される恐れがあった。

【００１１】図１３に、従来のハイ側クランプ回路１０
９の構成を示す。ＰＮＰトランジスタＱ５とＱ６のベー
ス・エミッタ順方向電圧を利用する。ＰＮＰトランジス
タＱ５とＱ６としては、通常ラテラルＰＮＰトランジス
タが用いられるが、一般にニー（Ｋｎｅｅ）電流が低い
ため大きな電流が流せない。

【００１２】このため、トランジスタＱ６のコレクタに
負荷抵抗Ｒｃを接続し、負荷抵抗Ｒｃに発生する電圧で
ＮＰＮトランジスタＱ７のベース・エミッタ電圧を制御
し、トランジスタＱ７のコレクタをトランジスタＱ６の
エミッタと接続することで、複合ＰＮＰトランジスタ
（Ｑ６とＱ７）構成として大電流が流せるようにしてい
る。

【００１３】クランプ回路１０９のクランプ端子１０３
では、理想的には５Ｖとなる。しかし、クランプ回路１
０９の特にトランジスタＱ６に流れる電流変化範囲が大
きいため、トランジスタＱ５とＱ６のベース・エミッタ
順方向電圧が異なり、本来クランプされるべき電圧から
ずれた電圧にクランプするという欠点があった。

【００１４】また、クランプ回路１０７、１０９をレベ
ル変換回路に利用し、５Ｖ系のロジック回路へ信号を入
力する入力インターフェース回路の従来構成は、図１４
の様になる。

【００１５】図１４は、図１１にコンパレータ回路１１
１を追加し、その出力をロジック回路、例えばインバー
タ回路１１３に入力する。

【００１６】図１４の構成によれば、クランプ回路１０
７および／または１０９の動作速度の遅れなどからクラ
ンプ波形に大きなヒゲ状のパルス信号を生じた場合で
も、コンパレータ回路１１１により波形整形されるの
で、後段のインバータ回路１１３へ異常電圧がかかるこ
ともなく動作異常を生じないというメリットがある。

【００１７】しかし、当然ながらコンパレータ回路１１
１の動作電流が増加する。例えば、図１５に示す具体的
な回路図では、バイアス電流源Ｉ３と出力負荷電流源Ｉ
４の電流が必要であり、車載用半導体集積回路装置で
は、通常複数の入力インターフェース回路が用いられる
ことから、これらの電流増加は低消費電流化を図る上で
非常に不利になる。

【００１８】

【発明が解決しようとする課題】従来のロー側クランプ
回路とハイ側クランプ回路では、本来クランプされるべ
き電圧からずれた電圧にクランプするという欠点があっ
た。またロー側クランプ回路のクランプ端子の電圧が、
ＧＮＤ電圧を大きく下回る場合には、寄生素子が動作し
ロジック回路が誤動作してしまう。更に最悪の場合、ロ
ジック回路等の素子が破壊される恐れがあった。

【００１９】また従来のクランプ回路を用いた入力イン
ターフェース回路では、新たに複数の電流源が必要であ
り、これらは、低消費電流化を図る上で非常に不利であ
った。

【００２０】本発明は、ほぼ正確なクランプ動作が可能
なクランプ回路を提供することを目的とする。また本発
明は、クランプ回路の応答性に関わらず異なる電圧系の
信号を所定の電圧範囲に抑制可能で、かつ低消費電流化
が可能なクランプ回路を用いた入力インターフェース回
路を提供することを目的とする。

【００２１】

【課題を解決するための手段】（クランプ回路１）本発
明のクランプ回路１は、エミッタが、基準電圧に接続さ
れた第１のＮＰＮトランジスタと、エミッタが、クラン
プ端子に接続され、ベースが、前記第１のＮＰＮトラン
ジスタのコレクタに接続され、コレクタが、前記第１の
ＮＰＮトランジスタのベースに接続された第２のＮＰＮ
トランジスタと、エミッタが、前記第１のＮＰＮトラン
ジスタのコレクタに接続され、ベースが、自己のコレク
タに接続された第３のＮＰＮトランジスタと、エミッタ
が、前記第２のＮＰＮトランジスタのコレクタに接続さ
れ、ベースが、前記第３のＮＰＮトランジスタのベース
に接続され、コレクタに、バイアスが供給される第４の
ＮＰＮトランジスタと、前記第３のＮＰＮトランジスタ
のコレクタに接続された電流源と、を具備したことを特
徴とする。

【００２２】（クランプ回路２）本発明のクランプ回路
２は、エミッタに、所定の電圧が供給される第１のＰＮ
Ｐトランジスタと、エミッタが、クランプ端子に接続さ
れ、ベースが、前記第１のＰＮＰトランジスタのコレク
タに接続され、コレクタが、前記第１のＰＮＰトランジ
スタのベースに接続された第２のＰＮＰトランジスタ
と、エミッタが、前記第１のＰＮＰトランジスタのコレ
クタに接続され、ベースが、自己のコレクタと接続され
た第３のＰＮＰトランジスタと、エミッタが、前記第２
のＰＮＰトランジスタのコレクタに接続され、ベース
が、前記第３のＰＮＰトランジスタのベースに接続され
た第４のＰＮＰトランジスタと、基準電圧と前記第４の
ＰＮＰトランジスタのコレクタの間に設けられた抵抗
と、コレクタが、前記第２のＰＮＰトランジスタのエミ
ッタに接続され、ベースが、前記第４のＰＮＰトランジ
スタのコレクタに接続され、エミッタが、前記基準電圧
に接続されたＮＰＮトランジスタと、前記第３のＰＮＰ
トランジスタのコレクタと前記基準電圧の間に設けられ
た電流源と、を具備したことを特徴とする。

【００２３】(クランプ回路を用いた入力インターフェ
ース回路)本発明のクランプ回路を用いた入力インター
フェース回路は、入力端子に第１のクランプ端子が接続
された第１のクランプ回路と、前記入力端子に第２のク
ランプ端子が接続された第２のクランプ回路と、前記入
力端子に接続されたフィルタ手段と、を具備したことを
特徴とする。

【００２４】

【発明の実施の形態】(第１のクランプ回路（ロー側）)
１３ 図１に、本発明の第１のクランプ回路（ロー側）１３の
構成を示す。これから説明するＮＰＮトランジスタＱ２
１〜Ｑ２４は、単にトランジスタという。以下に、トラ
ンジスタＱ２１〜Ｑ２４の接続関係を説明する。

【００２５】トランジスタＱ２１のエミッタは、基準電
圧（この例では、ＧＮＤ電圧）に接続されている。トラ
ンジスタＱ２４のエミッタは、第１のクランプ端子１に
接続され、これのベースは、トランジスタＱ２１のコレ
クタに接続され、これのコレクタは、トランジスタＱ２
１のベースに接続されている。

【００２６】トランジスタＱ２２のエミッタは、トラン
ジスタＱ２１のコレクタに接続され、これのベースは、
自己のコレクタに接続されている。トランジスタＱ２３
のエミッタは、トランジスタＱ２４のコレクタに接続さ
れ、これのベースは、トランジスタＱ２２のベースに接
続され、これのコレクタに、バイアスが供給されてい
る。バイアスの値は、トランジスタＱ２３を飽和させな
い値であればよい。

【００２７】電流源Ｉ２０の一端は、トランジスタＱ２
２のコレクタに接続されている。

【００２８】第１のクランプ端子１に、トランジスタＱ
２４とＱ２３を通じて電流が流れる。このためトランジ
スタＱ２１とＱ２３のベース・エミッタ順方向電圧の和
と、トランジスタＱ２４とＱ２２のベース・エミッタ順
方向電圧の和は、略等しくなる。そして両和は、打ち消
されて、第１のクランプ端子１は、ほぼ正確にＧＮＤ電
圧となる。

【００２９】第１のクランプ端子１に流れる電流が変化
した場合でも、トランジスタＱ２１とＱ２３のベース・
エミッタ順方向電圧の和と、トランジスタＱ２４とＱ２
２のベース・エミッタ順方向電圧の和は、略等しくな
る。そして両和は、打ち消されて、第１のクランプ端子
１は、ほぼ正確にＧＮＤ電圧となる。

【００３０】（第２のクランプ回路（ロー側））１３ 図２に、本発明の第２のクランプ回路（ロー側）１３の
構成を示す。図１のクランプ回路との違いは、トランジ
スタＱ２１のエミッタと基準電圧（この例では、ＧＮＤ
電圧）の間に、電圧源Ｖｏｓが設けられている点であ
る。

【００３１】トランジスタＱ２１〜Ｑ２４の動作は、図
１のクランプ回路（ロー側）のトランジスタＱ２１〜Ｑ
２４の動作と同じである。異なるのは、第１のクランプ
端子１の電圧が、ほぼ正確に電圧源Ｖｏｓの電圧となる
点である。

【００３２】（第３のクランプ回路（ロー側））１３ 図３に、本発明の第３のクランプ回路（ロー側）１３の
構成を示す。図１のクランプ回路との違いは、トランジ
スタＱ２１のエミッタと基準電圧（この例では、ＧＮＤ
電圧）の間に、抵抗Ｒｏｓが設けられている点である。

【００３３】トランジスタＱ２１〜Ｑ２４の動作は、図
１のクランプ回路（ロー側）１３のトランジスタＱ２１
〜Ｑ２４の動作と同じである。異なるのは、第１のクラ
ンプ端子１の電圧が、ほぼ正確にＲｏｓ×Ｉ２０の電圧
となる点である。なおＲｏｓは、抵抗Ｒｏｓの抵抗値で
ある。Ｉ２０は、電流源Ｉ２０の電流値である。

【００３４】（第４のクランプ回路（ロー側））１３ 図４に、本発明の第４のクランプ回路（ロー側）１３の
構成を示す。ＮＰＮトランジスタＱ３１〜Ｑ３８は、単
にトランジスタという。以下に、トランジスタＱ３１〜
Ｑ３８の接続関係を説明する。

【００３５】トランジスタＱ３１のエミッタは、基準電
圧（この例では、ＧＮＤ電圧）に接続され、これのベー
スは、自己のコレクタに接続されている。トランジスタ
Ｑ３２のエミッタは、トランジスタＱ３１のコレクタに
接続されている。

【００３６】トランジスタＱ３４のエミッタは、第１の
クランプ端子１に接続されている。トランジスタＱ３３
のエミッタは、トランジスタＱ３４のベースに接続さ
れ、これのベースは、トランジスタＱ３２のコレクタに
接続され、これのコレクタは、トランジスタＱ３２のベ
ースとトランジスタＱ３４のコレクタに接続されてい
る。

【００３７】トランジスタＱ３５のエミッタは、トラン
ジスタＱ３２のコレクタに接続され、これのベースは、
自己のコレクタに接続されている。トランジスタＱ３６
のエミッタは、トランジスタＱ３５のコレクタに接続さ
れ、これのベースは、自己のコレクタに接続されてい
る。

【００３８】トランジスタＱ３８のエミッタは、トラン
ジスタＱ３３のコレクタに接続され、コレクタに、バイ
アスが供給されている。トランジスタＱ３７のエミッタ
は、トランジスタＱ３８のベースに接続され、これのベ
ースは、トランジスタＱ３６のベースに接続され、これ
のコレクタは、トランジスタＱ３８のコレクタに接続さ
れている。

【００３９】バイアスの値は、トランジスタＱ３８とＱ
３７を飽和させない値であればよい。

【００４０】電流源Ｉ２０の一端は、トランジスタＱ３
６のコレクタに接続されている。

【００４１】第１のクランプ端子１に、トランジスタＱ
３４とＱ３３とＱ３８とＱ３７を通じて電流が流れる。
このためトランジスタＱ３１とＱ３２とＱ３８とＱ３７
のベース・エミッタ順方向電圧の総和と、トランジスタ
Ｑ３４とＱ３３とＱ３５とＱ３６のベース・エミッタ順
方向電圧の総和は、略等しくなる。そして両総和は、打
ち消されて、第１のクランプ端子１は、ほぼ正確にＧＮ
Ｄ電圧となる。

【００４２】第１のクランプ端子１に流れる電流が変化
した場合でも、トランジスタＱ３１とＱ３２とＱ３８と
Ｑ３７のベース・エミッタ順方向電圧の総和と、トラン
ジスタＱ３４とＱ３３とＱ３５とＱ３６のベース・エミ
ッタ順方向電圧の総和は、略等しくなる。そして両総和
は、打ち消されて、第１のクランプ端子１は、ほぼ正確
にＧＮＤ電圧となる。

【００４３】またトランジスタＱ３４とＱ３３の存在に
より、電流源Ｉ２０の電流値を小さくすることができ
る。

【００４４】（第５のクランプ回路（ハイ側））１５ 図５に、本発明の第５のクランプ回路（ハイ側）１５の
構成を示す。ＰＮＰトランジスタＱ４１〜Ｑ４４は、単
にトランジスタという。ＮＰＮトランジスタＱ４５は、
単にトランジスタという。以下、トランジスタＱ４１〜
Ｑ４５の接続関係を説明する。

【００４５】トランジスタＱ４１のエミッタに、５Ｖの
電圧が供給されている。トランジスタＱ４４のエミッタ
は、第２のクランプ端子３に接続され、これのベース
は、トランジスタＱ４１のコレクタに接続され、これの
コレクタは、トランジスタＱ４１のベースに接続されて
いる。

【００４６】トランジスタＱ４２のエミッタは、トラン
ジスタＱ４１のコレクタに接続され、これのベースは、
自己のコレクタに接続されている。トランジスタＱ４３
のエミッタは、トランジスタＱ４４のコレクタに接続さ
れ、これのベースは、トランジスタＱ４２のベースに接
続されている。

【００４７】抵抗Ｒｃが、基準電圧（この例では、ＧＮ
Ｄ電圧）とトランジスタＱ４３のコレクタの間に設けら
れている。

【００４８】トランジスタＱ４５のコレクタは、トラン
ジスタＱ４４のエミッタに接続され、これのベースは、
トランジスタＱ４３のコレクタに接続され、これのエミ
ッタは、基準電圧（この例では、ＧＮＤ電圧）に接続さ
れている。

【００４９】電流源Ｉ２１が、トランジスタＱ４２のコ
レクタと基準電圧（この例では、ＧＮＤ電圧）の間に設
けられている。

【００５０】第２のクランプ端子３に、主にトランジス
タＱ４４とＱ４３を通じて電流が流れる。このためトラ
ンジスタＱ４１とＱ４３のベース・エミッタ順方向電圧
の和と、トランジスタＱ４４とＱ４２のベース・エミッ
タ順方向電圧の和は、略等しくなる。そして両和は、打
ち消されて、第２のクランプ端子３は、ほぼ正確に５Ｖ
となる。

【００５１】第２のクランプ端子３に流れる電流が変化
した場合でも、トランジスタＱ４１とＱ４３のベース・
エミッタ順方向電圧の和と、トランジスタＱ４４とＱ４
２のベース・エミッタ順方向電圧の和は、略等しくな
る。そして両和は、打ち消されて、第２のクランプ端子
３は、ほぼ正確に５Ｖとなる。

【００５２】（クランプ回路を用いた入力インターフェ
ース回路の第１の実施例）図６に、本発明のクランプ回
路を用いた入力インターフェース回路の第１の実施例の
構成を示す。

【００５３】１２Ｖ系の信号が、入力抵抗Ｒｉｎを介し
て、入力端子１１に供給される。入力端子１１には、ロ
ー側クランプ回路１３の第１のクランプ端子１とハイ側
クランプ回路１５の第２のクランプ端子３が接続されて
いる。これにより、ロー側クランプ回路１３とハイ側ク
ランプ回路１５が、入力インターフェース回路に接続さ
れる。

【００５４】また入力端子１１には、フィルタ１７が接
続されている。フィルタ１７の出力が、ロジック回路、
例えばインバータ回路１９に供給されている。

【００５５】図７に、図６のクランプ回路を用いた入力
インターフェース回路の具体的な回路構成を示す。

【００５６】ロー側クランプ回路１３は、図１で示した
第１のクランプ回路１３を採用している。ハイ側クラン
プ回路１５は、図５に示した第５のクランプ回路１５を
採用している。ロー側クランプ回路１３としては、図１
のクランプ回路の代わりに、図２乃至図４で示す第２乃
至第４のクランプ回路１３の内の１つを採用してもよ
い。

【００５７】フィルタ１７は、抵抗Ｒ１とコンデンサＣ
１からなる。抵抗Ｒ１の一端は、入力端子１１に接続さ
れ、これの他端は、ロジック回路、例えばインバータ回
路１９に接続されている。コンデンサＣ１は、抵抗Ｒ１
の他端と基準電圧（この例では、ＧＮＤ電圧）の間に設
けられている。

【００５８】インバータ回路１９は、ＮチャンネルＭＯ
Ｓ ＦＥＴ（以下、単にＦＥＴという）Ｍ１と、Ｐチャ
ンネルＭＯＳ ＦＥＴ（以下、単にＦＥＴという）Ｍ２
からなる。

【００５９】ＦＥＴＭ１のソースは、基準電圧（この例
では、ＧＮＤ電圧）に接続され、これのゲートは、フィ
ルタ１７の抵抗Ｒ１の他端に接続され、これのドレイン
は、出力となる。ＦＥＴＭ２のソースに、５Ｖが供給さ
れ、これのゲートは、フィルタ１７の抵抗Ｒ１の他端に
接続され、これのドレインは、ＦＥＴＭ１のドレインに
接続されている。

【００６０】入力端子１１に供給された信号は、ロー側
クランプ回路１３とハイ側クランプ回路１５により、Ｇ
ＮＤ電圧〜５Ｖの間の信号にレベル変換される。

【００６１】フィルタ１７は、ロー側およびハイ側クラ
ンプ回路１３と１５で除去できない信号成分をカットす
る。またフィルタ１７は、次段のロジック回路が、入力
端子１１に印加されるサージ（静電気放電）電圧で破壊
されるのを防止する。更にフィルタ１７は、電流源を必
要としないので、低消費電流化が図られる。

【００６２】（クランプ回路を用いた入力インターフェ
ース回路の第２の実施例）図８に、本発明のクランプ回
路を用いた入力インターフェース回路の第２の実施例の
構成を示す。図６の第１の実施例との違いは、フィルタ
１７とインバータ回路１９の間に、保護回路２１を設け
た点である。

【００６３】保護回路２１は、ＮチャンネルＭＯＳ Ｆ
ＥＴ（以下、単にＦＥＴという）Ｍ３と、Ｐチャンネル
ＭＯＳ ＦＥＴ（以下、単にＦＥＴという）Ｍ４からな
る。

【００６４】ＦＥＴＭ３のソースは、基準電圧（この例
では、ＧＮＤ電圧）に接続され、これのゲートは、自己
のソースに接続され、これのドレインは、フィルタ１７
の出力端に接続されている。ＦＥＴＭ４のソースに、５
Ｖが供給されており、これのゲートは、自己のソースに
接続され、これのドレインは、ＦＥＴＭ３のドレインに
接続されている。

【００６５】フィルタ１７の出力が５Ｖを超えたときＦ
ＥＴＭ４が導通して、次段のインバータ回路１９に５Ｖ
を超えた信号を供給しない。

【００６６】フィルタ１７の出力が、ＧＮＤ電圧未満の
ときＦＥＴＭ３が導通して、次段のインバータ回路１９
にＧＮＤ電圧未満の信号を供給しない。

【００６７】（クランプ回路を用いた入力インターフェ
ース回路の第３の実施例）図９に、本発明のクランプ回
路を用いた入力インターフェース回路の第３の実施例の
構成を示す。図６の第１の実施例との違いは、フィルタ
１７とインバータ回路１９の間に、保護回路２３を設け
た点である。

【００６８】保護回路２３は、ツェナーダイオードＺ１
からなる。ツェナーダイオードＺ１のアノードは、基準
電圧（この例では、ＧＮＤ電圧）に接続され、これのカ
ソードは、フィルタ１７の出力端に接続されている。

【００６９】フィルタ１７の出力が、ツェナー電圧を超
えたときツェナーダイオードＺ１が導通して、次段のイ
ンバータ回路１９に、ツェナー電圧を超える信号を供給
しない。

【００７０】（クランプ回路を用いた入力インターフェ
ース回路の第４の実施例）図１０に、本発明のクランプ
回路を用いた入力インターフェース回路の第４の実施例
の構成を示す。図６の第１の実施例との違いは、フィル
タ１７とインバータ回路１９の間に、保護回路２５を設
けた点である。

【００７１】保護回路２５は、ＮＰＮトランジスタ（以
下、単にトランジスタという）Ｑ５１と、ツェナーダイ
オードＺ１と、抵抗Ｒ５１からなる。

【００７２】トランジスタＱ５１のコレクタは、フィル
タ１７の出力端に接続され、これのエミッタは、基準電
圧（この例では、ＧＮＤ電圧）に接続されている。ツェ
ナーダイオードＺ１のアノードは、トランジスタＱ５１
のベースに接続され、これのカソードは、トランジスタ
Ｑ５１のコレクタに接続されている。抵抗Ｒ５１の一端
は、トランジスタＱ５１のベースに接続され、これの他
端は、基準電圧（この例では、ＧＮＤ電圧）に接続され
ている。

【００７３】フィルタ１７の出力が、ツェナー電圧およ
びトランジスタＱ５１のベース・エミッタ順方向電圧の
和を超えたときツェナーダイオードＺ１とトランジスタ
Ｑ５１が導通して、次段のインバータ回路１９に、ツェ
ナー電圧およびトランジスタＱ５１のベース・エミッタ
順方向電圧の和を超える信号を供給しない。

【００７４】なお、これまでに述べたクランプ回路を用
いた入力インターフェース回路のロー側クランプ回路１
３として、図１２の従来のクランプ回路１０７を、およ
びハイ側クランプ回路１５として、図１３の従来のクラ
ンプ回路１０９を用いてもよい。この場合、図１２のク
ランプ端子１０１と、図１３のクランプ端子１０３を、
入力端子１１に接続する。

【００７５】この場合、クランプ回路１０７と１０９で
クランプ電圧がずれても、フィルタ１７で緩和し、次段
のインバータ回路１９に対する影響を小さくできる。

【００７６】ロジック回路として、インバータ回路１９
を説明したが、インバータ回路に限定されない。

【００７７】クランプされる電圧は、ＧＮＤ電圧、５Ｖ
に限定されない。

【００７８】

【発明の効果】以上本発明のクランプ回路によれば、ほ
ぼ正確なクランプ動作が可能である。また本発明のクラ
ンプ回路を用いた入力インターフェース回路によれば、
クランプ回路の応答性に関わらず異なる電圧系の信号を
所定の電圧範囲に抑制でき、かつ低消費電流化が可能で
ある。

【図面の簡単な説明】

【図１】本発明の第１のクランプ回路（ロー側）１３の
構成を示す回路図である。

【図２】本発明の第２のクランプ回路（ロー側）１３の
構成を示す回路図である。

【図３】本発明の第３のクランプ回路（ロー側）１３の
構成を示す回路図である。

【図４】本発明の第４のクランプ回路（ロー側）１３の
構成を示す回路図である。

【図５】本発明の第５のクランプ回路（ハイ側）１５の
構成を示す回路図である。

【図６】本発明のクランプ回路を用いた入力インターフ
ェース回路の第１の実施例の構成を示すブロック図であ
る。

【図７】図６のクランプ回路を用いた入力インターフェ
ース回路の具体的な回路構成図である。

【図８】本発明のクランプ回路を用いた入力インターフ
ェース回路の第２の実施例の構成を示す図である。

【図９】本発明のクランプ回路を用いた入力インターフ
ェース回路の第３の実施例の構成を示す図である。

【図１０】本発明のクランプ回路を用いた入力インター
フェース回路の第４の実施例の構成を示す図である。

【図１１】従来のレベル変換回路の構成を示すブロック
図である。

【図１２】従来のクランプ回路（ロー側）１０７の構成
を示す回路図である。

【図１３】従来のクランプ回路（ハイ側）１０９の構成
を示す回路図である。

【図１４】従来のクランプ回路を用いた入力インターフ
ェース回路の構成を示すブロック図である。

【図１５】図１４の具体的な回路図である。

【符号の説明】

１・・第１のクランプ端子、Ｑ２１〜Ｑ２４・・ＮＰＮ
トランジスタ、Ｉ２０・・電流源、Ｖｏｓ・・電圧源、
Ｒｏｓ・・抵抗、Ｑ３１〜Ｑ３８・・ＮＰＮトランジス
タ、３・・第２のクランプ端子、Ｑ４１〜Ｑ４４・・Ｐ
ＮＰトランジスタ、Ｑ４５・・ＮＰＮトランジスタ、Ｉ
２１・・電流源、Ｒｃ・・抵抗、Ｒｉｎ・・入力抵抗、
１１・・入力端子、１３・・ロー側クランプ回路、１５
・・ハイ側クランプ回路、１７・・フィルタ、１９・・
インバータ回路、２１，２３，２５・・保護回路、Ｍ３
・・ＮチャンネルＭＯＳ ＦＥＴ、Ｍ４・・Ｐチャンネ
ルＭＯＳ ＦＥＴ、Ｚ１・・ツェナーダイオード、Ｑ５
１・・ＮＰＮトランジスタ、Ｒ５１・・抵抗。

Claims (9)

【特許請求の範囲】
1. 【請求項１】 エミッタが、基準電圧に接続された第１
   のＮＰＮトランジスタと、 エミッタが、クランプ端子に接続され、ベースが、前記
   第１のＮＰＮトランジスタのコレクタに接続され、コレ
   クタが、前記第１のＮＰＮトランジスタのベースに接続
   された第２のＮＰＮトランジスタと、 エミッタが、前記第１のＮＰＮトランジスタのコレクタ
   に接続され、ベースが、自己のコレクタに接続された第
   ３のＮＰＮトランジスタと、 エミッタが、前記第２のＮＰＮトランジスタのコレクタ
   に接続され、ベースが、前記第３のＮＰＮトランジスタ
   のベースに接続され、コレクタに、バイアスが供給され
   る第４のＮＰＮトランジスタと、 前記第３のＮＰＮトランジスタのコレクタに接続された
   電流源と、 を具備したことを特徴とするクランプ回路。
2. 【請求項２】 前記第１のＮＰＮトランジスタと前記基
   準電圧の間に挿入された、電圧源または抵抗をさらに具
   備したことを特徴とする請求項１に記載のクランプ回
   路。
3. 【請求項３】 前記第１のＮＰＮトランジスタと前記基
   準電圧の間にコレクタ・エミッタ間が挿入され、ベース
   が、自己のコレクタに接続された第５のＮＰＮトランジ
   スタと、 前記第２のＮＰＮトランジスタと前記クランプ端子の間
   にベース・エミッタ間が挿入され、コレクタが前記第２
   のＮＰＮトランジスタのコレクタに接続された第６のＮ
   ＰＮトランジスタと、 前記第３のＮＰＮトランジスタと前記第１のＮＰＮトラ
   ンジスタの間にコレクタ・エミッタ間が挿入され、ベー
   スが、自己のコレクタに接続された第７のＮＰＮトラン
   ジスタと、 前記第４のＮＰＮトランジスタと前記第２のＮＰＮトラ
   ンジスタの間にベース・エミッタ間が挿入され、コレク
   タが、前記第４のＮＰＮトランジスタのコレクタに接続
   された第８のＮＰＮトランジスタと、 をさらに具備したことを特徴とする請求項１に記載のク
   ランプ回路。
4. 【請求項４】 エミッタに、所定の電圧が供給される第
   １のＰＮＰトランジスタと、 エミッタが、クランプ端子に接続され、ベースが、前記
   第１のＰＮＰトランジスタのコレクタに接続され、コレ
   クタが、前記第１のＰＮＰトランジスタのベースに接続
   された第２のＰＮＰトランジスタと、 エミッタが、前記第１のＰＮＰトランジスタのコレクタ
   に接続され、ベースが、自己のコレクタと接続された第
   ３のＰＮＰトランジスタと、 エミッタが、前記第２のＰＮＰトランジスタのコレクタ
   に接続され、ベースが、前記第３のＰＮＰトランジスタ
   のベースに接続された第４のＰＮＰトランジスタと、 基準電圧と前記第４のＰＮＰトランジスタのコレクタの
   間に設けられた抵抗と、 コレクタが、前記第２のＰＮＰトランジスタのエミッタ
   に接続され、ベースが、前記第４のＰＮＰトランジスタ
   のコレクタに接続され、エミッタが、前記基準電圧に接
   続されたＮＰＮトランジスタと、 前記第３のＰＮＰトランジスタのコレクタと前記基準電
   圧の間に設けられた電流源と、 を具備したことを特徴とするクランプ回路。
5. 【請求項５】 入力端子に第１のクランプ端子が接続さ
   れた第１のクランプ回路と、 前記入力端子に第２のクランプ端子が接続された第２の
   クランプ回路と、 前記入力端子に接続されたフィルタ手段と、を具備した
   ことを特徴とするクランプ回路を用いた入力インターフ
   ェース回路。
6. 【請求項６】 前記第１のクランプ回路を、請求項１乃
   至３のいずれか１項に記載のクランプ回路で構成し、 前記第２のクランプ回路を、請求項４に記載のクランプ
   回路で構成したことを特徴とするクランプ回路を用いた
   入力インターフェース回路。
7. 【請求項７】 ソースが、基準電圧に接続され、ゲート
   が、自己のソースに接続され、ドレインが、前記フィル
   タ手段の出力端に接続されたＮチャンネルＭＯＳ ＦＥ
   Ｔと、 ソースが、所定の電圧に接続され、ゲートが、自己のソ
   ースに接続され、ドレインが、前記フィルタ手段の出力
   端に接続されたＰチャンネルＭＯＳ ＦＥＴと、 をさらに具備したことを特徴とする請求項５または６に
   記載のクランプ回路を用いた入力インターフェース回
   路。
8. 【請求項８】 カソードが、前記フィルタ手段の出力端
   に接続され、アノードが、基準電圧に接続されたツェナ
   ーダイオードをさらに具備したことを特徴とする請求項
   ５または６に記載のクランプ回路を用いた入力インター
   フェース回路。
9. 【請求項９】 コレクタが、前記フィルタ手段の出力端
   に接続され、エミッタが、基準電圧に接続されたＮＰＮ
   トランジスタとカソードが、前記フィルタ手段の出力端
   に接続され、アノードが、前記第ＮＰＮトランジスタの
   ベースに接続されたツェナーダイオードと、 前記ツェナーダイオードのアノードと前記基準電圧の間
   に設けられた抵抗と、 をさらに具備したことを特徴とする請求項５または６に
   記載のクランプ回路を用いた入力インターフェース回
   路。