JP2013009372A

JP2013009372A - 電圧制御回路

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Publication number: JP2013009372A
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Inventors: Yumei Ri; 勇明李; Gee Fei Han; 子非韓
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Abstract

【課題】出力信号におけるノイズとピークを中和することを課題とする。
【解決手段】電圧クランピングモジュールがゲイン増幅モジュールの出力端子に配置され、ゲイン増幅モジュールにより出力される増幅信号の電圧レベルを所定範囲内でクランプできる。電圧クランピングモジュールは、増幅信号の電圧レベルを上限電圧レベルより低く制限するのに用いる上限電圧クランピングモジュールと、増幅信号の電圧レベルを下限電圧レベルより高く制限するのに用いる下限電圧クランピングモジュールとを含む。
【選択図】図５

Description

本発明は、電圧制御回路を開示し、より具体的には、所定範囲内の増幅信号の電圧レベルをクランピングしてピークを抑える電圧制御回路を開示する。

図１を参照する。図１は、従来のアナログ回路１００のブロック図である。アナログ回路１００は、ゲイン増幅モジュール１１０と、ゲイン制御モジュール１２０とを含む。ゲイン増幅モジュール１１０は、アナログ信号などの入力信号のゲインを増幅し、増幅信号を発生するように構成されている。ゲイン制御モジュール１２０は、外部選択信号により増幅信号のゲインを制御し、出力信号を発生するように、例えば、異なる倍数だけ増幅信号のゲインを増減することにより出力信号を発生するように構成されている。図１に示したアナログ回路１００は、入力信号を処理しやすくなるように、ゲイン増幅モジュール１１０により、非常に低い電圧レベルを有する入力信号を増幅する。ゲイン制御モジュール１２０の目的は、選択信号により示された異なる要求により入力信号のゲインを再調整して、選択された要求に合った出力信号を発生することである。しかし、アナログ回路１００の設計では、ゲイン増幅回路１１０により発生される増幅信号の電圧レベルが高すぎたり低すぎたりするので、ゲイン制御回路１２０により発生される出力信号の電圧レベルも高すぎたり低すぎたりし、予期しないピークが発生する。結果として、出力信号の精度が落ちる。

図２を参照する。図２は、図１に示したアナログ回路１００をオーディオ回路の実装に利用した場合を詳細に示す。図２に示したように、入力信号はオーディオ信号である。ゲイン増幅モジュール１１０は、第１の演算増幅器１１２と可変抵抗１１４とを含む。ゲイン制御モジュール１２０は、キャパシタＣ１、可変抵抗１２４、及び第２の演算増幅器１２２を含む。第１の演算増幅器１１２と可変抵抗１１４は、入力信号のオーディオゲインを増幅し、そのオーディオゲインを所定範囲内で制御して増幅信号を発生するのに用いられる。増幅信号のゲインを制御するため、キャパシタＣ１と可変抵抗１２４とにより、ハイパスフィルタが形成されている。出力信号は、第２の演算増幅器１２２により、制御された増幅信号のゲインを増幅することにより発生する。出力信号はリアスピーカに送られ、オーディオ信号が出力される。可変抵抗１２４の抵抗値は選択信号により制御される。可変抵抗１２４は、複数のトランジスタなどの複数のスイッチと組み合わされ、選択信号により決まる複数のスイッチのスイッチ状態に対応して、増幅信号のゲインを制御することができる。

図３を参照する。図３は、図２に示した可変抵抗１２４の実装を示している。図３に示したように、可変抵抗１２４は、Ｎ型金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）１２４ＮとＰ型ＭＯＳＦＥＴ１２４Ｐとを並列に接続したものを含む。Ｎ型ＭＯＳＦＥＴ１２４ＮとＰ型ＭＯＳＦＥＴ１２４Ｐの両方の特性のため、Ｎ型ＭＯＳＦＥＴ１２４Ｎには寄生バイポーラ接合トランジスタ（ＢＪＴ）１２６Ｎが形成され、Ｐ型ＭＯＳＦＥＴ１２４Ｐには寄生ＢＪＴ１２６Ｐが形成される。ノードＬＶ１は図２に示したキャパシタＣ１と可変抵抗１２４との間にあるが、寄生ＢＪＴ１２６Ｐがオンになるように演算増幅器１１２がキャパシタＣ１を充電するため、このノードＬＶ１における電圧レベルが高すぎるとき、ノードＬＶ２における電圧レベルも高すぎ、出力信号Ｖｏｕｔに高電圧ピークが生じる。同様に、ノードＬＶ１における電圧レベルが過放電のため低すぎるとき、ノードＬＶ２における電圧レベルも低すぎ、結果として出力信号Ｖｏｕｔに低電圧ピークが生じる。

図４を参照する。図４は、図２に示したアナログ回路１００のノードにおける電圧レベルを示している。図４に示したように、増幅信号の電圧レベルを示すノードＬＧ０における電圧レベルは方形波の形をしている。ノードＬＧ０における電圧レベルが高すぎると、ノードＬＶ１で、出力信号Ｖｏｕｔの波形のフロントエッジで明らかな上向きピークが生じる。対照的に、ノードＬＧ０における電圧レベルが低すぎると、ノードＬＶ１で、出力信号Ｖｏｕｔの波形のリアエッジで明らかな下向きピークが生じる。

出力信号Ｖｏｕｔで生じるピークは、出力信号Ｖｏｕｔの処理の精度に大きく影響し、ノイズを生じさせる。入力信号がオーディオ信号であるとき、スピーカが音を出力するとき、出力信号Ｖｏｕｔで生じるピークは大きなノイズを生じ、出力される音の音質が悪化する。

先行技術で説明した出力信号におけるノイズとピークを中和（neutralizing）するため、本発明は、増幅信号の電圧レベルを所定範囲内にクランピングし、増幅信号の電圧レベルが高すぎる又は低すぎることにより生じる出力信号中のノイズやピークを防止する電圧制御回路を開示する。

開示の電圧制御回路は、ゲイン増幅モジュール、電圧クランピングモジュール、及びゲイン制御モジュールを有する。ゲイン増幅モジュールは、入力信号に応じて増幅信号を発生するのに用いる。電圧クランピングモジュールは、ゲイン増幅モジュールに結合し、増幅信号の電圧レベルを所定範囲内にクランピングして、電圧クランピング信号を発生する。ゲイン制御モジュールは、電圧クランピングモジュールに結合し、選択信号と電圧クランピング信号とに応じて、出力信号を発生する。

当業者には、様々な図面に示した好ましい実施形態の詳細な説明を読めば、本発明の上記その他の目的が明らかにあるであろう。

従来のアナログ回路を示す図である。図１に示したアナログ回路により実装されたオーディオ回路を詳細に示す図である。図２に示した可変抵抗の実装を示す図である。図２に示したアナログ回路のノードの電圧レベルを示す図である。本発明の一実施形態による電圧制御回路を示すブロック図である。本発明の実施形態による、図５に示した上限電圧クランピングモジュールを示す図である。本発明の実施形態による、図５に示した上限電圧クランピングモジュールを示す図である。本発明の実施形態による、図５に示した下限電圧クランピングモジュールを示す図である。本発明の実施形態による、図５に示した下限電圧クランピングモジュールを示す図である。本発明の実施形態による、図５に示した下限電圧クランピングモジュールを示す図である。本発明の実施形態による、図５に示した下限電圧クランピングモジュールを示す図である。本発明の実施形態による、図５に示した上限電圧クランピングモジュールを示す図である。本発明の実施形態による、図５に示した下限電圧クランピングモジュールを示す図である。本発明の実施形態による、図５に示した下限電圧クランピングモジュールを示す図である。本発明の実施形態による、図５に示した上限電圧クランピングモジュールを示す図である。

図５を参照する。図５は、本発明の一実施形態による電圧制御回路２００を示すブロック図である。図５に示したように、電圧制御回路２００は、図１に示したゲイン増幅モジュール１１０とゲイン制御モジュール１２０の他に、電圧クランピングモジュール２２０をさらに含む。電圧クランピングモジュール２２０は、キャパシタＣ２と、上限電圧クランピングモジュール２３０と、下限電圧クランピングモジュール２４０とを含む。キャパシタＣ２の利用は図２に示したキャパシタＣ１と同様であり、再度説明はしない。電圧クランピングモジュール２２０の目的は、キャパシタＣ２の一端子に接続され図２に示したノードＬＶ１に対応するノードＶｘにおける電圧レベルを、所定範囲内にクランプ（clamp）し、ノードＶｘの電圧レベルを受け取るゲイン制御モジュール１２０が、ノードＶｘにおける過充電の又は過放電の電圧レベルにより生じるピークの無い出力信号Ｖｏｕｔを発生することである。ここで、上限電圧クラインピングモジュール２３０は、ノードＶｘの電圧レベルを、上限電圧源Ｖ２により供給される上限電圧レベルより下に制限するために用いられる。下限電圧クラインピングモジュール２４０は、ノードＶｘの電圧レベルを、下限電圧源Ｖ１により供給される下限電圧レベルより上に制限するために用いられる。電圧クランピングモジュール２２０はＤＣ電圧源ＶＤＤにより直接パワー供給を受ける。

図６を参照する。図６は、図５に示した上限電圧クランピングモジュール２３０を詳細に示している。上限電圧クランピングモジュール２３０は、Ｎ型ＭＯＳＦＥＴＭ２とＭ３、Ｐ型ＭＯＳＦＥＴＭ１、及び抵抗Ｒ２を含む。Ｐ型ＭＯＳＦＥＴＭ１は、ゲートが上限電圧源Ｖ２に結合され、ソースがノードＶｘに結合されている。Ｎ型ＭＯＳＦＥＴＭ２は、ドレインが、Ｐ型ＭＯＳＦＥＴＭ１のドレインと、Ｎ型ＭＯＳＦＥＴＭ２のゲートとに結合され、ソースがグラウンドに結合されている。Ｎ型ＭＯＳＦＥＴＭ３は、ゲートがＮ型ＭＯＳＦＥＴＭ２のゲートに結合され、ソースがグラウンドに結合され、ドレインがノードＶｘに結合されている。抵抗Ｒ２は、第１の端子がＮ型ＭＯＳＦＥＴＭ２のゲートに結合され、第２の端子がグラウンドに結合されている。図６に示した実施形態では、上限電圧レベルはＤＣ電圧源ＶＤＤの電圧レベルからＰ型ＭＯＳＦＥＴのソース・ゲート間のバイアス電圧を引いた値に等しい。

ノードＶｘにおける電圧レベルが上限電圧レベルより高い時、Ｐ型ＭＯＳＦＥＴＭ１はオンにされ、電流Ｉ１１を発生する。Ｎ型ＭＯＳＦＥＴＭ２とＭ３の両方により形成される電流ミラーを通って、電流Ｉ１２がＮ型ＭＯＳＦＥＴＭ３に対応して発生する。電流Ｉ１２は、キャパシタＣ２を放電するように設定され、ノードＶｘの電圧レベルが上限電圧レベルより低くなり、Ｐ型ＭＯＳＦＥＴＭ１がオフになり、ノードＶｘの放電が止まる。そのため、上限電圧クランピングモジュール２３０は、動的に、ノードＶｘの電圧レベルを、上限電圧レベルより低く制限できる。

図７を参照する。図７は、本発明の他の実施形態による上限電圧クランピングモジュール２３０を示している。図６と図７に示した上限電圧クランピングモジュール２３０は、図６のＰ型ＭＯＳＦＥＴが図７ではｐｎｐＢＪＴで置き換えられており、図６のＮ型ＭＯＳＦＥＴが図７ではｎｐｎＢＪＴで置き換えられている点以外は、動作と要素間の結合が同じである。図７で使われる上限電圧レベルは、ＤＣ電圧源ＶＤＤからｐｎｐＢＪＴのエミッタ・ベース間のバイアス電圧を引いたものである。

図８を参照する。図８は、本発明の一実施形態による、図５に示した下限電圧クランピングモジュール２４０を示している。下限電圧クランピングモジュール２４は、Ｎ型ＭＯＳＦＥＴＭ４、Ｐ型ＭＯＳＦＥＴＭ５とＭ６、及び抵抗Ｒ１を含む。Ｎ型ＭＯＳＦＥＴＭ４は、ゲートが下限電圧源Ｖ１に結合され、ソースがノードＶｘに結合されている。Ｐ型ＭＯＳＦＥＴＭ５は、ドレインが、Ｎ型ＭＯＳＦＥＴＭ４のドレインと、Ｐ型ＭＯＳＦＥＴＭ５のゲートとに結合され、ソースがＤＣ電圧源ＶＤＤに結合されている。Ｐ型ＭＯＳＦＥＴＭ６は、ドレインがノードＶｘに結合され、ゲートがＰ型ＭＯＳＦＥＴＭ５のゲートに結合されている。Ｐ型ＭＯＳＦＥＴＭ６は、ソースがＰ型ＭＯＳＦＥＴＭ５のソースに結合されている。抵抗Ｒ１は、第１の端子がＰ型ＭＯＳＦＥＴＭ５のゲートに結合され、第２の端子がＰ型ＭＯＳＦＥＴＭ５のソースに結合されている。図８に示した実施形態では、上限電圧レベルは、グラウンドの電圧レベルにＮ型ＭＯＳＦＥＴのゲート・ソース間のバイアス電圧を足した値に等しい。

ノードＶｘの電圧レベルが下限電圧レベルより低くなると、Ｎ型ＭＯＳＦＥＴＭ４がオンになり、電流Ｉ２１が流れる。Ｐ型ＭＯＳＦＥＴＭ５とＭ６により形成される電流ミラーにより、Ｐ型ＭＯＳＦＥＴＭ６に電流Ｉ２２が対応して発生する。電流Ｉ２２は、キャパシタＣ２に充電するように設定され、ノードＶｘの電圧レベルが下限電圧レベルより高くなり、Ｎ型ＭＯＳＦＥＴＭ４がオフになり、ノードＶｘの充電が止まる。そのため、下限電圧クランピングモジュール２４０は、動的に、ノードＶｘの電圧レベルを、下限電圧レベルより高く制限できる。

図９を参照する。図９は、本発明の他の実施形態による下限電圧クランピングモジュール２４０を示している。下限電圧クランピングモジュール２４０は、図８のＮ型ＭＯＳＦＥＴＭ４が図９ではｎｐｎＢＪＴに置き換えられ、Ｐ型ＭＯＳＦＥＴＭ５とＭ６がそれぞれｐｎｐＢＪＴＭ５ｐとＭ６ｐに置き換えられている点を除くと、動作も要素間の結合も同じである。図９に示した実施形態では、下限電圧レベルは、グラウンドの電圧レベルにｎｐｎＢＪＴのエミッタ・ベース間のバイアス電圧を足した値に等しい。

図１０を参照する。図１０は、本発明の一実施形態による下限電圧クランピングモジュール２４０を示している。下限電圧クランピングモジュール２４０は、Ｎ型ＭＯＳＦＥＴＭ１１とＭ１２、及びＰ型ＭＯＳＦＥＴＭ１３、Ｍ１４及びＭ１５を含む。Ｎ型ＭＯＳＦＥＴＭ１１は、ゲートがノードＶｘに結合され、ソースが電流源Ｉ１を介してグラウンドに結合されている。Ｎ型ＭＯＳＦＥＴＭ１２は、ソースがＮ型ＭＯＳＦＥＴＭ１１のソースに結合され、ゲートが下限電圧源Ｖ１に結合されている。Ｐ型ＭＯＳＦＥＴＭ１３は、ドレインが、Ｎ型ＭＯＳＦＥＴＭ１１のドレインと、Ｐ型ＭＯＳＦＥＴＭ１３のゲートとに結合され、ソースが電圧源ＶＤＤ１に結合されている。Ｐ型ＭＯＳＦＥＴＭ１４は、ドレインが、Ｎ型ＭＯＳＦＥＴＭ１２のドレインと、Ｐ型ＭＯＳＦＥＴＭ１４のゲートとに結合され、ソースが電圧源ＶＤＤ２に結合されている。Ｐ型ＭＯＳＦＥＴＭ１５は、ドレインがノードＶｘに結合され、ゲートがＰ型ＭＯＳＦＥＴＭ１４のゲートに結合され、ソースが電圧源ＶＤＤ３に結合されている。電圧源ＶＤＤ１、ＶＤＤ２、及びＶＤＤ３はすべてＤＣ電圧源ＶＤＤから発生され、ＤＣ電圧源ＶＤＤと同じ電圧レベルである。図１０では、下限電圧源Ｖ１により供給される下限電圧レベルは、グラウンドにＰ型ＭＯＳＦＥＴのソース・ゲート間のバイアス電圧を足した電圧レベルと等しい。

Ｖｘが放電され下限電圧レベルより低くなると、Ｎ型ＭＯＳＦＥＴＭ１１はオフになる。同時に、Ｎ型ＭＯＳＦＥＴＭ１１とＭ１２の両方により入れられた低電流源Ｉ１のため、Ｎ型ＭＯＳＦＥＴＭ１２を流れる電流が上昇し、Ｐ型ＭＯＳＦＥＴＭ１５のゲートの電圧レベルが下がり、Ｐ型ＭＯＳＦＥＴＭ１５がオンになり、結果としてノードＶｘの電圧レベルが高くなる。ノードＶｘの電圧レベルが上がり下限電圧レベルより高くなると、Ｎ型ＭＯＳＦＥＴＭ１１が再びオンになり、Ｎ型ＭＯＳＦＥＴＭ１１とＭ１２により形成された電流ミラーにより、Ｐ型ＭＯＳＦＥＴＭ１５のゲートの電圧レベルが再び高くなり、Ｐ型ＭＯＳＦＥＴＭ１５がオフになり、ノードＶｘの充電が停止する。そのため、図１０に示した下限電圧クランピングモジュール２４０は、動的に、ノードＶｘの電圧レベルを、下限電圧レベルより高く制限できる。

図１１を参照する。図１０は、本発明の一実施形態による下限電圧クランピングモジュール２４０を示している。下限電圧クランピングモジュール２４０は、Ｐ型ＭＯＳＦＥＴＭ２１とＭ２２、及びＮ型ＭＯＳＦＥＴＭ２３、Ｍ２４及びＭ２５を含む。Ｐ型ＭＯＳＦＥＴＭ２１は、ドレインがグラウンドに結合され、ゲートがノードＶｘに結合されている。Ｐ型ＭＯＳＦＥＴＭ２２は、ドレインがグラウンドに結合され、ゲートが下限電圧源Ｖ１に結合されている。Ｎ型ＭＯＳＦＥＴＭ２３は、ソースがＰ型ＭＯＳＦＥＴＭ２１のソースに結合され、ドレインが電圧源ＶＤＤ１と、Ｎ型ＭＯＳＦＥＴＭ２３のゲートとに結合されている。Ｎ型ＭＯＳＦＥＴＭ２４は、ソースがＰ型ＭＯＳＦＥＴＭ２２のソースに結合され、ゲートがＮ型ＭＯＳＦＥＴＭ２３のゲートに結合され、ドレインが電圧源ＶＤＤ２に結合されている。Ｎ型ＭＯＳＦＥＴＭ２５は、ドレインが電圧源ＶＤＤ３に結合され、ゲートがＮ型ＭＯＳＦＥＴＭ２４のドレインに結合され、ソースがノードＶｘに結合されている。電圧源ＶＤＤ１、ＶＤＤ２、及びＶＤＤ３は同じ電圧レベルである。図１１の下限電圧レベルは、グラウンドにＰ型ＭＯＳＦＥＴのソース・ゲート間のバイアス電圧を足した電圧レベルと等しい。

ノードＶｘの電圧レベルが放電され、下限電圧レベルより低くなると、Ｐ型ＭＯＳＦＥＴＭ２１がオンになり、低電流源Ｉ２１のため、Ｎ型ＭＯＳＦＥＴＭ２４のゲートの電圧レベルが低くなり、Ｎ型ＭＯＳＦＥＴＭ２４がオフになる。同時に、電流源Ｉ２２により充電されて、Ｎ型ＭＯＳＦＥＴＭ２５のゲートの電圧レベルが高くなり、Ｎ型ＭＯＳＦＥＴＭ２５がオンになり、電圧源ＶＤＤ３により直接充電されることにより、ノードＶｘの電圧レベルが高くなる。次に、ノードＶｘの電圧レベルが上がり下限電圧レベルより高くなると、Ｐ型ＭＯＳＦＥＴＭ２１はオフになり、Ｎ型ＭＯＳＦＥＴＭ２４がオンになり、Ｎ型ＭＯＳＦＥＴＭ２５がオフになり、ノードＶｘが充電されなくなる。そのため、図１１に示した下限電圧クランピングモジュール２４０は、動的に、ノードＶｘの電圧レベルを、下限電圧レベルより高く制限できる。

図１２を参照する。図１２は、本発明の一実施形態による上限電圧クランピングモジュール２３０を示している。上限電圧クランピングモジュール２３０は、Ｐ型ＭＯＳＦＥＴＭ３１、Ｍ３２、Ｍ３３、及びＮ型ＭＯＳＦＥＴＭ３３、Ｍ３４を含む。Ｐ型ＭＯＳＦＥＴＭ３１は、ドレインがＰ型ＭＯＳＦＥＴＭ３１のゲートとグラウンドとに結合されている。Ｐ型ＭＯＳＦＥＴＭ３２は、ドレインがグラウンドに結合され、ゲートがＰ型ＭＯＳＦＥＴＭ３１のゲートに結合されている。Ｎ型ＭＯＳＦＥＴＭ３３は、ソースがＰ型ＭＯＳＦＥＴＭ３１のソースと結合され、ゲートがノードＶｘに結合され、ドレインがグラウンドに結合されている。Ｎ型ＭＯＳＦＥＴＭ３４は、ソースがＰ型ＭＯＳＦＥＴＭ３２のソースと結合され、ドレインがグラウンドに結合され、ゲートが上限電圧源Ｖ２に結合されている。Ｐ型ＭＯＳＦＥＴＭ３５は、ゲートがＰ型ＭＯＳＦＥＴＭ３２のドレインと結合され、ソースがノードＶｘに結合され、ドレインがグラウンドに結合されている。図１２に示した上限電圧クランピング回路２３０では、上限電圧源Ｖ２により供給される上限電圧レベルは、ＤＣ電圧源ＶＤＤの電圧レベルからＮ型ＭＯＳＦＥＴのソース・ゲート間のバイアス電圧を引いたものと等しい。

ノードＶｘの電圧レベルがキャパシタＣ２により充電され、上限電圧レベルより高くなると、Ｎ型ＭＯＳＦＥＴＭ３３はオンになる。この時、Ｐ型ＭＯＳＦＥＴＭ３１とＭ３２により入れられた電流源Ｉ３１とＩ３２のため、Ｐ型ＭＯＳＦＥＴＭ３５は電流源Ｉ３２により放電されるＰ型ＭＯＳＦＥＴＭ３５のゲートの電圧レベルを介してＰ型ＭＯＳＦＥＴＭ３５がオンになり、ノードＶｘの電圧レベルが電流Ｉ３３により放電される。ノードＶｘの電圧レベルが、放電されて上限電圧レベルより低くなると、Ｎ型ＭＯＳＦＥＴＭ３３がオフになり、電流源Ｉ３２により放電されなくても、Ｐ型ＭＯＳＦＥＴＭ３５のゲートの電圧レベルが上がり、Ｐ型ＭＯＳＦＥＴＭ３５がオフになり、ノードＶｘの放電を停止する。そのため、上限電圧クランピングモジュール２３０は、動的に、ノードＶｘの電圧レベルを、上限電圧レベルより低く制限できる。

図１３を参照する。図１３は、本発明の他の実施形態による下限電圧クランピングモジュール２４０を示している。図１０と図１３から分かるように、図１０に示されたＮ型ＭＯＳＦＥＴＭ１１とＭ１２は、それぞれ図１３のｎｐｎＢＪＴＭ４１とＭ４２により置き換えられ、図１０のＰ型ＭＯＳＦＥＴＭ１３、Ｍ１４、Ｍ１５は、それぞれ図１３のｐｎｐＢＪＴＭ４３、Ｍ４４、Ｍ４５により置き換えられている。図１０及び図１３の下限電圧クランピングモジュール２４０は、動作と要素間の結合が同じである。

図１４を参照する。図１４は、本発明の他の実施形態による下限電圧クランピングモジュール２４０を示している。図１１と図１４から分かるように、図１１のＰ型ＭＯＳＦＥＴＭ２１とＭ２２は、それぞれ図１４のｐｎｐＢＪＴＭ５１とＭ５２により置き換えられており、図１１のＮ型ＭＯＳＦＥＴＭ２３、Ｍ２４、Ｍ２５は、それぞれ図１４のｎｐｎＢＪＴＭ５３、Ｍ５４、Ｍ５５により置き換えられている。図１１及び図１４の下限電圧クランピングモジュール２４０は、動作と要素間の結合が同じである。

図１５を参照する。図１５は、本発明の他の実施形態による上限電圧クランピングモジュール２３０を示している。図１２と図１５から分かるように、図１２のＮ型ＭＯＳＦＥＴＭ３３とＭ３４は、それぞれ図１５のｎｐｎＢＪＴＭ６３とＭ６４により置き換えられ、図１２のＰ型ＭＯＳＦＥＴＭ３１、Ｍ３２、Ｍ３５は、それぞれ図１５のｐｎｐＢＪＴＭ６１、Ｍ６２、Ｍ６５により置き換えられている。図１２及び図１５の下限電圧クランピングモジュール２３０は、動作と要素間の結合が同じである。

本発明は、増幅信号の電圧レベルを、上限電圧レベルと下限電圧レベルの間の所定範囲内にクランピングする電圧制御回路を開示している。それゆえ、増幅信号の過充電や過放電により生じる出力信号のピークを防止できる。

当業者には言うまでもないが、本発明の教示を保持しつつ、上記のデバイスと方法について、多数の修正や変更をすることができる。したがって、上記の開示は添付した特許請求の範囲によってのみ限定されると解釈すべきである。

１１０増幅モジュール
１２０ゲイン制御モジュール
２００電圧制御回路
２２０電圧クランピングモジュール
２３０上限電圧クランピングモジュール
２４０下限電圧クランピングモジュール

Claims

入力信号に応じて増幅信号を発生するゲイン増幅モジュールと、
前記ゲイン増幅モジュールに結合し、前記増幅信号の電圧レベルを、所定範囲内にクランピングして、電圧クランピング信号を発生する電圧クランピングモジュールと、
前記電圧クランピングモジュールに結合し、選択信号と前記電圧クランピング信号とに応じて、出力信号を発生するゲイン制御モジュールとを有する、
電圧制御回路。
前記電圧クランピングモジュールは、
第１の端子が前記ゲイン増幅モジュールに結合し、前記増幅信号を受けるキャパシタと、
一端子が前記キャパシタの第２の端子に結合し、前記増幅信号の電圧レベルを上限電圧レベル内に制限する上限電圧クランピングモジュールとを有する、
請求項１に記載の電圧制御回路。
前記上限電圧クランピングモジュールは、
上記上限電圧レベルを供給するように構成された電圧源にゲートが結合され、ソースが前記キャパシタの第２の端子に結合されたＰ型金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）と、
ドレインがＰ型ＭＯＳＦＥＴのドレインと、第１のＮ型ＭＯＳＦＥＴのゲートとの間に結合され、ソースがグラウンドに結合された第１のＮ型ＭＯＳＦＥＴと、
ゲートが前記第１のＮ型ＭＯＳＦＥＴのゲートに結合され、ソースがグラウンドに結合され、ドレインが前記Ｐ型ＭＯＳＦＥＴのソースに結合された第２のＮ型ＭＯＳＦＥＴと、
第１の端子が前記第１のＮ型ＭＯＳＦＥＴのゲートに結合され、第２の端子がグラウンドに結合された抵抗とを有する、
請求項２に記載の電圧制御回路。
前記上限電圧クランピングモジュールは、
前記上限電圧レベルを供給するように構成された電圧源にゲートが結合され、エミッタが前記キャパシタの第２の端子に結合されたｐｎｐバイポーラ接合トランジスタ（ＢＪＴ）と、
コレクタが前記ｐｎｐＢＪＴのコレクタと前記ｎｐｎＢＪＴのベースとの間に結合し、エミッタがグラウンドに結合した第１のｎｐｎＢＪＴと、
ベースが前記第１のｎｐｎＢＪＴのベースに結合され、エミッタがグラウンドに結合され、コレクタが前記ｐｎｐＢＪＴのエミッタに結合した第２のｎｐｎＢＪＴと、
第１の端子が前記第１のｎｐｎＢＪＴのベースに結合され、第２の端子がグラウンドに結合された抵抗とを有する、
請求項２に記載の電圧制御回路。
前記上限電圧クランピングモジュールは、
ドレインがグラウンドと前記第１のＰ型ＭＯＳＦＥＴのゲートとの間に結合した第１のＰ型ＭＯＳＦＥＴと、
ドレインがグラウンドに結合され、ゲートが前記第１のＰ型ＭＯＳＦＥＴのゲートに結合された第２のＰ型ＭＯＳＦＥＴと、
ソースが前記第１のＰ型ＭＯＳＦＥＴのソースに結合され、ゲートが前記キャパシタの第２の端子に結合され、ドレインがグラウンドに結合された第１のＮ型ＭＯＳＦＥＴと、
ソースが前記第２のＰ型ＭＯＳＦＥＴのソースに結合され、ドレインがグラウンドに結合され、ゲートが前記上限電圧レベルを供給するように構成された電圧源に結合された第２のＮ型ＭＯＳＦＥＴと、
ゲートが前記第２のＰ型ＭＯＳＦＥＴのドレインに結合され、ソースが前記キャパシタの第２の端子に結合され、ドレインがグラウンドに結合された第３のＰ型ＭＯＳＦＥＴとを有する、
請求項２に記載の電圧制御回路。
前記上限電圧クランピングモジュールは、
コレクタがグラウンドと前記第１のｐｎｐＢＪＴのベースとの間に結合された第１のｐｎｐＢＪＴと、
コレクタがグラウンドに結合され、ベースが前記第１のｐｎｐＢＪＴのベースに結合された第２のｐｎｐＢＪＴと、
エミッタが前記第１のｐｎｐＢＪＴのエミッタに結合され、ベースが前記キャパシタの第２の端子に結合され、コレクタがグラウンドに結合された第１のｎｐｎＢＪＴと、
エミッタが前記第２のｐｎｐＢＪＴのエミッタに結合され、コレクタがグラウンドに結合され、ベースが前記上限電圧レベルを供給するように構成された電圧源に結合された第２のｎｐｎＢＪＴと、
ベースが前記第２のｐｎｐＢＪＴのドレインに結合され、エミッタが前記キャパシタの第２の端子に結合され、コレクタがグラウンドに結合された第３のｐｎｐＢＪＴとを有する、
請求項２に記載の電圧制御回路。
前記電圧クランピングモジュールは、
第１の端子が前記ゲイン増幅モジュールに結合し、前記増幅信号を受けるキャパシタと、
一端子が前記キャパシタの第２の端子に結合し、前記増幅信号の電圧レベルを下限電圧レベル内に制限するように使われる下限電圧クランピングモジュールとを有する、
請求項１に記載の電圧制御回路。
前記下限電圧クランピングモジュールは、
上記下限電圧レベルを供給するように構成された第１の電圧源にゲートが結合され、ソースが前記キャパシタの第２の端子に結合されたＮ型ＭＯＳＦＥＴと、
ドレインが前記Ｎ型ＭＯＳＦＥＴのドレインと、前記第１のＰ型ＭＯＳＦＥＴのゲートとの間に結合され、ソースが第２の電圧源に結合された第１のＰ型ＭＯＳＦＥＴと、
ドレインが前記Ｎ型ＭＯＳＦＥＴのソースに結合され、ゲートが前記第１のＰ型ＭＯＳＦＥＴのゲートに結合され、ソースが前記第１のＰ型ＭＯＳＦＥＴのソースに結合された第２のＰ型ＭＯＳＦＥＴと、
第１の端子が前記第１のＰ型ＭＯＳＦＥＴのゲートに結合され、第２の端子が前記第１のＰ型ＭＯＳＦＥＴのソースに結合された抵抗とを有する、
請求項７に記載の電圧制御回路。
前記下限電圧クランピングモジュールは、
上記下限電圧レベルを供給するように構成された第１の電圧源にベースが結合され、エミッタが前記キャパシタの第２の端子に結合されたｎｐｎＢＪＴと、
コレクタが前記ｎｐｎＢＪＴのコレクタと前記第１のｐｎｐＢＪＴのベースとの間に結合され、エミッタが第２の電圧源に結合した第１のｐｎｐＢＪＴと、
コレクタが前記第１のｎｐｎＢＪＴのエミッタに結合され、ベースが前記第１のｐｎｐＢＪＴのベースに結合され、エミッタが前記第１のｐｎｐＢＪＴのミッタに結合された第２のｐｎｐＢＪＴと、
第１の端子が前記第１のｐｎｐＢＪＴのベースに結合され、第２の端子が前記第１のｐｎｐＢＪＴのエミッタに結合された抵抗とを有する、
請求項７に記載の電圧制御回路。
前記下限電圧クランピングモジュールは、
ゲートが前記キャパシタの第２の端子に結合され、ソースがグラウンドに結合された第１のＮ型ＭＯＳＦＥＴと、
ソースが前記第１のＮ型ＭＯＳＦＥＴのソースに結合され、上記下限電圧レベルを供給するように構成された第１の電圧源にゲートが結合された第２のＮ型ＭＯＳＦＥＴと、
ドレインが前記第１のＮ型ＭＯＳＦＥＴのドレインと、前記第１のＰ型ＭＯＳＦＥＴのゲートとの間に結合され、ソースが第２の電圧源に結合された第１のＰ型ＭＯＳＦＥＴと、
ドレインが前記第２のＮ型ＭＯＳＦＥＴのドレインと、前記第２のＰ型ＭＯＳＦＥＴのゲートとの間に結合され、ソースが第３の電圧源に結合された第２のＰ型ＭＯＳＦＥＴと、
ドレインが前記キャパシタの第２の端子に結合され、ゲートが前記第２のＰ型ＭＯＳＦＥＴのゲートに結合され、ソースが第４の電圧源に結合された第３のＰ型ＭＯＳＦＥＴとを有し、
前記第２の電圧源、前記第３の電圧源、前記第４の電圧源の電圧レベルは等しい、
請求項７に記載の電圧制御回路。
前記下限電圧クランピングモジュールは、
ベースが前記キャパシタの第２の端子に結合され、エミッタがグラウンドに結合された第１のｎｐｎＢＪＴと、
エミッタが前記第１のｎｐｎＢＪＴのエミッタに結合され、前記下限電圧レベルを供給するように構成された第１の電圧源にベースが結合された第２のｎｐｎＢＪＴと、
コレクタが前記第１のｎｐｎＢＪＴのコレクタと前記第１のｐｎｐＢＪＴのベースとの間に結合され、エミッタが第２の電圧源に結合した第１のｐｎｐＢＪＴと、
コレクタが前記第１のｎｐｎＢＪＴのコレクタと前記第２のｐｎｐＢＪＴのベースとの間に結合され、エミッタが第３の電圧源に結合された第２のｐｎｐＢＪＴと、
コレクタが前記キャパシタの第２の端子に結合され、ベースが前記第２のｐｎｐＢＪＴのベースに結合され、エミッタが第４の電圧源に結合された第３のｐｎｐＢＪＴとを有し、
前記第２の電圧源、前記第３の電圧源、前記第４の電圧源の電圧レベルは等しい、
請求項７に記載の電圧制御回路。
前記下限電圧クランピングモジュールは、
ドレインがグラウンドに結合され、ゲートが前記キャパシタの第２の端子に結合された第１のＰ型ＭＯＳＦＥＴと、
ドレインがグラウンドに結合され、前記下限電圧レベルを供給するように構成された第１の電圧源にゲートが結合されている第２のＰ型ＭＯＳＦＥＴと、
ソースが前記第１のＰ型ＭＯＳＦＥＴのソースに結合され、ドレインが第２の電圧源と前記第１のＮ型ＭＯＳＦＥＴのゲートとの間に結合された第１のＮ型ＭＯＳＦＥＴと、
ソースが前記第２のＰ型ＭＯＳＦＥＴのソースに結合され、ゲートが前記Ｎ型ＭＯＳＦＥＴのゲートに結合され、ドレインが第３の電圧源に結合された第２のＮ型ＭＯＳＦＥＴと、
ドレインが第４の電圧源に結合され、ゲートが前記第２のＮ型ＭＯＳＦＥＴのドレインに結合され、ソースが前記キャパシタの第２の端子に結合された第３のＮ型ＭＯＳＦＥＴとを有し、
前記第２の電圧源と前記第３の電圧源の電圧レベルは等しい、
請求項７に記載の電圧制御回路。
前記下限電圧クランピングモジュールは、
コレクタがグラウンドに結合され、ベースが前記キャパシタの第２の端子に結合された第２のｐｎｐＢＪＴと、
コレクタがグラウンドに結合され、前記下限電圧レベルを供給するように構成された第１の電圧源にベースが結合された第２のｐｎｐＢＪＴと、
エミッタが前記第１のｐｎｐＢＪＴのエミッタに結合され、コレクタが第２の電圧源と前記第１のｎｐｎＢＪＴのベースとの間に結合された第１のｎｐｎＢＪＴと、
エミッタが前記第２のｐｎｐＢＪＴのエミッタに結合され、ベースが前記第１のｎｐｎＢＪＴのベースに結合され、コレクタが第３の電圧源に結合された第２のｎｐｎＢＪＴと、
コレクタが第４の電圧源に結合され、ゲートが前記第２のｎｐｎＢＪＴのコレクタに結合され、エミッタが前記キャパシタの第２の端子に結合され第３のｎｐｎＢＪＴとを有し、
前記第２の電圧源と前記第３の電圧源の電圧レベルは等しい、
請求項７に記載の電圧制御回路。