TWI500259B

TWI500259B - 電壓控制電路

Info

Publication number: TWI500259B
Application number: TW100122257A
Authority: TW
Inventors: Yung Ming Lee; Tzu Fei Han
Original assignee: Princeton Technology Corp
Priority date: 2011-06-24
Filing date: 2011-06-24
Publication date: 2015-09-11
Also published as: JP2013009372A; TW201301750A; CN102841626B; US20120326791A1; JP5524282B2; US8786367B2; CN102841626A

Description

電壓控制電路

本發明係揭露一種電壓控制電路，尤指一種將放大訊號之電壓箝制在一預定範圍內以抑制突波的電壓控制電路。

請參閱第1圖，其為一般類比電路100之功能方塊圖。類比電路100包含一增益放大模組110及一增益控制模組120。增益放大模組110用來將一輸入訊號(例如一類比訊號)之增益放大以產生一放大訊號；而增益控制模組120用來根據外部提供之一選擇訊號，來控制該放大訊號之增益，以產生一輸出訊號，例如以不同之倍率對該放大訊號之增益進行放大或縮小以產生該輸出訊號。第1圖所示之類比電路100透過增益放大模組110將原本電位非常低的輸入訊號加以放大以使訊號變的較易處理；而增益控制模組120的目的在於根據選擇訊號所代表之不同需求，再次對訊號之增益進行調整，以得到符合需求之輸出訊號。然而，在類比電路100的設計中，常因增益放大電路110所產生之該放大訊號的電位過高或過低，使得經由增益控制電路120產生之該輸出訊號的電位亦過高或過低而產生不應出現的突波，降低了該輸出訊號的精確度。

請參閱第2圖，其為當第1圖所示之類比電路100用來實施音頻電路時之詳細示意圖。如第2圖所示，輸入訊號此時係為一音頻訊號，增益放大模組110包含一第一運算放大器112及一可變電阻114，且增益控制模組120包含一電容C1、一可變電阻124、及一第二運算放大器122。第一運算放大器112及可變電阻114用來放大並在一定範圍內控制輸入訊號之音頻增益，以產生放大訊號。電容C1與可變電阻124形成一高通濾波器(High-pass filter)，以控制放大訊號之增益，並再次透過第二運算放大器122將已被控制之增益放大而產生輸出訊號，且輸出訊號會被傳送至後端之揚聲器以進行音頻訊號之播送，其中可變電阻124之電阻值是根據選擇訊號來做控制。可變電阻124可使用多組電晶體來當做開關，以根據選擇訊號所對應不同電晶體的開關狀態控制放大訊號之增益。

請再參閱第3圖，其為第2圖所示可變電阻124之一種實施方式的示意圖。如第3圖所示，可變電阻124包含一組並聯之N型金氧半電晶體124N及P型金氧半電晶體124P，且由於N型金氧半電晶體124N及P型金氧半電晶體124P之元件特性的緣故，N型金氧半電晶體124N會另外再等效形成一寄生雙載子接面電晶體126N，P型金氧半電晶體124P會另外再等效形成一寄生雙載子接面電晶體126P。當由第2圖所示之節點LV1(位於電容C1及可變電阻124之間)進入之訊號的電壓因為運算放大器112對電容C1的充電使節點LV1之電位過高而導致寄生雙載子接面電晶體126P之開啟時，會導致節點LV2的電位過高而使輸出訊號Vout產生高電位的突波；同理，當節點LV1之放電過大致使節點LV1之電位過低而導致寄生雙載子接面電晶體126N之開啟時，會導致節點LV2的電位過低而使輸出訊號Vout亦產生低電位的突波。請參閱第4圖，其為第2圖所示類比電路100中部分節點的電位示意圖。如第4圖所示，代表放大訊號之電位的節點LG0，其電位為方波型態；而當節點LG0之電位過高時，會在節點LV1及輸出訊號Vout的波形前緣出現明顯向上突起之突波；反之，當節點LG0之電位過低時，會在節點LV1及輸出電壓Vout之波形後緣出現明顯向下凹陷之突波。

上述這些出現在輸出訊號Vout之突波都會嚴重的影響到後端處理輸出訊號Vout時的效能並產生雜訊，而當輸入訊號為音頻訊號時，出現在輸出訊號Vout的突波會在揚聲器發出音頻時出現明顯的雜訊，而影響到音頻品質。

為了解決先前技術所提及各種發生在輸出訊號之雜訊現象，本發明揭露了一種電壓控制電路，用來將放大訊號之電位箝制在一預定範圍內，以防止因為放大訊號之電位過高或過低而在輸出訊號所引起之突波。

本發明所揭露之該電壓控制電路包含一增益放大模組、一電壓箝制模組、及一增益控制模組。該增益放大模組用來根據一輸入訊號產生一放大訊號。該電壓箝制模組耦合於該增益放大模組，並用來箝制該放大訊號之電位於一預定範圍內，以產生一電壓箝制訊號。該增益控制模組耦合於該增益放大模組，並用來根據一選擇訊號及該電壓箝制訊號，產生一輸出訊號。

請參閱第5圖，其為根據本發明之實施例所揭露之電壓控制電路200的功能方塊示意圖。如第5圖所示，除了第1圖所示之增益放大模組110與增益控制模組120以外，電壓控制電路200另包含一電壓箝制模組220，且電壓箝制模組220包含一電容C2、一上限電壓箝制模組230、及一下限電壓箝制模組240。電容C2的作用同第2圖所示之電容C1，故不另加敘述。電壓箝制模組220之設計目的係為將位於電容C2之一端的節點Vx(對應於第2圖所示之節點Lv1)的電位箝制於一預定範圍內，以使得後端接收節點Vx電位的增益控制模組120得不因節點Vx被過分充電或過分放電而產生具突波之輸出訊號Vout，其中上限電壓箝制模組230用來將節點Vx之電位限制在上限電壓源V2之一上限電位以下，而下限電壓箝制模組240用來將節點Vx之電位限制在下限電壓源V1之一下限電位以上，且電壓箝制模組220係由直流電壓源VDD來供電。

請參閱第6圖，其為根據第5圖所示之上限電壓箝制模組230的詳細示意圖。上限電壓箝制模組230包含N型金氧半電晶體M2及M3、P型金氧半電晶體M1、及電阻R2。電晶體M1之閘極耦接於上限電壓源V2，而其源極耦接於節點Vx。電晶體M2之汲極耦接於電晶體M1之汲極及電晶體M2之閘極。電晶體M2之源極接地。電晶體M3之閘極耦接於電晶體M2之閘極。電晶體M3之源極接地。電晶體M3之汲極耦接於節點Vx。電阻R2之一第一端耦接於電晶體M2之閘極，且電阻R2之一第二端接地。在第6圖之實施例中，該上限電位之值為直流電壓源VDD之電位減去P型金氧半電晶體之源極與閘極間偏壓。

當節點Vx之電位被充電至高於該上限電位時，電晶體M1會被開啟並產生電流I11；透過電晶體M2及M3所形成之電流鏡，於電晶體I12上會對應產生一電流I12。電流I12等效上會對電容C2放電而拉低節點Vx之電位至低於該上限電位，並使得電晶體M1被關閉而停止對節點Vx之放電，如此一來，上限電壓箝制模組230便可動態的將節點Vx之電位控制在該上限電位以下。

請參閱第7圖，根據本發明之另一實施例之上限電壓箝制模組230的詳細示意圖。第6圖與第7圖所示之上限電壓箝制模組230的運作方式及元件間耦接關係皆相同，差別僅在於P型金氧半電晶體被替換為pnp型雙載子接面電晶體，且N型金氧半電晶體被替換為npn型雙載子接面電晶體，故與第6圖所示上限電壓箝制模組230重複之特徵便不再贅述。除此以外，第7圖中所使用之該上限電壓可為直流電壓源VDD之電位減去pnp型雙載子接面電晶體之射極與基極間偏壓。

請參閱第8圖，其為第5圖所示之下限電壓箝制模組240的詳細示意圖。下限電壓箝制模組240包含N型金氧半電晶體M4、P型金氧半電晶體M5及M6、及電阻R1。電晶體M4之閘極耦接於一下限電壓源V1，而其源極耦接於節點Vx。電晶體M5之汲極耦接於電晶體M4之汲極與電晶體M5之閘極。電晶體M5之源極係耦接於直流電壓源VDD。電晶體M6之汲極耦接於節點Vx。電晶體M6之閘極耦接於電晶體M5之閘極。電晶體M6之源極耦接於P型金氧半電晶體M5之源極。電阻R1之一第一端耦接於電晶體M5之閘極，其第二端耦接於電晶體M5之源極。在第8圖之實施例中，該下限電位之值為接地端之電位加上N型金氧半電晶體之閘極與源極間偏壓。

當節點Vx之電位被放電至低於該下限電位時，電晶體M4會被開啟並產生一電流I11。透過電晶體M5及M6所形成之電流鏡，於電晶體M6上會對應產生一電流I22。電流I22會等效對電容C2充電至高於該下限電位，並使得電晶體M4被關閉而停止對節點Vx之充電。如此一來，下限電壓箝制模組240便可動態的將節點Vx之電位控制在該下限電位以上。

請參閱第9圖，其為根據本發明之另一實施例之下限電壓箝制模組240的詳細示意圖。第8圖與第9圖所示之下限電壓箝制模組240的運作方式及元件間耦接關係皆相同，差別僅在於N型金氧半電晶體M4被替換為npn型雙載子接面電晶體M4n，而P型金氧半電晶體M5及M6被各自替換為pnp型雙載子接面電晶體M5p及M6p，故與第8圖所示下限電壓箝制模組240重複之細節不再另行贅述。在第9圖之實施例中，該下限電位之值為接地端之電位加上npn型金氧半電晶體之射極與基極間偏壓。

請參閱第10圖，其為根據本發明之一實施例所揭露下限電壓箝制模組240之示意圖。下限電壓箝制模組240包含N型金氧半電晶體M11與M12、及P型金氧半電晶體M13、M14、與M15。電晶體M11之閘極耦接於節點Vx，而其源極透過一電流源I1接地。電晶體M12之源極耦接於電晶體M11之源極。電晶體M12之閘極係耦接於下限電壓源V1。電晶體M13之汲極耦接於電晶體M11之汲極及電晶體M13之閘極。電晶體M3之源極係耦接於一電壓源VDD1。電晶體M14之汲極耦接於電晶體M12之汲極及電晶體M14之閘極。電晶體M14之源極耦接於一電壓源VDD2。電晶體M15之汲極耦接於節點Vx，其閘極係耦接於電晶體M14之閘極。電晶體M15之源極係耦接於一電壓源VDD3。電壓源VDD1、VDD2、VDD3皆由直流電壓源VDD所產生，且電位皆與直流電壓源VDD相同。第10圖中，下限電壓源V1提供之下限電位可為接地端之電位加上P型金氧半電晶體之源極與閘極間偏壓。

當節點Vx被放電使其電位落至該下限電位以下時，電晶體M11會被關閉，此時由於存在有電晶體M11及M12所形成之一等效定值電流源I1，流經電晶體M12之電流會增加並拉低電晶體M15之閘極電位，使得電晶體M15被開啟並拉高節點Vx之電位。當節點Vx之電位被拉高至超過該下限電位時，電晶體M11會再次被開啟，並透過電晶體M11及M12所形成之電流鏡的作用使電晶體M15之閘極電位再次被拉升而關閉電晶體M15，並藉此停止對節點Vx之充電。如此一來，第10圖所示之下限電壓箝制模組240便可動態的將節點Vx之電位控制在該下限電位以上。

請參閱第11圖，其為根據本發明之一實施例所揭露下限電壓箝制模組240之示意圖。下限電壓箝制模組240包含P型金氧半電晶體M21與M22、及N型金氧半電晶體M23、M24、與M25。電晶體M21之汲極接地，其閘極係耦接於節點Vx。電晶體M22之汲極接地，其閘極係耦接於下限電壓源V1。電晶體M23之源極耦接於電晶體M21之源極。電晶體M23之汲極係耦接於電壓源VDD1及其閘極。電晶體M24之源極耦接於電晶體M22之源極。電晶體M24之閘極耦接於電晶體M23之閘極。電晶體M24之汲極係耦接於電壓源VDD2。N型金氧半電晶體M25之汲極耦接於電壓源VDD3，其閘極耦接於電晶體M24之汲極，而其源極係耦接於節點Vx。電壓源VDD1、VDD2、VDD3之電位相等。第11圖所示之下限電壓源V1的電位為接地端之電位加上P型金氧半電晶體之源極與閘極間偏壓。

當節點Vx之電位被放電至該下限電位以下時，電晶體M21會被開啟，且由於電晶體M23與M24共同形成之一等效定值電流源I21的緣故，電晶體M24之閘極電位會被拉低而關閉；此時電晶體M25之閘極電位會因等效電流源I22之充電被拉高而開啟，並使得節點Vx之電位獲得電壓源VDD3之直接充電而拉升。接著，當節點Vx之電位拉升至高於該下限電壓時，電晶體M21會被關閉，並連帶使得電晶體M24被開啟、電晶體M25被關閉而停止對節點Vx的充電。如此一來，第11圖所示之下限電壓箝制模組240便可實現將節點Vx之電位動態限制在該下限電壓以上之目的。

請參閱第12圖，其為根據本發明之一實施例所揭露上限電壓箝制模組230之示意圖。上限電壓箝制模組230包含P型金氧半電晶體M31、M32與M33、及N型金氧半電晶體M33與M34。電晶體M31之汲極耦接於其閘極並接地。電晶體M32之汲極接地，其閘極耦接於電晶體M31之閘極。電晶體M33之源極係耦接於電晶體M31之源極，而其閘極耦接於節點Vx，其汲極接地。電晶體M34之源極耦接於電晶體M32之源極，其汲極接地，其閘極耦接於上限電壓源V2。電晶體M35之閘極係耦接於電晶體M32之汲極，其源極耦接於節點Vx，其汲極接地。在第12圖所示之上限電壓箝制電路230中，上限電壓源V2所提供之上限電位可為直流電壓源VDD之電位減去N型金氧半電晶體之源極與閘極間偏壓。

當節點Vx之電位因為對電容C2的充電而高於該上限電位時，電晶體M33會被開啟；此時，因為電晶體M31及M32所等效形成之電流源I31及I32的存在，電晶體M35之閘極電位會被電流源I32拉低而開啟電晶體M35，並使得電流I33可對節點Vx放電而拉低其電位。當節點Vx之電位被拉低至該上限電位以下時，電晶體M33會被關閉，並連帶使得電晶體M35之閘極電位失去電流源I32之放電作用而得以拉升，而使得電晶體M35被關閉而停止對節點Vx之放電。如此一來，上限電壓箝制模組230便可實現動態將節點Vx之電位控制在該上限電位以下的目的。

請參閱第13圖，其為根據本發明之另一實施例之下限電壓箝制模組240的示意圖。觀察第10圖及第13圖可知，N型金氧半電晶體M11、M12被各自替換為npn型雙載子接面電晶體M41、M42，而P型金氧半電晶體M13、M14、M15被各自替換為pnp型雙載子接面電晶體M43、M44、M45，而第13圖所示之下限電壓箝制模組240包含之其他元件、元件間耦合關係、或運作方式皆與第10圖所示相同，故不再重覆贅述。

請參閱第14圖，其為根據本發明之另一實施例之下限電壓箝制模組240的示意圖。觀察第11圖及第14圖可知，P型金氧半電晶體M21、M22被各自替換為pnp型雙載子接面電晶體M51、M52，而N型金氧半電晶體M23、M24、M25被各自替換為npn型雙載子接面電晶體M53、M54、M55，而第14圖所示之下限電壓箝制模組240包含之其他元件、元件間耦合關係、或運作方式皆與第11圖所示相同，故不再重覆贅述。

請參閱第15圖，其為根據本發明之又一實施例之上限電壓箝制模組230的示意圖。觀察第12圖及第15圖可知，N型金氧半電晶體M33、M34被各自替換為npn型雙載子接面電晶體M63、M64，而P型金氧半電晶體M31、M32、M35被各自替換為pnp型雙載子接面電晶體M61、M62、M65，而第15圖所示之下限電壓箝制模組230包含之其他元件、元件間耦合關係、或運作方式皆與第12圖所示相同，故不再重覆贅述。

本發明係揭露一種電壓控制電路，用來將放大訊號之電位箝制在一預定範圍內(例如一上限電位與一下限電位之間)，以防止先前技術中因為放大訊號之電位被過分充電或放電而在輸出訊號引起突波。

以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

100．．．類比電路

110．．．增益放大模組

120．．．增益控制模組

112、122．．．運算放大器

114、124．．．可變電阻

C1、C2．．．電容

LG0、LV1、LV2、Vx．．．節點

124P、M1、M5、M6、M13、M14、M15、M23、M24、M25、M31、M32、M35．．．P型金氧半電晶體

124N、M2、M3、M4、M11、M12、M21、M22、M33、M34．．．N型金氧半電晶體

M1p、M5p、M6p、M43、M44、M45、M51、M52、M61、M62、M65．．．pnp型雙載子接面電晶體

M2n、M3n、M4n、M41、M42、M53、M54、M55、M63、M64．．．npn型雙載子接面電晶體

126N、126P．．．寄生雙載子接面電晶體

200．．．電壓控制電路

220．．．電壓箝制模組

230．．．上限電壓箝制模組

240．．．下限電壓箝制模組

VDD、VDD1、VDD2、VDD3．．．直流電壓源

R1、R2．．．電阻

V1．．．下限電壓源

V2．．．上限電壓源

I1、I21、I22、I31、I32．．．等效定值電流源

第1圖為一般類比電路之功能方塊圖。

第2圖為當第1圖所示之類比電路用來實施音頻電路時之詳細示意圖。

第3圖為第2圖所示可變電阻之一種實施方式的示意圖。

第4圖為第2圖所示類比電路中部分節點的電位示意圖。

第5圖為根據本發明之一實施例所揭露之一電壓控制電路的功能方塊示意圖。

第6圖、第7圖、第12圖、第15圖為根據本發明之複數個實施例所揭露第5圖所示之上限電壓箝制模組的詳細示意圖。

第8圖、第9圖、第10圖、第11圖、第13圖、第14圖為根據本發明之複數個實施例所揭露第5圖所示之下限電壓箝制模組的詳細示意圖。

110‧‧‧增益放大模組

120‧‧‧增益控制模組

C2‧‧‧電容

Vx‧‧‧節點

200‧‧‧電壓控制電路

220‧‧‧電壓箝制模組

230‧‧‧上限電壓箝制模組

240‧‧‧下限電壓箝制模組

Claims

一種電壓控制電路，包含：一增益放大模組，根據一輸入訊號產生一放大訊號；一電壓箝制模組，耦合於該增益放大模組，箝制該放大訊號之電位於一預定範圍內，以產生一電壓箝制訊號；及一增益控制模組，耦合於該電壓箝制模組，用來根據一選擇訊號及該電壓箝制訊號，產生一輸出訊號；其中該電壓箝制模組包含：一電容，其一第一端耦接於該增益放大模組，以接收該放大訊號；及一上限電壓箝制模組，其一端係耦接於該電容之一第二端，以使該放大訊號之電位受限於一上限電位，其中該上限電壓箝制模組包含一P型金氧半電晶體，其閘極耦接於一電壓源，該P型金氧半電晶體之源極耦接於該電容之該第二端，且該電壓源提供該上限電位。
如請求項1所述之電壓控制電路，其中該上限電壓箝制模組包含：一第一N型金氧半電晶體，其汲極耦接於該P型金氧半電晶體之汲極及該第一N型金氧半電晶體之閘極，且該第一N型金氧半電晶體之源極接地；一第二N型金氧半電晶體，其閘極耦接於該第一N型金氧半電晶體之閘極，該第二N型金氧半電晶體之源極接地，且該第二N型金氧半電晶體之汲極耦接於該P型金氧半電晶體之源極；及一電阻，其一第一端耦接於該第一N型金氧半電晶體之閘極，且該電阻之一第二端接地。
如請求項1所述之電壓控制電路，其中該上限電壓箝制模組包含：一pnp型雙載子接面電晶體，其閘極耦接於一電壓源，該pnp型雙載子接面電晶體之射極耦接於該電容之該第二端，且該電壓源提供該上限電位；一第一npn型雙載子接面電晶體，其集極耦接於該pnp型雙載子接面電晶體之集極及該第一npn型雙載子接面電晶體之基極，且該第一npn型雙載子接面電晶體之射極接地；一第二npn型雙載子接面電晶體，其基極耦接於該第一npn型雙載子接面電晶體之基極，該第二npn型雙載子接面電晶體之射極接地，且該第二N型npn型雙載子接面電晶體之集極耦接於該pnp型雙載子接面電晶體之射極；及一電阻，其一第一端耦接於該第一npn型雙載子接面電晶體之基極，且該電阻之一第二端接地。
如請求項1所述之電壓控制電路，其中該上限電壓箝制模組包含：一第一P型金氧半電晶體，其汲極係耦接於該第一P型金氧半電晶體之閘極並接地；一第二P型金氧半電晶體，其汲極係接地，且該第二P型金氧半電晶體之閘極係耦接於該第一P型金氧半電晶體之閘極；一第一N型金氧半電晶體，其源極係耦接於該第一P型金氧半電晶體之源極，該第一N型金氧半電晶體之閘極係耦接於該電容之該第二端，且該第一N型金氧半電晶體之汲極係接地；一第二N型金氧半電晶體，其源極係耦接於該第二P型金氧半電晶體之源極，該第二N型金氧半電晶體之汲極係接地，且該第二N型金氧半電晶體之閘極係耦接於一第三電壓源，其中該第三電壓源係提供該上限電位；及一第三P型金氧半電晶體，其閘極係耦接於該第二P型金氧半電晶體之汲極，該第三P型金氧半電晶體之源極係耦接於該電容之該第二端，且該第三P型金氧半電晶體之汲極係接地。
如請求項1所述之電壓控制電路，其中該上限電壓箝制模組包含：一第一pnp型雙載子接面電晶體，其集極係耦接於該第一pnp型雙載子接面電晶體之基極並接地；一第二pnp型雙載子接面電晶體，其集極係接地，且該第二pnp型雙載子接面電晶體之基極係耦接於該第一pnp型雙載子接面電晶體之基極；一第一npn型雙載子接面電晶體，其射極係耦接於該第一pnp型雙載子接面電晶體之射極，該第一npn型雙載子接面電晶體之基極係耦接於該電容之該第二端，且該第一npn型雙載子接面電晶體之集極係接地；一第二npn型雙載子接面電晶體，其射極係耦接於該第二pnp型雙載子接面電晶體之射極，該第二npn型雙載子接面電晶體之集極係接地，且該第二npn型雙載子接面電晶體之基極係耦接於一第三電壓源，其中該第三電壓源係提供該上限電位；及一第三pnp型雙載子接面電晶體，其基極係耦接於該第二pnp型雙載子接面電晶體之汲極，該第三pnp型雙載子接面電晶體之射極係耦接於該電容之該第二端，且該第三pnp型雙載子接面電晶體之集極係接地。
如請求項1所述之電壓控制電路，其中該電壓箝制模組包含：一電容，其一第一端耦接於該增益放大模組，以接收該放大訊號；及一下限電壓箝制模組，其一端係耦接於該電容之該第二端，並用來使該放大訊號之電位受限於一下限電位。
如請求項6所述之電壓控制電路，其中該下限電壓箝制模組包含：一N型金氧半電晶體，其閘極係耦接於一第一電壓源，該N型金氧半電晶體之源極係耦接於該電容之該第二端，且該第一電壓源係提供該下限電位；一第一P型金氧半電晶體，其汲極係耦接於該N型金氧半電晶體之汲極與該第一P型金氧半電晶體之閘極，且該第一P型金氧半電晶體之源極係耦接於一第二電壓源；一第二P型金氧半電晶體，其汲極係耦接於該N型金氧半電晶體之源極，該第二P型金氧半電晶體之閘極係耦接於該第一P型金氧半電晶體之閘極，且該第二P型金氧半電晶體之源極係耦接於該第一P型金氧半電晶體之源極；及一電阻，其一第一端係耦接於該第一P型金氧半電晶體之閘極，且該電阻之一第二端係耦接於該第一P型金氧半電晶體之源極。
如請求項6所述之電壓控制電路，其中該下限電壓箝制模組包含：一npn型雙載子接面電晶體，其基極係耦接於一第一電壓源，該npn型雙載子接面電晶體之射極係耦接於該電容之該第二端，且該第一電壓源係提供該下限電位；一第一pnp型雙載子接面電晶體，其集極係耦接於該npn型雙載子接面電晶體之集極與該第一pnp型雙載子接面電晶體之基極，且該第一pnp型雙載子接面電晶體之射極係耦接於一第二電壓源；一第二pnp型雙載子接面電晶體，其集極係耦接於該npn型雙載子接面電晶體之射極，該第二pnp型雙載子接面電晶體之基極係耦接於該第一pnp型雙載子接面電晶體之基極，且該第二pnp型雙載子接面電晶體之射極係耦接於該第一pnp型雙載子接面電晶體之射極；及一電阻，其一第一端係耦接於該第一pnp型雙載子接面電晶體之基極，且該電阻之一第二端係耦接於該第一pnp型雙載子接面電晶體之射極。
如請求項6所述之電壓控制電路，其中該下限電壓箝制模組包含：一第一N型金氧半電晶體，其閘極係耦接於該電容之該第二端，且該第一N型金氧半電晶體之源極係接地；一第二N型金氧半電晶體，其源極係耦接於該第一N型金氧半電晶體之源極，且該第二N型金氧半電晶體之閘極係耦接於一第一電壓源，其中該第一電壓源係提供該下限電位；一第一P型金氧半電晶體，其汲極係耦接於該第一N型金氧半電晶體之汲極及該第一P型金氧半電晶體之閘極，且該第一P型金氧半電晶體之源極係耦接於一第二電壓源；一第二P型金氧半電晶體，其汲極係耦接於該第二N型金氧半電晶體之汲極及該第二P型金氧半電晶體之閘極，且該第二P型金氧半電晶體之源極係耦接於一第三電壓源；及一第三P型金氧半電晶體，其汲極係耦接於該電容之該第二端，該第三P型金氧半電晶體之閘極係耦接於該第二P型金氧半電晶體之閘極，且該第三P型金氧半電晶體之源極係耦接於一第四電壓源；其中該第二電壓源、該第三電壓源、及該第四電壓源之電位相等。
如請求項6所述之電壓控制電路，其中該下限電壓箝制模組包含：一第一npn型雙載子接面電晶體，其基極係耦接於該電容之該第二端，且該第一npn型雙載子接面電晶體之射極係接地；一第二npn型雙載子接面電晶體，其射極係耦接於該第一npn型雙載子接面電晶體之射極，且該第二npn型雙載子接面電晶體之基極係耦接於一第一電壓源，其中該第一電壓源係提供該下限電位；一第一pnp型雙載子接面電晶體，其集極係耦接於該第一npn型雙載子接面電晶體之集極及該第一pnp型雙載子接面電晶體之基極，且該第一pnp型雙載子接面電晶體之射極係耦接於一第二電壓源；一第二pnp型雙載子接面電晶體，其集極係耦接於該第二npn型雙載子接面電晶體之集極及該第二pnp型雙載子接面電晶體之基極，且該第二pnp型雙載子接面電晶體之射極係耦接於一第三電壓源；及一第三pnp型雙載子接面電晶體，其集極係耦接於該電容之該第二端，該第三pnp型雙載子接面電晶體之基極係耦接於該第二pnp型雙載子接面電晶體之基極，且該第三pnp型雙載子接面電晶體之射極係耦接於一第四電壓源；其中該第二電壓源、該第三電壓源、及該第四電壓源之電位相等。
如請求項6所述之電壓控制電路，其中該下限電壓箝制模組包含：一第一P型金氧半電晶體，其汲極接地，且該第一P型金氧半電晶體之閘極係耦接於該電容之該第二端；一第二P型金氧半電晶體，其汲極接地，且該第二P型金氧半電晶體之閘極係耦接於一第一電壓源，其中該第一電壓源係提供該下限電位；一第一N型金氧半電晶體，其源極係耦接於該第一P型金氧半電晶體之源極，該第一N型金氧半電晶體之汲極係耦接於一第二電壓源及該第一N型金氧半電晶體之閘極；一第二N型金氧半電晶體，其源極係耦接於該第二P型金氧半電晶體之源極，該第二N型金氧半電晶體之閘極係耦接於該第一N型金氧半電晶體之閘極，且該第二N型金氧半電晶體之汲極係耦接於一第三電壓源；及一第三N型金氧半電晶體，其汲極係耦接於一第四電壓源，該第三N型金氧半電晶體之閘極係耦接於該第二N型金氧半電晶體之汲極，該第三N型金氧半電晶體之源極係耦接於該電容之該第二端；其中該第二電壓源及該第三電壓源之電位相等。
如請求項6所述之電壓控制電路，其中該下限電壓箝制模組包含：一第一pnp型雙載子接面電晶體，其集極接地，且該第一pnp型雙載子接面電晶體之基極係耦接於該電容之該第二端；一第二pnp型雙載子接面電晶體，其集極接地，且該第二pnp型雙載子接面電晶體之基極係耦接於一第一電壓源，其中該第一電壓源係提供該下限電位；一第一npn型雙載子接面電晶體，其射極係耦接於該第一pnp型雙載子接面電晶體之射極，該第一npn型雙載子接面電晶體之集極係耦接於一第二電壓源及該第一npn型雙載子接面電晶體之基極；一第二npn型雙載子接面電晶體，其射極係耦接於該第二pnp型雙載子接面電晶體之射極，該第二npn型雙載子接面電晶體之基極係耦接於該第一npn型雙載子接面電晶體之基極，且該第二npn型雙載子接面電晶體之集極係耦接於一第三電壓源；及一第三npn型雙載子接面電晶體，其集極係耦接於一第四電壓源，該第三npn型雙載子接面電晶體之閘極係耦接於該第二npn型雙載子接面電晶體之集極，該第三npn型雙載子接面電晶體之射極係耦接於該電容之該第二端；其中該第二電壓源及該第三電壓源之電位相等。