TWI600995B - 電壓箝制電路 - Google Patents

電壓箝制電路 Download PDF

Info

Publication number
TWI600995B
TWI600995B TW105108435A TW105108435A TWI600995B TW I600995 B TWI600995 B TW I600995B TW 105108435 A TW105108435 A TW 105108435A TW 105108435 A TW105108435 A TW 105108435A TW I600995 B TWI600995 B TW I600995B
Authority
TW
Taiwan
Prior art keywords
voltage
transistor
offset
circuit
input
Prior art date
Application number
TW105108435A
Other languages
English (en)
Other versions
TW201734693A (zh
Inventor
葉宇利
郭建男
Original Assignee
財團法人工業技術研究院
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 財團法人工業技術研究院 filed Critical 財團法人工業技術研究院
Priority to TW105108435A priority Critical patent/TWI600995B/zh
Priority to CN201610292376.3A priority patent/CN107204758A/zh
Priority to US15/251,710 priority patent/US20170272061A1/en
Application granted granted Critical
Publication of TWI600995B publication Critical patent/TWI600995B/zh
Publication of TW201734693A publication Critical patent/TW201734693A/zh

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/22—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
    • H03K5/24—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/01—Shaping pulses
    • H03K5/08—Shaping pulses by limiting; by thresholding; by slicing, i.e. combined limiting and thresholding
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/20—Power amplifiers, e.g. Class B amplifiers, Class C amplifiers
    • H03F3/21—Power amplifiers, e.g. Class B amplifiers, Class C amplifiers with semiconductor devices only
    • H03F3/211—Power amplifiers, e.g. Class B amplifiers, Class C amplifiers with semiconductor devices only using a combination of several amplifiers
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/45—Differential amplifiers
    • H03F3/45071—Differential amplifiers with semiconductor devices only
    • H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
    • H03F3/4508—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using bipolar transistors as the active amplifying circuit
    • H03F3/45085—Long tailed pairs
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/45—Differential amplifiers
    • H03F3/45071—Differential amplifiers with semiconductor devices only
    • H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
    • H03F3/45475—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using IC blocks as the active amplifying circuit
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2200/00—Indexing scheme relating to amplifiers
    • H03F2200/408—Indexing scheme relating to amplifiers the output amplifying stage of an amplifier comprising three power stages
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2200/00—Indexing scheme relating to amplifiers
    • H03F2200/411—Indexing scheme relating to amplifiers the output amplifying stage of an amplifier comprising two power stages
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2200/00—Indexing scheme relating to amplifiers
    • H03F2200/441—Protection of an amplifier being implemented by clamping means
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
    • H03F2203/45—Indexing scheme relating to differential amplifiers
    • H03F2203/45701—Indexing scheme relating to differential amplifiers the LC comprising one resistor
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03G—CONTROL OF AMPLIFICATION
    • H03G11/00—Limiting amplitude; Limiting rate of change of amplitude ; Clipping in general
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03G—CONTROL OF AMPLIFICATION
    • H03G3/00—Gain control in amplifiers or frequency changers
    • H03G3/20—Automatic control
    • H03G3/30—Automatic control in amplifiers having semiconductor devices
    • H03G3/34—Muting amplifier when no signal is present or when only weak signals are present, or caused by the presence of noise signals, e.g. squelch systems
    • H03G3/341—Muting when no signals or only weak signals are present
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03G—CONTROL OF AMPLIFICATION
    • H03G3/00—Gain control in amplifiers or frequency changers
    • H03G3/20—Automatic control
    • H03G3/30—Automatic control in amplifiers having semiconductor devices
    • H03G3/34—Muting amplifier when no signal is present or when only weak signals are present, or caused by the presence of noise signals, e.g. squelch systems
    • H03G3/348—Muting in response to a mechanical action or to power supply variations, e.g. during tuning; Click removal circuits

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Amplifiers (AREA)

Description

電壓箝制電路
本揭露係關於一種電壓箝制電路。
在一些電路中(如高速示波器類比前端電路等電路)，需要限定過大信號正負振幅輸入，避免電路飽和影響特性；此外，在這些電路中，在限定區間內，信號需要保持不失真，以供示波器顯示處理。
因此，在習知電路中，通常利用二極體元件實現電壓箝制，以滿足上述需求，惟在半導體製程中，不一定會提供高速二極體元件，且利用二極體元件實現電壓箝制之電路中，電壓中心準位較難以調整控制，導致複雜度較高且成本較貴。
據此，如何克服上述問題，實已成目前亟欲解決的課題之一。
本揭露係提供一種電壓箝制電路，以在無需二極體元件的電路中，仍可實現高速電壓箝制，並可簡易調整電壓中心準位，藉以利於應用設計於積體電路或系統電路中。
本揭露之電壓箝制電路，係包括：第一增益偏移電 路，用以接收輸入電壓及第一電壓準位以產生增益偏移之第一偏移電壓；第二增益偏移電路，用以接收該輸入電壓及第二電壓準位以產生增益偏移之第二偏移電壓；以及信號處理電路，用以接收該第一偏移電壓與該第二偏移電壓，俾產生該第一偏移電壓與該第二偏移電壓之差值，以根據該差值產生輸出電壓，俾使該電壓箝制電路實現通帶或抑制帶。
本揭露之另一種電壓箝制電路，係包括：第一增益偏移電路，用以接收第一輸入電壓及第一電壓準位以產生增益偏移之第一偏移電壓；第二增益偏移電路，用以接收該第一輸入電壓及第二電壓準位以產生增益偏移之第二偏移電壓；第三增益偏移電路，用以接收第二輸入電壓及該第一電壓準位以產生增益偏移之第三偏移電壓；第四增益偏移電路，用以接收該第二輸入電壓及該第二電壓準位以產生增益偏移之第四偏移電壓；以及信號處理電路，用以接收該第一偏移電壓、該第二偏移電壓、該第三偏移電壓與該第四偏移電壓，以產生輸出電壓，俾使該電壓箝制電路實現通帶或抑制帶。
本揭露之電壓箝制電路中，利用複數個增益偏移電路及信號處理電路，產生輸出電壓，俾使該電壓箝制電路實現通帶或抑制帶，藉以可在無需二極體元件的電路中，仍可實現高速電壓箝制，並可簡易調整電壓中心準位。
1、5‧‧‧電壓箝制電路
12、50‧‧‧第一增益偏移電路
14、52‧‧‧第二增益偏移電路
16、58‧‧‧信號處理電路
2‧‧‧增益示意圖
22、24、26‧‧‧曲線
4‧‧‧模擬結果圖
40‧‧‧第一區間
42‧‧‧第二區間
44‧‧‧第三區間
46、48‧‧‧曲線
54‧‧‧第三增益偏移電路
56‧‧‧第四增益偏移電路
M1-M12‧‧‧電晶體
R1、R2、R3、R4‧‧‧電阻器
第1A圖係繪示本揭露之電壓箝制電路之一功能方塊 示意圖；第1B圖係繪示第1A圖中偏移電壓之增益偏移響應及其差值之示意圖；第2圖係繪示本揭露之電壓箝制電路之第一實施例之示範電路圖；第3圖係繪示本揭露之電壓箝制電路之第二實施例之示範電路圖；第4圖係繪示第2圖中各種態樣之綜合輸出電壓信號之模擬結果圖；第5圖係繪示本揭露之電壓箝制電路之另一功能示範方塊圖；第6圖係繪示本揭露之電壓箝制電路之第三實施例之示範電路圖；以及第7圖係繪示本揭露之電壓箝制電路之第四實施例之示範電路圖。
以下藉由特定的具體實施形態說明本揭露之實施方式，熟悉此技術之人士可由本說明書所揭示之內容輕易地了解本揭露之其他優點與功效，亦可藉由其他不同的具體實施形態加以施行或應用。
此外，本說明書及所附申請專利範圍中如「第一」、「第二」、「第三」或「第四」之類用以說明各個元件的術語，僅當作此些元件的參考說明，並且不必然暗喻此些元件的形成序列或順序。
第1A圖係繪示本揭露之電壓箝制電路之一功能方塊示意圖，其中，電壓箝制電路1係包括第一增益(gain)偏移電路12、第二增益偏移電路14、信號處理電路16。
該第一增益偏移電路12係接收輸入電壓VIN及第一電壓準位VCM1以對輸入電壓VIN進行增益偏移以產生第一偏移電壓VH。
該第二增益偏移電路14係接收輸入電壓VIN及第二電壓準位VCM2以對輸入電壓VIN進行增益偏移以產生第二偏移電壓VL。
該信號處理電路16係接收該第一偏移電壓VH及該第二偏移電壓VL，而產生該第一偏移電壓VH與該第二偏移電壓VL之差值(如F(x)=VH-VL或F(x)=VL-VH)，以根據該差值產生輸出電壓VOUT(如VOUT=F(x)=VH-VL或VOUT=F(x)=VL-VH)，俾使該電壓箝制電路1實現通帶或抑制帶。在本實施例中，產生該第一偏移電壓與該第二偏移電壓之差值的方式為使用類比同相抑制(common mode rejection)，但並非用以限制本發明。
如第1B圖所示，係繪示第1A圖中偏移電壓之增益偏移響應及其差值之示意圖，其中，增益示意圖2中之曲線22表示第一偏移增益，第一偏移增益為該第一偏移電壓VH之增益響應，曲線24表示第二偏移增益，第二偏移增益為該第二偏移增益VL之增益響應，曲線26表示第一偏移增益與第二偏移增益之差值(如Gain(VH-VL)或Gain(VL-VH))。由第1B圖可知，曲線26的中間部分為通過 (Pass)，而兩側為抑制(Reject)，其中，增益~1表示增益約為1，而增益~0表示增益約為0。
第2圖係繪示本揭露之電壓箝制電路之第一實施例之示範電路圖。
該第一增益偏移電路12包括：具有第一端、第二端及第三端之第一電晶體M1，該第一電晶體之第一端係接收輸入電壓VIN；具有第一端、第二端及第三端之第二電晶體M2，該第二電晶體之第一端係接收該第一電壓準位VCM+△V(VCM+△V可為第1A圖之VCM1)，且該第二電晶體之第二端係耦接至該第一電晶體之第二端，以產生該第一偏移電壓VH，該第一電晶體之第三端與該第二電晶體之第三端係耦接至電源。
該第二增益偏移電路14包括：具有第一端、第二端及第三端之第三電晶體M3，該第三電晶體之第一端係接收該輸入電壓VIN；具有第一端、第二端及第三端之第四電晶體M4，該第四電晶體之第一端係接收該第二電壓準位VCM-△V(VCM-△V可為第1A圖之VCM2)，且該第四電晶體之第二端係耦接至該第三電晶體之第二端，以產生該第二偏移電壓VL，該第三電晶體之第三端與該第四電晶體之第三端係耦接至電源，其中，該第一電壓準位VCM+△V不同於該第二電壓準位VCM-△V。
該信號處理電路16係包括運算放大器，該運算放大器具有第一輸入端(+)及第二輸入端(-)，該運算放大器之第一輸入端係接收該第一偏移電壓VH，該運算放大器之第二輸 入端係接收該第二偏移電壓VL，而產生該第一偏移電壓VH與該第二偏移電壓VL之差值，以根據該差值產生輸出電壓VOUT，其中，VOUT由該運算放大器之第一輸出端(Vo+)及第二輸出端(Vo-)相減而產生，在本實施例中，產生該第一偏移電壓與該第二偏移電壓之差值的方式為使用類比同相抑制(common mode rejection)，但並非用以限制本發明。需說明的是，本實施例雖以運算放大器做為信號處理電路16之例示，然並非用以限制本發明，在另一實施例中，可以使用其他電路，達到上述信號/能量相減功能。
第3圖係繪示本揭露之電壓箝制電路之第二實施例之示範電路圖。
該第一增益偏移電路12包括：具有第一端、第二端及第三端之第一電晶體M1，該第一電晶體之第一端係接收該輸入電壓VIN，該第一電晶體之第二端係耦接至一電阻器R1之一端；具有第一端、第二端及第三端之第二電晶體M2，該第二電晶體之第一端係接收該第一電壓準位VCM，且該第二電晶體之第二端係耦接至該電阻器R1之另一端，以產生該第一偏移電壓VH，該第一電晶體之第三端與該第二電晶體之第三端係耦接至電源。在本實施例中，電阻器R1可用以產生電壓降△V1，更詳細的說，△V1=R1*IB。
該第二增益偏移電路14包括：具有第一端、第二端及第三端之第三電晶體M3，該第三電晶體之第一端係接收該輸入電壓VIN；具有第一端、第二端及第三端之第四電晶體M4，該第四電晶體之第一端係接收該第二電壓準位 VCM，該第四電晶體之第二端係耦接至一電阻器R2之一端，且該電阻器R2之另一端係耦接至該第三電晶體之第二端，以產生該第二偏移電壓VL，該第三電晶體之第三端與該第四電晶體之第三端係耦接至電源，其中，電阻器R1與電阻器R2之值相同，而該第一電壓準位相同於該第二電壓準位。在本實施例中，電阻器R2可用以產生電壓降△V2，更詳細的說，△V2=R2*IB。並且，在本實施例中，電壓降△V1與電壓降△V2相同。
該信號處理電路16，係包括運算放大器，該運算放大器具有第一輸入端(+)及第二輸入端(-)，該運算放大器之第一輸入端係接收該第一偏移電壓VH，該運算放大器之第二輸入端係接收該第二偏移電壓VL，而產生該第一偏移電壓VH與該第二偏移電壓VL之差值，以根據該差值產生輸出電壓VOUT，其中，VOUT由該運算放大器之第一輸出端(+)及第二輸出端(-)相減而產生。
其他電路係如第2、3圖所示，以第2圖為例，第一增益偏移電路12可包含電晶體M5，電晶體M5之第一端接收一偏壓VBI，電晶體M5之第三端與第一電晶體M1之第二端、第二電晶體M2之第二端耦接，以提供固定電流IB，電晶體M5之第二端接地或耦接至地線，電晶體M6與電晶體M5相似，在此不加贅述，其中，電晶體M5、M6係用以提供固定電流IB，以作為電流源，但本發明並不以此為限；在另一實施例中，可以一或多個電流源實施電晶體M5及/或電晶體M6之功能，以提供固定電流IB。在本實 施例中，電晶體M5、M6例如是金屬氧化物半導體(Metal-Oxide-Semiconductor，MOS)電晶體，但並不以此為限。
在上述實施例中，該電壓箝制電路係應用於高頻，如1GHz~3GHz、3GHz~5GHz或1GHz~5GHz等，在高頻下，部分半導體製程不提供高速二極體元件，本發明可實現在高頻下之高速電壓箝制；此外，本發明之電壓箝制電路亦可應用於不提供高速P型元件(如P型金屬氧化物半導體(PMOS)或PNP型雙極性接面型電晶體(PNP Bipolar Junction Transistor,PNP BJT))之製程。
此外，由於部分電壓箝制電路設計為低輸入阻抗特性(Low Z)，一般採用超大電容或線性穩壓器(LDO)電路，在低頻實現上相當複雜，且電壓準位包含二極體元件的元件特性電壓，容易被限制操作範圍，且不易精準設計箝制電壓準位。然而，在上述實施例中，該電壓箝制電路之電壓準位係設計為高輸入阻抗特性(High Z)，其簡易以電阻分壓即可完成，因此，本發明之電壓箝制電路不但可應用於高頻，亦可應用於低頻。
再者，部分電壓箝制電路設計複雜度較高且成本較貴，然而，本發明之電壓箝制電路的電壓箝制功能採用分離設計，以降低電路設計複雜度，並降低附加元件寄生特性的影響，且本發明之電壓箝制可由線性元件調整，因此，本發明之電壓箝制電路不但複雜度較低且成本較便宜。
要說明的是，第2、3圖所示之電晶體M1-M4均以BJT 電晶體為示範說明，惟本發明並不以此為限，電晶體M1-M4亦可為MOS電晶體，或BJT、MOS電晶體之任意組合，其中，以第2、3圖為例，BJT電晶體之第一端為基極(Base)，第二端為射極(Emitter)，第三端為集極(Collector)，若是使用MOS電晶體，舉例來說，MOS電晶體之第一端為閘極(Gate)，第二端為源極(Source)，第三端為汲極(Drain)，但並不以此限制本發明。此外，本發明之電晶體可為N型或P型電晶體。
根據上述內容可知，本揭露之電壓箝制電路可以無須二極體元件，且可以無須偵測反應電路，利用兩組信號轉換電路與一組運算處理電路，即可在無高速二極體元件的積體電路製程中，實現高速電壓箝制功能。此外，本揭露之信號直接處理輸出，比回授控制速度快，也可簡易設計電壓箝制調整準位，因此除了可應用於積體電路外，也可應用於系統電路。
再參照回第2圖，其中，為了以下說明，令G1為第一增益偏移電路12之增益，G2為第二增益偏移電路14之增益。
在第一種態樣中，當VIN的大小(value)大於VCM，且VIN大於VCM的值遠大於△V的值(例如10倍以上)時，換句話說，當VIN-VCM的值遠大於△V時，電晶體M2與M4為關閉(off)，則G1=G2=1，也就是G1-G2=0，而VOUT=Vo+-Vo-，在此例中，Vo+即為VIN*G1，Vo-即為VIN*G2，故VOUT=VIN*|(G1-G2)|=0，在上述及下述說明 中，|(G1-G2)|代表(G1-G2)的絕對值。
在第二種態樣中，當VIN的大小介於(VCM-△V)與(VCM+△V)之間時，G1≠G2，也就是G1-G2=K(常數值或新增益值≠0)，而VOUT=VIN*|(G1-G2)|=VIN*(K)。
在第三種態樣中，當VIN的大小小於VCM，且VIN小於VCM的值遠大於△V的值(例如10倍以上)時，換句話說，當VCM-VIN的值遠大於△V時，電晶體M1與M3為關閉(off)，則G1=G2=0，也就是G1-G2=0，而VOUT=Vo+-Vo-，在此例中，Vo+即為VIN*G1，Vo-即為VIN*G2，故VOUT=VIN*|(G1-G2)|=0。
需說明的是，為了讓本發明易於理解，上述說明以數學運算方式表示，然而，其並非限制信號處理電路16為數學運算電路或為數位電路，在一實施例中，信號處理電路16為類比電路，而減法可以是信號能量相減。並且，由於電路可能存在誤差，因此說明中的等號並不一定為完全相等，實質上相等即可，例如G1-G2=0的敘述中，G1-G2並不一定完全相等於0，只要實質上相等於0即可。
如第4圖所示，係繪示第2圖中各種態樣之綜合輸出電壓信號之模擬結果圖4，其中新增益K調整為1。
在第4圖中，第一區間40為上述之第一種態樣，第二區間42為上述之第二種態樣，第三區間44為上述之第三種態樣，曲線46為VIN，曲線48為VOUT。
如第5圖所示，係繪示本揭露之電壓箝制電路之另一功能示範方塊圖，其中，電壓箝制電路5係包括第一增益 偏移電路50、第二增益偏移電路52、第三增益偏移電路54、第四增益偏移電路56、信號處理電路58，且該電壓箝制電路5利用差動組的設計以提升電壓箝制之功效，並實現較佳之通帶的線性度。
該第一增益偏移電路50係接收第一輸入電壓VIN+及第一電壓準位VCM1，以對第一輸入電壓VIN+進行增益偏移，以產生第一偏移電壓VH1。
該第二增益偏移電路52係接收第一輸入電壓VIN+及第二電壓準位VCM2，以對第一輸入電壓VIN+進行增益偏移，以產生第二偏移電壓VL1。
該第三增益偏移電路54係接收第二輸入電壓VIN-及第一電壓準位VCM1，以對第二輸入電壓VIN-進行增益偏移，以產生第三偏移電壓VH2。
該第四增益偏移電路56係接收第二輸入電壓VIN-及第二電壓準位VCM2，以對第二輸入電壓VIN-進行增益偏移，以產生第四偏移電壓VL2。
該信號處理電路58係接收該第一偏移電壓VH1、該第二偏移電壓VL1、該第三偏移電壓VH2及該第四偏移電壓VL2，而產生輸出電壓VOUT，俾使該電壓箝制電路5實現通帶或抑制帶。
本實施例係增加第三、第四增益偏移電路54、56以實現差動設計，第一增益偏移電路50和第二增益偏移電路52產生一組正端、負端結果，第三增益偏移電路54和第四增益偏移電路56產生另一組正端、負端結果，然後再做 兩組的正端結果累加、負端結果累加，優點是失真降低，以下將藉由第6、7圖詳細說明。
如第6圖所示，係繪示本揭露之電壓箝制電路之第三實施例之示範電路圖。
該第一增益偏移電路50包括：具有第一端、第二端及第三端之第一電晶體M1，該第一電晶體之第一端係接收第一輸入電壓VIN+；具有第一端、第二端及第三端之第二電晶體M2，該第二電晶體之第一端係接收該第一電壓準位VCM+△V(VCM+△V可為第5圖之VCM1)，且該第二電晶體之第二端係耦接至該第一電晶體之第二端，以產生該第一偏移電壓VH1，該第一電晶體之第三端與該第二電晶體之第三端係耦接至電源。
該第二增益偏移電路52包括：具有第一端、第二端及第三端之第三電晶體M3，該第三電晶體之第一端係接收該第一輸入電壓VIN+；具有第一端、第二端及第三端之第四電晶體M4，該第四電晶體之第一端係接收該第二電壓準位VCM-△V(VCM-△V可為第5圖之VCM2)，且該第四電晶體之第二端係耦接至該第三電晶體之第二端，以產生該第二偏移電壓VL1，該第三電晶體之第三端與該第四電晶體之第三端係耦接至電源。
該第三增益偏移電路54包括：具有第一端、第二端及第三端之第五電晶體M5，該第五電晶體之第一端係接收第二輸入電壓VIN-；具有第一端、第二端及第三端之第六電晶體M6，該第六電晶體之第一端係接收該第一電壓準位 VCM+△V(VCM+△V可為第5圖之VCM1)，且該第六電晶體之第二端係耦接至該第五電晶體之第二端，以產生該第三偏移電壓VH2，該第五電晶體之第三端與該第六電晶體之第三端係耦接至電源。
該第四增益偏移電路56包括：具有第一端、第二端及第三端之第七電晶體M7，該第七電晶體之第一端係接收該第二輸入電壓VIN-；具有第一端、第二端及第三端之第八電晶體M8，該第八電晶體之第一端係接收該第二電壓準位VCM-△V(VCM-△V可為第5圖之VCM2)，且該第八電晶體之第二端係耦接至該第七電晶體之第二端，以產生該第四偏移電壓VL2，該第七電晶體之第三端與該第八電晶體之第三端係耦接至電源，其中，該第一電壓準位VCM+△V不同於該第二電壓準位VCM-△V。
該信號處理電路58係包括第一運算放大器及第二運算放大器，該第一運算放大器及該第二運算放大器均具有第一輸入端(+)及第二輸入端(-)，該第一運算放大器之第一輸入端係接收該第一偏移電壓VH1，該第一運算放大器之第二輸入端係接收該第二偏移電壓VL1，該第二運算放大器之第一輸入端係接收該第三偏移電壓VH2，該第二運算放大器之第二輸入端係接收該第四偏移電壓VL2，該第一運算放大器根據該第一偏移電壓與該第二偏移電壓產生第一正端輸出(如Vo1+)及第一負端輸出(如Vo1-)，該第二運算放大器根據該第三偏移電壓與該第四偏移電壓產生第二正端輸出(如Vo2+)及第二負端輸出(如Vo2-)，以將該第一正端 輸出與該第二正端輸出進行信號能量累加(combine)，並將該第一負端輸出與該第二負端輸出進行信號能量累加，進而產生新的差動輸出第一端(+)與差動輸出第二端(-)，最後產生差動輸出信號VOUT，在本實施例中，差動輸出信號VOUT第一端(+)為正端(Vo1++Vo2+)，差動輸出信號VOUT第二端(-)為負端(Vo1-+Vo2-)。
具體而言，相似於第2圖的各種態樣，為了以下說明，令G1為第一增益偏移電路50之增益，G2為第二增益偏移電路52之增益，G3為第三增益偏移電路54之增益，G4為第四增益偏移電路56之增益，當電壓VIN大於VCM，且VIN大於VCM的值遠大於△V的值，或者是電壓VIN小於VCM，且VIN小於VCM的值遠大於△V的值時，G1=G2，G3=G4，則G1-G2=0，G3-G4=0，而VOUT=0。需說明的是，為了讓本發明易於理解，上述說明以數學運算方式表示，然而，其並非限制信號處理電路58為數學運算電路或為數位電路，在一實施例中，信號處理電路58為類比電路，而加法可以是信號能量累加。並且，由於電路可能存在誤差，因此說明中的等號並不一定為完全相等，實質上相等即可，例如G1-G2=0的敘述中，G1-G2並不一定完全相等於0，只要實質上相等於0即可。
如第7圖所示，係繪示本揭露之電壓箝制電路之第四實施例之示範電路圖。
該第一增益偏移電路50包括：具有第一端、第二端及第三端之第一電晶體M1，該第一電晶體之第一端係接收該 第一輸入電壓VIN+，該第一電晶體之第二端係耦接至一電阻器R1之一端；具有第一端、第二端及第三端之第二電晶體M2，該第二電晶體之第一端係接收該第一電壓準位VCM，且該第二電晶體之第二端係耦接至該電阻器R1之另一端，以產生該第一偏移電壓VH1，該第一電晶體之第三端與該第二電晶體之第三端係耦接至電源。
該第二增益偏移電路52包括：具有第一端、第二端及第三端之第三電晶體M3，該第三電晶體之第一端係接收該第一輸入電壓VIN+；具有第一端、第二端及第三端之第四電晶體M4，該第四電晶體之第一端係接收該第二電壓準位VCM，該第四電晶體之第二端係耦接至一電阻器R2之一端，且該電阻器R2之另一端係耦接至該第三電晶體之第二端，以產生該第二偏移電壓VL1，該第三電晶體之第三端與該第四電晶體之第三端係耦接至電源。
該第三增益偏移電路54包括：具有第一端、第二端及第三端之第五電晶體M5，該第五電晶體之第一端係接收該第二輸入電壓VIN-，該第五電晶體之第二端係耦接至一電阻器R3之一端；具有第一端、第二端及第三端之第六電晶體M6，該第六電晶體之第一端係接收該第一電壓準位VCM，且該第六電晶體之第二端係耦接至該電阻器R3之另一端，以產生該第三偏移電壓VH2，該第五電晶體之第三端與該第六電晶體之第三端係耦接至電源。
該第四增益偏移電路56包括：具有第一端、第二端及第三端之第七電晶體M7，該第七電晶體之第一端係接收該 第二輸入電壓VIN-；具有第一端、第二端及第三端之第八電晶體M8，該第八電晶體之第一端係接收該第二電壓準位VCM，該第八電晶體之第二端係耦接至一電阻器R4之一端，且該電阻器R4之另一端係耦接至該第七電晶體之第二端，以產生該第四偏移電壓VL2，該第七電晶體之第三端與該第八電晶體之第三端係耦接至電源，其中，電阻器R1、R2、R3、R4之值相同，而該第一電壓準位相同於該第二電壓準位。
該信號處理電路58係包括第一運算放大器及第二運算放大器，該第一運算放大器及該第二運算放大器均具有第一輸入端(+)及第二輸入端(-)，該第一運算放大器之第一輸入端係接收該第一偏移電壓VH1，該第一運算放大器之第二輸入端係接收該第二偏移電壓VL1，該第二運算放大器之第一輸入端係接收該第三偏移電壓VH2，該第二運算放大器之第二輸入端係接收該第四偏移電壓VL2，該第一運算放大器根據該第一偏移電壓與該第二偏移電壓產生第一正端輸出(如Vo1+)及第一負端輸出(如Vo1-)，該第二運算放大器根據該第三偏移電壓與該第四偏移電壓產生第二正端輸出(如Vo2+)及第二負端輸出(如Vo2-)，以將該第一正端輸出與該第二正端輸出進行信號能量累加，並將該第一負端輸出與該第二負端輸出進行信號能量累加，進而產生新的差動輸出第一端(+)與差動輸出第二端(-)，最後產生差動輸出信號VOUT，在本實施例中，差動輸出信號VOUT第一端(+)為正端(Vo1++Vo2+)，差動輸出信號VOUT第二端(-) 為負端(Vo1-+Vo2-)。
具體而言，相似於第2圖的各種態樣，為了以下說明，令G1為第一增益偏移電路50之增益，G2為第二增益偏移電路52之增益，G3為第三增益偏移電路54之增益，G4為第四增益偏移電路56之增益，在本實施例中，IB*R1所得的電壓值可以是第6圖所述之△V，當電壓VIN大於VCM，且VIN大於VCM的值遠大於IB*R1，或者是電壓VIN的小於VCM，且VIN小於VCM的值遠大於IB*R1時，G1=G2，G3=G4，則G1-G2=0，G3-G4=0，而VOUT=0。需說明的是，為了讓本發明易於理解，上述說明以數學運算方式表示，然而，其並非限制信號處理電路58為數學運算電路或為數位電路，在一實施例中，信號處理電路58為類比電路，而加法可以是信號能量累加。並且，由於電路可能存在誤差，因此說明中的等號並不一定為完全相等，實質上相等即可，例如G1-G2=0的敘述中，G1-G2並不一定完全相等於0，只要實質上相等於0即可。
其他電路係如第6、7圖所示，其中，電晶體M9、M10、M11、M12類似第2、3圖之電晶體M5及電晶體M6，係用以提供固定電流IB，以作為電流源，但本發明並不以此為限。
需說明的是，第6、7圖所示之電晶體M1-M8均以BJT電晶體為示範說明，惟本發明並不以此為限，電晶體M1-M8亦可為MOS電晶體，或BJT、MOS電晶體之任意組合，其中，以第6、7圖為例，BJT電晶體之第一端為基極(Base)， 第二端為射極(Emitter)，第三端為集極(Collector)，若是使用MOS電晶體，舉例來說，MOS電晶體之第一端為閘極(Gate)，第二端為源極(Source)，第三端為汲極(Drain)。此外，本發明之電晶體可為N型或P型電晶體。
要說明的是，第5至7圖所述內容與第1A至4圖所述內容相同或相似之處在此並不加以贅述，而第5至7圖所述內容除了具有第1A至4圖所述內容之技術功效外，還進一步利用差動組，提升電壓箝制之功效，且通帶之線性度較佳。
由上述內容可知，本揭露之電壓箝制電路中，利用複數個增益偏移電路及信號處理電路，產生輸出電壓，藉以可在無需二極體元件的電路中，仍可實現高速電壓箝制，並可簡易調整電壓中心準位。
上述實施形態僅例示性說明本揭露之原理、特點及其功效，並非用以限制本揭露之可實施範疇，任何熟習此項技藝之人士均可在不違背本揭露之精神及範疇下，對上述實施形態進行修飾與改變。任何運用本揭露所揭示內容而完成之等效改變及修飾，均仍應為下述之申請專利範圍所涵蓋。因此，本揭露之權利保護範圍，應如申請專利範圍所列。
1‧‧‧電壓箝制電路
12‧‧‧第一增益偏移電路
14‧‧‧第二增益偏移電路
16‧‧‧信號處理電路

Claims (15)

  1. 一種電壓箝制電路，係包括：第一增益偏移電路，用以接收輸入電壓及第一電壓準位以產生增益偏移之第一偏移電壓；第二增益偏移電路，用以接收該輸入電壓及第二電壓準位以產生增益偏移之第二偏移電壓；以及信號處理電路，用以接收該第一偏移電壓與該第二偏移電壓，俾產生該第一偏移電壓與該第二偏移電壓之差值，以根據該差值產生輸出電壓，俾使該電壓箝制電路實現通帶或抑制帶；其中，該第一增益偏移電路包括：第一電晶體，至少具有第一端及第二端，該第一電晶體之第一端係接收該輸入電壓；及第二電晶體，至少具有第一端及第二端，該第二電晶體之第一端係接收該第一電壓準位，且該第二電晶體之第二端係耦接至該第一電晶體之第二端，以產生該第一偏移電壓；該第二增益偏移電路包括：第三電晶體，至少具有第一端及第二端，該第三電晶體之第一端係接收該輸入電壓；及第四電晶體，至少具有第一端及第二端，該第四電晶體之第一端係接收該第二電壓準位，且該第四電晶體之第二端係耦接至該第三電晶體之第二端，以產生該第二偏移電壓，其中，該第一電壓準位不同於該第二電壓 準位；以及該信號處理電路係包括運算放大器，該運算放大器至少具有第一輸入端及第二輸入端，該運算放大器之第一輸入端係接收該第一偏移電壓，該運算放大器之第二輸入端係接收該第二偏移電壓，以產生該輸出電壓。
  2. 一種電壓箝制電路，係包括：第一增益偏移電路，用以接收輸入電壓及第一電壓準位以產生增益偏移之第一偏移電壓；第二增益偏移電路，用以接收該輸入電壓及第二電壓準位以產生增益偏移之第二偏移電壓；以及信號處理電路，用以接收該第一偏移電壓與該第二偏移電壓，俾產生該第一偏移電壓與該第二偏移電壓之差值，以根據該差值產生輸出電壓，俾使該電壓箝制電路實現通帶或抑制帶；其中，該第一增益偏移電路包括：第一電晶體，至少具有第一端及第二端，該第一電晶體之第一端係接收該輸入電壓，該第一電晶體之第二端係耦接至第一電阻器之一端；及第二電晶體，至少具有第一端及第二端，該第二電晶體之第一端係接收該第一電壓準位，且該第二電晶體之第二端係耦接至該第一電阻器之另一端，以產生該第一偏移電壓；該第二增益偏移電路包括：第三電晶體，至少具有第一端及第二端，該第三電 晶體之第一端係接收該輸入電壓；及第四電晶體，至少具有第一端及第二端，該第四電晶體之第一端係接收該第二電壓準位，該第四電晶體之第二端係耦接至第二電阻器之一端，且該第二電阻器之另一端係耦接至該第三電晶體之第二端，以產生該第二偏移電壓，其中，該第一電壓準位相同於該第二電壓準位；以及該信號處理電路，係包括運算放大器，該運算放大器至少具有第一輸入端及第二輸入端，該運算放大器之第一輸入端係接收該第一偏移電壓，該運算放大器之第二輸入端係接收該第二偏移電壓，以產生該輸出電壓。
  3. 如申請專利範圍第1或2項所述之電壓箝制電路，其中，該第一、第二、第三或第四電晶體係雙極性接面型電晶體，該雙極性接面型電晶體之第一端為基極，該雙極性接面型電晶體之第二端為射極。
  4. 如申請專利範圍第1或2項所述之電壓箝制電路，其中，該第一、第二、第三或第四電晶體係金屬氧化物半導體電晶體，該金屬氧化物半導體電晶體之第一端為閘極，該金屬氧化物半導體電晶體之第二端為源極。
  5. 一種電壓箝制電路，係包括：第一增益偏移電路，用以接收輸入電壓及第一電壓準位以產生增益偏移之第一偏移電壓；第二增益偏移電路，用以接收該輸入電壓及第二電壓準位以產生增益偏移之第二偏移電壓；以及 信號處理電路，用以接收該第一偏移電壓與該第二偏移電壓，俾產生該第一偏移電壓與該第二偏移電壓之差值，以根據該差值產生輸出電壓，俾使該電壓箝制電路實現通帶或抑制帶；其中，該電壓箝制電路係應用於高頻。
  6. 一種電壓箝制電路，係包括：第一增益偏移電路，用以接收輸入電壓及第一電壓準位以產生增益偏移之第一偏移電壓；第二增益偏移電路，用以接收該輸入電壓及第二電壓準位以產生增益偏移之第二偏移電壓；以及信號處理電路，用以接收該第一偏移電壓與該第二偏移電壓，俾產生該第一偏移電壓與該第二偏移電壓之差值，以根據該差值產生輸出電壓，俾使該電壓箝制電路實現通帶或抑制帶；其中，該電壓箝制電路係應用於積體電路。
  7. 一種電壓箝制電路，係包括：第一增益偏移電路，用以接收輸入電壓及第一電壓準位以產生增益偏移之第一偏移電壓；第二增益偏移電路，用以接收該輸入電壓及第二電壓準位以產生增益偏移之第二偏移電壓；以及信號處理電路，用以接收該第一偏移電壓與該第二偏移電壓，俾產生該第一偏移電壓與該第二偏移電壓之差值，以根據該差值產生輸出電壓，俾使該電壓箝制電路實現通帶或抑制帶； 其中，該電壓箝制電路係應用於系統電路。
  8. 一種電壓箝制電路，係包括：第一增益偏移電路，用以接收第一輸入電壓及第一電壓準位以產生增益偏移之第一偏移電壓；第二增益偏移電路，用以接收該第一輸入電壓及第二電壓準位以產生增益偏移之第二偏移電壓；第三增益偏移電路，用以接收第二輸入電壓及該第一電壓準位以產生增益偏移之第三偏移電壓；第四增益偏移電路，用以接收該第二輸入電壓及該第二電壓準位以產生增益偏移之第四偏移電壓；以及信號處理電路，用以接收該第一偏移電壓、該第二偏移電壓、該第三偏移電壓與該第四偏移電壓，以產生輸出電壓，俾使該電壓箝制電路實現通帶或抑制帶。
  9. 如申請專利範圍第8項所述之電壓箝制電路，其中，該第一增益偏移電路包括：第一電晶體，至少具有第一端及第二端，該第一電晶體之第一端係接收該第一輸入電壓；及第二電晶體，至少具有第一端及第二端，該第二電晶體之第一端係接收該第一電壓準位，且該第二電晶體之第二端係耦接至該第一電晶體之第二端，以產生該第一偏移電壓；該第二增益偏移電路包括：第三電晶體，至少具有第一端及第二端，該第三電晶體之第一端係接收該第一輸入電壓；及 第四電晶體，至少具有第一端及第二端，該第四電晶體之第一端係接收該第二電壓準位，且該第四電晶體之第二端係耦接至該第三電晶體之第二端，以產生該第二偏移電壓；該第三增益偏移電路包括：第五電晶體，至少具有第一端及第二端，該第五電晶體之第一端係接收該第二輸入電壓；及第六電晶體，至少具有第一端及第二端，該第六電晶體之第一端係接收該第一電壓準位，且該第六電晶體之第二端係耦接至該第五電晶體之第二端，以產生該第三偏移電壓；該第四增益偏移電路包括：第七電晶體，至少具有第一端及第二端，該第七電晶體之第一端係接收該第二輸入電壓；及第八電晶體，至少具有第一端及第二端，該第八電晶體之第一端係接收該第二電壓準位，且該第八電晶體之第二端係耦接至該第七電晶體之第二端，以產生該第四偏移電壓，其中，該第一電壓準位不同於該第二電壓準位；以及該信號處理電路係包括第一運算放大器及第二運算放大器，該第一運算放大器及該第二運算放大器均至少具有第一輸入端及第二輸入端，該第一運算放大器之第一輸入端係接收該第一偏移電壓，該第一運算放大器之第二輸入端係接收該第二偏移電壓，以產生第一正端 輸出與第一負端輸出，該第二運算放大器之第一輸入端係接收該第三偏移電壓，該第二運算放大器之第二輸入端係接收該第四偏移電壓，以產生第二正端輸出與第二負端輸出，該信號處理電路根據該第一正端輸出與該第二正端輸出進行信號能量累加，並根據該第一負端輸出與該第二負端輸出進行信號能量累加，以產生該輸出電壓。
  10. 如申請專利範圍第8項所述之電壓箝制電路，其中，該第一增益偏移電路包括：第一電晶體，至少具有第一端及第二端，該第一電晶體之第一端係接收該第一輸入電壓，該第一電晶體之第二端係耦接至第一電阻器之一端；及第二電晶體，至少具有第一端及第二端，該第二電晶體之第一端係接收該第一電壓準位，且該第二電晶體之第二端係耦接至該第一電阻器之另一端，以產生該第一偏移電壓；該第二增益偏移電路包括：第三電晶體，至少具有第一端及第二端，該第三電晶體之第一端係接收該第一輸入電壓；及第四電晶體，至少具有第一端及第二端，該第四電晶體之第一端係接收該第二電壓準位，該第四電晶體之第二端係耦接至第二電阻器之一端，且該第二電阻器之另一端係耦接至該第三電晶體之第二端，以產生該第二偏移電壓； 該第三增益偏移電路包括：第五電晶體，至少具有第一端及第二端，該第五電晶體之第一端係接收該第二輸入電壓，該第五電晶體之第二端係耦接至第三電阻器之一端；及第六電晶體，至少具有第一端及第二端，該第六電晶體之第一端係接收該第一電壓準位，且該第六電晶體之第二端係耦接至該第三電阻器之另一端，以產生該第三偏移電壓；該第四增益偏移電路包括：第七電晶體，至少具有第一端及第二端，該第七電晶體之第一端係接收該第二輸入電壓；及第八電晶體，至少具有第一端及第二端，該第八電晶體之第一端係接收該第二電壓準位，該第八電晶體之第二端係耦接至第四電阻器之一端，且該第四電阻器之另一端係耦接至該第七電晶體之第二端，以產生該第四偏移電壓，其中，該第一電壓準位相同於該第二電壓準位；以及該信號處理電路係包括第一運算放大器及第二運算放大器，該第一運算放大器及該第二運算放大器均至少具有第一輸入端及第二輸入端，該第一運算放大器之第一輸入端係接收該第一偏移電壓，該第一運算放大器之第二輸入端係接收該第二偏移電壓，以產生第一正端輸出與第一負端輸出，該第二運算放大器之第一輸入端係接收該第三偏移電壓，該第二運算放大器之第二輸入 端係接收該第四偏移電壓，以產生第二正端輸出與第二負端輸出，該信號處理電路根據該第一正端輸出與該第二正端輸出進行信號能量累加，並根據該第一負端輸出與該第二負端輸出進行信號能量累加，以產生該輸出電壓。
  11. 如申請專利範圍第9或10項所述之電壓箝制電路，其中，該第一、第二、第三、第四、第五、第六、第七、或第八電晶體係雙極性接面型電晶體，該雙極性接面型電晶體之第一端為基極，該雙極性接面型電晶體之第二端為射極。
  12. 如申請專利範圍第9或10項所述之電壓箝制電路，其中，該第一、第二、第三、第四、第五、第六、第七、或第八電晶體係金屬氧化物半導體電晶體，該金屬氧化物半導體電晶體之第一端為閘極，該金屬氧化物半導體電晶體之第二端為源極。
  13. 如申請專利範圍第8項所述之電壓箝制電路，其中，該電壓箝制電路係應用於高頻。
  14. 如申請專利範圍第8項所述之電壓箝制電路，其中，該電壓箝制電路係應用於積體電路。
  15. 如申請專利範圍第8項所述之電壓箝制電路，其中，該電壓箝制電路係應用於系統電路。
TW105108435A 2016-03-18 2016-03-18 電壓箝制電路 TWI600995B (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
TW105108435A TWI600995B (zh) 2016-03-18 2016-03-18 電壓箝制電路
CN201610292376.3A CN107204758A (zh) 2016-03-18 2016-05-05 电压箝制电路
US15/251,710 US20170272061A1 (en) 2016-03-18 2016-08-30 Voltage clamping circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW105108435A TWI600995B (zh) 2016-03-18 2016-03-18 電壓箝制電路

Publications (2)

Publication Number Publication Date
TWI600995B true TWI600995B (zh) 2017-10-01
TW201734693A TW201734693A (zh) 2017-10-01

Family

ID=59856128

Family Applications (1)

Application Number Title Priority Date Filing Date
TW105108435A TWI600995B (zh) 2016-03-18 2016-03-18 電壓箝制電路

Country Status (3)

Country Link
US (1) US20170272061A1 (zh)
CN (1) CN107204758A (zh)
TW (1) TWI600995B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111465935B (zh) * 2018-11-19 2023-10-03 深圳市汇顶科技股份有限公司 信号产生电路以及相关方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5307024A (en) * 1992-07-27 1994-04-26 Tektronix, Inc. Linearized level-shifting amplifier
US7808310B2 (en) * 2007-11-28 2010-10-05 Infineon Technologies, Ag Differential band-pass filter having symmetrically interwoven inductors
CN101868914A (zh) * 2007-09-27 2010-10-20 美商豪威科技股份有限公司 电压降低的差分接收器
US8044699B1 (en) * 2010-07-19 2011-10-25 Polar Semiconductor, Inc. Differential high voltage level shifter
CN102790595A (zh) * 2011-05-20 2012-11-21 杭州中科微电子有限公司 一种单端转差分增益可配置射频宽带增益放大器
CN104122419A (zh) * 2013-04-24 2014-10-29 安捷伦科技有限公司 具有输出钳位电路的示波器探针

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61293015A (ja) * 1985-06-20 1986-12-23 Fujitsu Ltd レベルクランプ回路
JP3966016B2 (ja) * 2002-02-26 2007-08-29 株式会社デンソー クランプ回路
TW200525867A (en) * 2004-01-21 2005-08-01 Renesas Tech Corp Voltage clamp circuit, switching power supply apparatus, semiconductor IC device, and voltage level converting circuit
US7190217B2 (en) * 2004-11-15 2007-03-13 Verigy Pte. Ltd. System, method and apparatus for providing ground separation between different environments
CN101364797B (zh) * 2007-08-10 2011-08-17 尼克森微电子股份有限公司 一种有源电压箝制栅极驱动电路
CN201699661U (zh) * 2010-06-24 2011-01-05 广东易事特电源股份有限公司 一种采样信号箝位电路
CN103093821B (zh) * 2011-11-04 2016-11-09 上海华虹宏力半导体制造有限公司 一种嵌位电压产生电路

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5307024A (en) * 1992-07-27 1994-04-26 Tektronix, Inc. Linearized level-shifting amplifier
CN101868914A (zh) * 2007-09-27 2010-10-20 美商豪威科技股份有限公司 电压降低的差分接收器
US7808310B2 (en) * 2007-11-28 2010-10-05 Infineon Technologies, Ag Differential band-pass filter having symmetrically interwoven inductors
US8044699B1 (en) * 2010-07-19 2011-10-25 Polar Semiconductor, Inc. Differential high voltage level shifter
CN102790595A (zh) * 2011-05-20 2012-11-21 杭州中科微电子有限公司 一种单端转差分增益可配置射频宽带增益放大器
CN104122419A (zh) * 2013-04-24 2014-10-29 安捷伦科技有限公司 具有输出钳位电路的示波器探针

Also Published As

Publication number Publication date
US20170272061A1 (en) 2017-09-21
CN107204758A (zh) 2017-09-26
TW201734693A (zh) 2017-10-01

Similar Documents

Publication Publication Date Title
KR970008536B1 (ko) 로그변환회로
US8797100B2 (en) Circuit unit, bias circuit with circuit unit and differential amplifier circuit with first and second circuit unit
JP3088262B2 (ja) 低歪差動増幅回路
US7068099B2 (en) Power amplifier module with distortion compensation
CN109546981B (zh) 差分输入电路及放大电路、显示装置
CN101978600B (zh) 电容乘法器电路
JP3486072B2 (ja) 可変利得増幅器
KR20020035324A (ko) 차동 증폭기
US20100301920A1 (en) Mixer with high linearity
US6236268B1 (en) High-gain amplifier having a limited output dynamic range
US9401679B1 (en) Apparatus and method for improving power supply rejection ratio
TWI600995B (zh) 電壓箝制電路
US20080284489A1 (en) Transconductor and mixer with high linearity
KR20030044444A (ko) 차동 선형 증폭기
JP2002368559A (ja) 差動増幅回路、ミキサ回路および可変利得増幅回路
US7876153B1 (en) Transconductor circuit
JP4180411B2 (ja) トランスコンダクタンス増幅器
JP6859168B2 (ja) 差動増幅回路
JPH1065461A (ja) 差動増幅回路
US7312658B2 (en) Differential amplifier with two outputs and a single input of improved linearity
JPH10276053A (ja) 可変利得増幅器
CN112825003B (zh) 放大装置以及电压电流转换装置
US7816971B2 (en) Switch circuit having adjustable linearity of differential mode resistances
JP2010273284A (ja) 高周波増幅器
KR100859867B1 (ko) 트랜지스터 회로 및 이를 구비하는 증폭기 및 믹서