CN103093821B - 一种嵌位电压产生电路 - Google Patents

Abstract

本发明公开了一种嵌位电压产生电路，包括：运算放大器A1，其反相输入端连接参考电压，其正相输入端通过电阻R1内部接地，其输出端连接PMOS管P1和PMOS管P2的栅极；电源电压VDD，连接PMOS管P1、PMOS管P2和PMOS管P3的源极；PMOS管P1，其漏极通过串联的电阻R2和电阻R1内部接地；PMOS管P2，其漏极连接NMOS管N1的源极；PMOS管P3，其栅极与漏极短接后通过串联的电阻R4和电阻R3内部接地；NMOS管N1，其栅极与漏极短接后连接电路输出端，其源极通过电阻R3内部接地。本发明的嵌位电压产生电路能提高SA(Sense Amplifier，灵敏放大器)的“读”操作在不同电源电压、不同工艺角时的性能。

Description

一种嵌位电压产生电路

技术领域

本发明涉及半导体集成电路制造领域，特别是涉及一种嵌位电压产生电路。

背景技术

在非易失性存储器集成电路中，为了降低“读”操作时对存储单元性能的影响(read disturb)，需要限制BL(Bit Line，位线)的电位，因此需要一个嵌位电路。一般嵌位BL电压的方法是在SA(Sense Amplifier，灵敏放大器)电路中增加一N管(如图1所示)，通过限制栅极电压来嵌位BL电压或用一反相器来嵌位BL电位(如图2所示)。

根据SA的类型特性，为了提高SA的“读”操作在不同电源电压、不同工艺角时的性能，栅极电压需随着电路电源电压VDD的上升而按照一定的比例系数上升，随着PMOS管Vt(阈值电压)绝对值的上升而按照一定的比例系数下降，现有的嵌位BL电压电路要么没有电源电压、工艺角补偿，要么有补偿但比例系数不可调。

发明内容

本发明要解决的技术问题是提供一种嵌位电压产生电路能提高SA的“读”操作在不同电源电压、不同工艺角时的性能。

为解决上述技术问题本发明的嵌位电压产生电路，包括：

运算放大器A1，其反相输入端连接参考电压，其正相输入端通过电阻R1内部接地，其输出端连接PMOS管P1和PMOS管P2的栅极；

电源电压VDD，连接PMOS管P1、PMOS管P2和PMOS管P3的源极；

PMOS管P1，其漏极通过串联的电阻R2和电阻R1内部接地；

PMOS管P2，其漏极连接NMOS管N1的漏极；

PMOS管P3，其栅极与漏极短接后通过串联的电阻R4和电阻R3内部接地；

NMOS管N1，其栅极与漏极短接后连接电路输出端，其源极通过电阻R3内部接地。

进一步改进，PMOS管P2，其漏极连接电路输出端，通过电阻R3内部接地，通过电阻R4连接PMOS管P3漏极。

进一步改进，PMOS管P4，其栅极与漏极短接后通过电阻R3内部接地，通过电阻R4通过电阻R4连接PMOS管P3漏极，其源极连接PMOS管P2漏极和电路输出端。

进一步改进，电源电压VDD，连接PMOS管P1和PMOS管P2的源极，通过串联的电阻R4和电阻R3内部接地。

本发明的嵌位电压产生电路能产生一个随着电源电压VDD上升而上升，随着PMOS管电压Vt(阈值电压)绝对值的上升而下降的电压vlim_bl，通过一个高压NMOS管M1输出vlim到SA，从而起到嵌位BL电位的作用。本发明的电路首先利用运算放大器产生一路基准电流，然后利用该基准电流的镜像电流与一路与电源电压和PMOS管Vt相关的电流之和产生一带电源电压、PMOS管Vt补偿的嵌位电压。

由运算放大器的特性可知fdbk(反馈电压)＝Vref(参考电压)，从而可得I1＝Vref/R1；

$I2=\frac{M}{N}\×I1;$

$I3=\frac{\mathrm{VDD}-\mathrm{VP}3-\mathrm{vlim}\_\mathrm{bl}}{R4}$

vlim_bl＝(I2+I3)×R3

可以推导得到：

$\mathrm{vlim}\_\mathrm{bl}=\frac{M}{N}\×\frac{R3\×R4}{(R3+R4)\×R1}\×\mathrm{Vref}+\frac{R3}{R3+R4}\×\mathrm{VDD}-\frac{R3}{R3+R4}\×\mathrm{VP}3$

其中，VP3与P3管的Vt相关，|Vt|越大，VP3越大。

因此vlim_bl是在Vref乘一系数的基础上，增加了随VDD上升而上升的分量，以及随|Vt|上升而减小的分量。并且vlim_bl与VDD、Vt的相关系数可以通过R3与R4的比例关系调整，vlim_bl值可以通过M与N(分别为P1管和P2管的沟道宽度)或者R1与R3的比例关系调整。

根据上述公式，可以得到，vlim_bl随着VDD电压的上升而上升，随着PMOS管Vt(阈值电压)绝对值的上升而下降，并且其绝对值、以及随VDD电压、PMOS管Vt变化的相关系数可以通过电阻以及镜像电流比例进行调整。而BL电压与vlim_bl相等，因此BL电压具有同样的特性，从而既能降低读操作时对存储单元性能的影响，又提高了SA在不同电源电压、PMOS管Vt时的性能。本发明的嵌位电压产生电路能提高SA的“读”操作在不同电源电压、不同工艺角时的性能。

附图说明

下面结合附图与具体实施方式对本发明作进一步详细的说明：

图1是一种现有嵌位电压产生电路的示意图。

图2是另一种现有嵌位电压产生电路的示意图。

图3是本发明嵌位电压产生电路第一实施例的示意图。

图4是本发明嵌位电压产生电路第二实施例的示意图。

图5是本发明嵌位电压产生电路第三实施例的示意图。

图6是本发明嵌位电压产生电路第四实施例的示意图。

附图标记说明

VDD是电源电压

Vref是参考电压

vlim是NMOS管N1的输出电压

vlim_bl是随着PMOS管P3电压Vt绝对值的上升而下降的电压

VP3是PMOS管P3源漏极压降，与P3管阈值电压Vt的绝对值相关

A1是运算放大器

P1、P2、P3、P4是PMOS管

R1、R2、R3、R4是电阻

N1是NMOS管

I1是PMOS管P1漏极的电流

I2是PMOS管P2漏极的电流

I3是PMOS管P3漏极的电流

OUT是电路输出端

M是PMOS管P1的沟道宽度

N是PMOS管P2的沟道宽度

具体实施方式

如图3所示，本发明的嵌位电压产生电路第一实施例，包括：

运算放大器A1，其反相输入端连接参考电压Vref，其正相输入端通过电阻R1内部接地，其输出端连接PMOS管P1和PMOS管P2的栅极；

电源电压VDD，连接PMOS管P1、PMOS管P2和PMOS管P3的源极；

PMOS管P1，其漏极通过串联的电阻R2和电阻R1内部接地；

PMOS管P2，其漏极连接NMOS管N1的漏极；

PMOS管P3，其栅极与漏极短接后通过串联的电阻R4和电阻R3内部接地；

NMOS管N1，其栅极与漏极短接后连接电路输出端OUT，其源极通过电阻R3内部接地。

如图4所示，本发明的嵌位电压产生电路第二实施例，包括：

运算放大器A1，其反相输入端连接参考电压Vref，其正相输入端通过电阻R1内部接地，其输出端连接PMOS管P1和PMOS管P2的栅极；

电源电压VDD，连接PMOS管P1、PMOS管P2和PMOS管P3的源极；

PMOS管P1，其漏极通过串联的电阻R2和电阻R1内部接地；

PMOS管P2，其漏极连接电路输出端OUT，通过电阻R3内部接地，通过电阻R4连接PMOS管P3漏极。

PMOS管P3，其栅极与漏极短接后通过串联的电阻R4和电阻R3内部接地；

如图5所示，本发明的嵌位电压产生电路第三实施例，包括：

运算放大器A1，其反相输入端连接参考电压，其正相输入端通过电阻R1内部接地，其输出端连接PMOS管P1和PMOS管P2的栅极；

电源电压VDD，连接PMOS管P1、PMOS管P2和PMOS管P3的源极；

PMOS管P1，其漏极通过串联的电阻R2和电阻R1内部接地；

PMOS管P2，其漏极连接PMOS管P4的源极和电路输出端OUT；

PMOS管P3，其栅极与漏极短接后通过串联的电阻R4和电阻R3内部接地；

PMOS管P4，其栅极与漏极短接后通过电阻R3内部接地，通过电阻R4连接PMOS管P3漏极。

如图6所示，本发明的嵌位电压产生电路第四实施例，包括：

运算放大器A1，其反相输入端连接参考电压Vref，其正相输入端通过电阻R1内部接地，其输出端连接PMOS管P1和PMOS管P2的栅极；

电源电压VDD，连接PMOS管P1和PMOS管P2的源极，通过串联的电阻R4和电阻R3内部接地

PMOS管P1，其漏极通过串联的电阻R2和电阻R1内部接地；

PMOS管P2，其漏极连接NMOS管N1的漏极；

NMOS管N1，其栅极与漏极短接后连接电路输出端OUT，其源极通过电阻R3内部接地。

以上通过具体实施方式和实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。

Claims (3)

1.一种嵌位电压产生电路，其特征在于，包括：

运算放大器A1，其反相输入端连接参考电压，其正相输入端通过电阻R1内部接地，其输出端连接PMOS管P1和PMOS管P2的栅极；

电源电压VDD，连接PMOS管P1、PMOS管P2和PMOS管P3的源极；

PMOS管P1，其漏极通过串联的电阻R2和电阻R1内部接地；

PMOS管P2，其漏极连接电路输出端，通过电阻R3内部接地，通过电阻R4连接PMOS管P3漏极；

PMOS管P3，其栅极与漏极短接后通过串联的电阻R3和电阻R4内部接地；

其中，在PMOS管P2和电阻R3之间还包括NMOS管N1，NMOS管N1栅极与漏极短接后连接PMOS管P2漏极，NMOS管N1源极通过电阻R3内部接地。

2.一种嵌位电压产生电路，其特征在于：

运算放大器A1，其反相输入端连接参考电压，其正相输入端通过电阻R1内部接地，其输出端连接PMOS管P1和PMOS管P2的栅极；

电源电压VDD，连接PMOS管P1、PMOS管P2和PMOS管P3的源极；

PMOS管P1，其漏极通过串联的电阻R2和电阻R1内部接地；

PMOS管P2，其漏极连接电路输出端，通过电阻R3内部接地，通过电阻R4连接PMOS管P3漏极；

PMOS管P3，其栅极与漏极短接后通过串联的电阻R3和电阻R4内部接地；

其中，在PMOS管P2和电阻R3之间还包括PMOS管P4，PMOS管P4栅极与漏极短接后通过电阻R3内部接地并通过电阻R4连接PMOS管P3漏极，PMOS管P4 源极连接PMOS管P2漏极。

3.一种嵌位电压产生电路，其特征在于，包括：

运算放大器A1，其反相输入端连接参考电压，其正相输入端通过电阻R1内部接地，其输出端连接PMOS管P1和PMOS管P2的栅极；

电源电压VDD，连接PMOS管P1和PMOS管P2的源极，通过串联的电阻R3和电阻R4内部接地；

PMOS管P1，其漏极通过串联的电阻R2和电阻R1内部接地；

PMOS管P2，其漏极连接电路输出端；

NMOS管N1，其栅极与漏极短接后连接PMOS管P2漏极，NMOS管N1源极通过电阻R3内部接地。