JP2002368559A - 差動増幅回路、ミキサ回路および可変利得増幅回路 - Google Patents
差動増幅回路、ミキサ回路および可変利得増幅回路Info
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Abstract
(57)【要約】
【課題】ミキサ回路や可変利得増幅回路に適用した場合
に、低電圧動作時であっても電圧利得が高くとれる低歪
差動増幅回路を提供する。 【解決手段】入力端子１、２に負入力が各々接続された
演算増幅器３、４と、演算増幅器３、４の各出力にベー
スが各々接続されたトランジスタ２１、２２と、トラン
ジスタ２１、２２の各エミッタと接地端子８との間に各
々接続された定電流源４１，４２と、トランジスタ２
１、２２の各コレクタと電源端子７との間に各々接続さ
れた定電流源４３、４４と、トランジスタ２１、２２の
コレクタ間に接続された抵抗器３１と、トランジスタ２
１、２２の各エミッタにエミッタが各々接続されるとと
もに、ベースが互いに共通接続されたトランジスタ２
３、２４と、トランジスタ２３、２４の各コレクタと電
源端子７の間に各々接続される負荷抵抗器３２、３３と
を備える。
に、低電圧動作時であっても電圧利得が高くとれる低歪
差動増幅回路を提供する。 【解決手段】入力端子１、２に負入力が各々接続された
演算増幅器３、４と、演算増幅器３、４の各出力にベー
スが各々接続されたトランジスタ２１、２２と、トラン
ジスタ２１、２２の各エミッタと接地端子８との間に各
々接続された定電流源４１，４２と、トランジスタ２
１、２２の各コレクタと電源端子７との間に各々接続さ
れた定電流源４３、４４と、トランジスタ２１、２２の
コレクタ間に接続された抵抗器３１と、トランジスタ２
１、２２の各エミッタにエミッタが各々接続されるとと
もに、ベースが互いに共通接続されたトランジスタ２
３、２４と、トランジスタ２３、２４の各コレクタと電
源端子７の間に各々接続される負荷抵抗器３２、３３と
を備える。
Description
【０００１】
【発明の属する技術分野】本発明は、差動増幅回路、ミ
キサ回路および可変利得増幅回路に関し、特に、低電圧
動作時でも低歪な差動増幅回路、ミキサ回路および可変
利得増幅回路に関する。
キサ回路および可変利得増幅回路に関し、特に、低電圧
動作時でも低歪な差動増幅回路、ミキサ回路および可変
利得増幅回路に関する。
【０００２】
【従来の技術】携帯電話の無線システムにおいては、バ
ッテリー駆動時の長い通話時間を確保するために、低消
費電力化に有効な低電圧化の要求が強い。一方、増幅回
路、ミキサ回路、可変利得増幅回路に対しては、隣接す
るチャンネルへの干渉や妨害波の入力によるビット誤り
率の悪化を抑えるために低歪特性が要求されている。
ッテリー駆動時の長い通話時間を確保するために、低消
費電力化に有効な低電圧化の要求が強い。一方、増幅回
路、ミキサ回路、可変利得増幅回路に対しては、隣接す
るチャンネルへの干渉や妨害波の入力によるビット誤り
率の悪化を抑えるために低歪特性が要求されている。
【０００３】しかし、低電圧化は入出力のダイナミック
レンジを狭めることとなり、低歪化の要求とは相反する
関係にある。このため、これら２つの要求を同時に満た
すことは非常に困難である。
レンジを狭めることとなり、低歪化の要求とは相反する
関係にある。このため、これら２つの要求を同時に満た
すことは非常に困難である。
【０００４】これらの要求に対し、非線型性を改善した
差動増幅回路は、M.Koyamaほかの論文"A 2.5-V Active
Low-Pass Filter Using All-n-p-n Gilbert Cells with
a 1-Vp-p Linear Input Range"(IEEE J. Solid-State
Circuits, Vol, SC-28, No.12,pp1246-1253, Dec. 199
3)に挙げられている。さらに、これを低電圧での動作を
可能とした差動増幅回路が、例えば、特開平８−２５０
９４１号公報に開示されている。
差動増幅回路は、M.Koyamaほかの論文"A 2.5-V Active
Low-Pass Filter Using All-n-p-n Gilbert Cells with
a 1-Vp-p Linear Input Range"(IEEE J. Solid-State
Circuits, Vol, SC-28, No.12,pp1246-1253, Dec. 199
3)に挙げられている。さらに、これを低電圧での動作を
可能とした差動増幅回路が、例えば、特開平８−２５０
９４１号公報に開示されている。
【０００５】以下、これら従来の回路について説明す
る。まず、第１の従来の差動増幅回路を説明する。
る。まず、第１の従来の差動増幅回路を説明する。
【０００６】図９は、論文"A 2.5-V Active Low-Pass F
ilter Using All-n-p-n Gilbert Cells with a 1-Vp-p
Linear Input Range"に記載されている第１の従来の差
動増幅回路を示す。
ilter Using All-n-p-n Gilbert Cells with a 1-Vp-p
Linear Input Range"に記載されている第１の従来の差
動増幅回路を示す。
【０００７】図９を参照すると、この第１の従来差動増
幅回路は、二個の入力端子５１、５２と、入力端子５
１、５２に正入力が各々接続された二個の演算増幅器５
３、５４と、演算増幅器５３、５４の各出力にベースが
各々接続されたＮＰＮトランジスタ７１、７２と、トラ
ンジスタ７１、７２の各エミッタと接地端子５８との間
に各々接続された定電流源９１、９２と、トランジスタ
７１と７２のエミッタ間に接続された帰還抵抗器８１
と、トランジスタ７１、７２の各コレクタと電源端子５
７との間に各々接続される負荷抵抗器８２、８３とを備
えており、トランジスタ７１、７２の各エミッタが各々
演算増幅器５３、５４の各負入力に接続され、トランジ
スタ７１、７２の各コレクタは各々出力端子６１、６２
に接続されている。
幅回路は、二個の入力端子５１、５２と、入力端子５
１、５２に正入力が各々接続された二個の演算増幅器５
３、５４と、演算増幅器５３、５４の各出力にベースが
各々接続されたＮＰＮトランジスタ７１、７２と、トラ
ンジスタ７１、７２の各エミッタと接地端子５８との間
に各々接続された定電流源９１、９２と、トランジスタ
７１と７２のエミッタ間に接続された帰還抵抗器８１
と、トランジスタ７１、７２の各コレクタと電源端子５
７との間に各々接続される負荷抵抗器８２、８３とを備
えており、トランジスタ７１、７２の各エミッタが各々
演算増幅器５３、５４の各負入力に接続され、トランジ
スタ７１、７２の各コレクタは各々出力端子６１、６２
に接続されている。
【０００８】以上の構成を持つ第１の従来の差動増幅回
路は、次のように動作する。
路は、次のように動作する。
【０００９】すなわち、第１の従来の差動増幅回路は、
一対の入力端子５１と５２の間に入力される入力電圧Ｖ
ｉｎは、演算増幅器５３とトランジスタ７１、演算増幅
器５４とトランジスタ７２により構成される一対のボル
テージフォロアにより、入力電圧Ｖｉｎが直接帰還抵抗
器８１の両端に印可されることになる。ここで、帰還抵
抗器８１は線型素子であり、両端に印可される電圧に応
じて線型な電流が流れることになる。
一対の入力端子５１と５２の間に入力される入力電圧Ｖ
ｉｎは、演算増幅器５３とトランジスタ７１、演算増幅
器５４とトランジスタ７２により構成される一対のボル
テージフォロアにより、入力電圧Ｖｉｎが直接帰還抵抗
器８１の両端に印可されることになる。ここで、帰還抵
抗器８１は線型素子であり、両端に印可される電圧に応
じて線型な電流が流れることになる。
【００１０】図９の回路では、帰還抵抗器８１の抵抗値
をＲＦＢ１とし、帰還抵抗器８１に流れる信号電流をｉ
とおくと、以下の式で表される。 ｉ＝（Ｖｉｎ／ＲＦＢ１） （１） 式（１）で表される電流が、トランジスタ７１と７２の
各エミッタに正および負の電流として各々流れ、さら
に、トランジスタ７１、７２の電流増幅率が高くベース
電流が無視できるとすれば、エミッタ電流は、コレクタ
電流と等しくなり、式（１）で表される線型な電流が負
荷抵抗器８２、８３に供給される。
をＲＦＢ１とし、帰還抵抗器８１に流れる信号電流をｉ
とおくと、以下の式で表される。 ｉ＝（Ｖｉｎ／ＲＦＢ１） （１） 式（１）で表される電流が、トランジスタ７１と７２の
各エミッタに正および負の電流として各々流れ、さら
に、トランジスタ７１、７２の電流増幅率が高くベース
電流が無視できるとすれば、エミッタ電流は、コレクタ
電流と等しくなり、式（１）で表される線型な電流が負
荷抵抗器８２、８３に供給される。
【００１１】ここで、式（１）から明らかに、図９の差
動増幅回路のトランスコンダクタンスＧmは、以下の式
で表される。 Ｇm＝（ｉ／Ｖｉｎ）＝（１／ＲＦＢ１） （２） さらに、トランジスタ７１、７２の各コレクタと電源端
子５７の間に挿入される負荷抵抗器８２、８３により電
圧に変換されて、出力端子６１、６２に出力される。負
荷抵抗器８２、８３の抵抗値をRCとすれば、電圧利得G
は、式（２）を用いて、以下の式で表される。 Ｇ＝Ｇｍ・Ｒｃ＝（Ｒｃ／ＲＦＢ１） （３） ところで、図９の差動増幅回路の線型入力電圧範囲ＩＤ
Ｒ(Input Dynamic Range)は、定電流源９１、９２の電
流値を各々Ｉ０とおくと、次の式で表される。 ＩＤＲ＝Ｉ０・ＲＦＢ１ （４） また、出力端子の直流電位Ｖ０（ＤＣ）は、以下の式で
表される。 Ｖ０（ＤＣ）＝Ｖｃｃ−Ｉ０・Ｒｃ （５） 上述したように、第１の従来例の差動増幅回路によれ
ば、差動対入力トランジスタ７１、７２の非線型性の影
響を受けることなく、入力電圧Ｖｉｎに応じた線型出力
電圧が得られることになる。
動増幅回路のトランスコンダクタンスＧmは、以下の式
で表される。 Ｇm＝（ｉ／Ｖｉｎ）＝（１／ＲＦＢ１） （２） さらに、トランジスタ７１、７２の各コレクタと電源端
子５７の間に挿入される負荷抵抗器８２、８３により電
圧に変換されて、出力端子６１、６２に出力される。負
荷抵抗器８２、８３の抵抗値をRCとすれば、電圧利得G
は、式（２）を用いて、以下の式で表される。 Ｇ＝Ｇｍ・Ｒｃ＝（Ｒｃ／ＲＦＢ１） （３） ところで、図９の差動増幅回路の線型入力電圧範囲ＩＤ
Ｒ(Input Dynamic Range)は、定電流源９１、９２の電
流値を各々Ｉ０とおくと、次の式で表される。 ＩＤＲ＝Ｉ０・ＲＦＢ１ （４） また、出力端子の直流電位Ｖ０（ＤＣ）は、以下の式で
表される。 Ｖ０（ＤＣ）＝Ｖｃｃ−Ｉ０・Ｒｃ （５） 上述したように、第１の従来例の差動増幅回路によれ
ば、差動対入力トランジスタ７１、７２の非線型性の影
響を受けることなく、入力電圧Ｖｉｎに応じた線型出力
電圧が得られることになる。
【００１２】図１０に、図９に示した第１の従来例の差
動増幅回路の入力電圧（Ｖｉｎ）−トランスコンダクタ
ンス（Ｇｍ）および出力電流（ｉｏ，ｉｏｂ）の一例を
示す。また、図８に示す最も基本的なエミッタ帰還抵抗
器付き差動増幅回路の入力電圧−トランスコンダクタン
スおよび出力電流も同時に示してある。
動増幅回路の入力電圧（Ｖｉｎ）−トランスコンダクタ
ンス（Ｇｍ）および出力電流（ｉｏ，ｉｏｂ）の一例を
示す。また、図８に示す最も基本的なエミッタ帰還抵抗
器付き差動増幅回路の入力電圧−トランスコンダクタン
スおよび出力電流も同時に示してある。
【００１３】図１０の例では、帰還抵抗器８１の抵抗値
ＲＦＢ１を２０００Ω、定電流源９１、９２の電流Ｉ０
を各々０．４５ｍＡとしている。図１０から、図８に示
すエミッタ帰還抵抗器付き差動増幅回路に比べて第１の
従来例の差動増幅回路の方が線型性が良いことが分か
る。
ＲＦＢ１を２０００Ω、定電流源９１、９２の電流Ｉ０
を各々０．４５ｍＡとしている。図１０から、図８に示
すエミッタ帰還抵抗器付き差動増幅回路に比べて第１の
従来例の差動増幅回路の方が線型性が良いことが分か
る。
【００１４】図１１の回路図は、第１の従来例の具体的
な構成と各ノードの電位を示している。また、差動増幅
回路の対称性から、半回路のみの回路としてある。ここ
で、トランジスタ５３１のベース、トランジスタ５３２
のベース、コレクタが各々演算増幅器５３の正入力、負
入力、出力となっており、さらに、トランジスタ７１と
からなるボルテージフォロアを構成している。このた
め、入力端子５１の電位をＶｉｎとすると、トランジス
タ５３２のベース電位はＶｉｎであり、したがって、ト
ランジスタ７１のベース電位は（Ｖｉｎ+ＶBEQ71）とな
る。
な構成と各ノードの電位を示している。また、差動増幅
回路の対称性から、半回路のみの回路としてある。ここ
で、トランジスタ５３１のベース、トランジスタ５３２
のベース、コレクタが各々演算増幅器５３の正入力、負
入力、出力となっており、さらに、トランジスタ７１と
からなるボルテージフォロアを構成している。このた
め、入力端子５１の電位をＶｉｎとすると、トランジス
タ５３２のベース電位はＶｉｎであり、したがって、ト
ランジスタ７１のベース電位は（Ｖｉｎ+ＶBEQ71）とな
る。
【００１５】次に、第２の従来例の差動増幅回路につい
て説明する。
て説明する。
【００１６】図１２は、特開平８−２５０９４１号公報
に記載された第２の従来例の差動増幅回路を示す。
に記載された第２の従来例の差動増幅回路を示す。
【００１７】図１２に示す差動増幅回路は、第１の従来
例の差動増幅回路に加えて、ダイオード接続（コレクタ
−ベース短絡）されたトランジスタ７７、７８と、トラ
ンジスタ７７、７８の各コレクタと電源端子５７の間に
接続された定電流源９３、９４とを備えており、図９の
差動増幅回路と比べて、トランジスタ７７、７８の各エ
ミッタは各々トランジスタ７１、７２のエミッタに接続
され、且つ、各ベースは各々演算増幅器５３、５４の負
入力に接続されている。
例の差動増幅回路に加えて、ダイオード接続（コレクタ
−ベース短絡）されたトランジスタ７７、７８と、トラ
ンジスタ７７、７８の各コレクタと電源端子５７の間に
接続された定電流源９３、９４とを備えており、図９の
差動増幅回路と比べて、トランジスタ７７、７８の各エ
ミッタは各々トランジスタ７１、７２のエミッタに接続
され、且つ、各ベースは各々演算増幅器５３、５４の負
入力に接続されている。
【００１８】図１２の従来の差動増幅回路は、次のよう
に動作する。
に動作する。
【００１９】すなわち、一対の入力端子５１と５２の間
に入力される入力電圧Ｖｉｎは、演算増幅器５３とトラ
ンジスタ７１とダイオード接続されたトランジスタ７
７、演算増幅器５４とトランジスタ７２とダイオード接
続されたトランジスタ７８により構成される一対のボル
テージフォロアにより、ダイオード接続されたトランジ
スタ７７、７８のベース−エミッタ間電圧ＶBEだけ直流
電圧がシフトされて帰還抵抗器８１の両端に印可される
ことになる。ここで、帰還抵抗器８１は線型素子であ
り、両端に印可される電圧に応じて線型な電流が流れる
ことになる。図１２の回路では、帰還抵抗器８１の抵抗
値をＲＦＢ２とし、帰還抵抗器８１に流れる信号電流を
ｉとおくと、以下の式で表される。 ｉ＝（Ｖｉｎ／ＲＦＢ２） （６） 式（６）で表される電流が、トランジスタ７１と７２の
各エミッタに正および負の電流として各々流れ、さら
に、第１の従来例と同様の仮定をすれば、エミッタ電流
は、コレクタ電流と等しくなり、式（６）で表される線
型な電流が負荷抵抗器８２、８３に供給される。
に入力される入力電圧Ｖｉｎは、演算増幅器５３とトラ
ンジスタ７１とダイオード接続されたトランジスタ７
７、演算増幅器５４とトランジスタ７２とダイオード接
続されたトランジスタ７８により構成される一対のボル
テージフォロアにより、ダイオード接続されたトランジ
スタ７７、７８のベース−エミッタ間電圧ＶBEだけ直流
電圧がシフトされて帰還抵抗器８１の両端に印可される
ことになる。ここで、帰還抵抗器８１は線型素子であ
り、両端に印可される電圧に応じて線型な電流が流れる
ことになる。図１２の回路では、帰還抵抗器８１の抵抗
値をＲＦＢ２とし、帰還抵抗器８１に流れる信号電流を
ｉとおくと、以下の式で表される。 ｉ＝（Ｖｉｎ／ＲＦＢ２） （６） 式（６）で表される電流が、トランジスタ７１と７２の
各エミッタに正および負の電流として各々流れ、さら
に、第１の従来例と同様の仮定をすれば、エミッタ電流
は、コレクタ電流と等しくなり、式（６）で表される線
型な電流が負荷抵抗器８２、８３に供給される。
【００２０】ここで、式（６）から明らかに、図１２の
差動増幅回路のトランスコンダクタンスＧｍは、以下の
式で表される。 Ｇｍ＝（ｉ／Ｖｉｎ）＝（１／ＲＦＢ２） （７） さらに、トランジスタ７１、７２の各コレクタと電源端
子５７の間に接続される負荷抵抗器８２、８３により電
圧に変換されて、出力端子６１、６２に出力される。
差動増幅回路のトランスコンダクタンスＧｍは、以下の
式で表される。 Ｇｍ＝（ｉ／Ｖｉｎ）＝（１／ＲＦＢ２） （７） さらに、トランジスタ７１、７２の各コレクタと電源端
子５７の間に接続される負荷抵抗器８２、８３により電
圧に変換されて、出力端子６１、６２に出力される。
【００２１】負荷抵抗器８２、８３の抵抗値をＲｃとす
れば、電圧利得Ｇは、式（７）を用いて、以下の式で表
される。 Ｇ＝Ｇｍ・Ｒｃ＝（Ｒｃ／ＲＦＢ２） （８） ところで、図１２の差動増幅回路の線型入力電圧範囲Ｉ
ＤＲ(Input Dynamic Range)は、定電流源９１、９２の
電流値を各々２Ｉ０、定電流源９３、９４の電流をＩ０
とおくと、式（９）で表される。 ＩＤＲ＝Ｉ０・ＲＦＢ２ （９） また、出力端子の直流電位Ｖ０（ＤＣ）は、以下の式で
表される。 Ｖ０（ＤＣ）＝Ｉ０・Ｒｃ （１０） 上述したように、第２の従来例の差動増幅回路について
も、第１の従来例の差動増幅回路と同様に、差動対入力
トランジスタ７１、７２の非線型性の影響を受けること
なく、入力電圧Ｖｉｎに応じた線型出力電圧が得られる
ことになる。
れば、電圧利得Ｇは、式（７）を用いて、以下の式で表
される。 Ｇ＝Ｇｍ・Ｒｃ＝（Ｒｃ／ＲＦＢ２） （８） ところで、図１２の差動増幅回路の線型入力電圧範囲Ｉ
ＤＲ(Input Dynamic Range)は、定電流源９１、９２の
電流値を各々２Ｉ０、定電流源９３、９４の電流をＩ０
とおくと、式（９）で表される。 ＩＤＲ＝Ｉ０・ＲＦＢ２ （９） また、出力端子の直流電位Ｖ０（ＤＣ）は、以下の式で
表される。 Ｖ０（ＤＣ）＝Ｉ０・Ｒｃ （１０） 上述したように、第２の従来例の差動増幅回路について
も、第１の従来例の差動増幅回路と同様に、差動対入力
トランジスタ７１、７２の非線型性の影響を受けること
なく、入力電圧Ｖｉｎに応じた線型出力電圧が得られる
ことになる。
【００２２】図１３に、図１２に示した第２の従来例の
差動増幅回路の入力電圧（Ｖｉｎ）−トランスコンダク
タンス（Ｇｍ）および出力電流（ｉｏ，ｉｏｂ）の一例
を示す。
差動増幅回路の入力電圧（Ｖｉｎ）−トランスコンダク
タンス（Ｇｍ）および出力電流（ｉｏ，ｉｏｂ）の一例
を示す。
【００２３】図１３の例では、帰還抵抗器８１の抵抗値
ＲＢＦ２を２０００Ωとし、定電流源９１、９２の電流
を２Ｉ０、定電流源９３、９４の電流をＩ０とし、Ｉ０
を０．４５ｍＡとしている。
ＲＢＦ２を２０００Ωとし、定電流源９１、９２の電流
を２Ｉ０、定電流源９３、９４の電流をＩ０とし、Ｉ０
を０．４５ｍＡとしている。
【００２４】ところで、第１の従来例と第２の従来例の
違いは、トランジスタ７１、７２のエミッタと演算増幅
回路５３、５４の負入力との間に、ダイオード接続され
たトランジスタ７７、７８が挿入されていることであ
る。
違いは、トランジスタ７１、７２のエミッタと演算増幅
回路５３、５４の負入力との間に、ダイオード接続され
たトランジスタ７７、７８が挿入されていることであ
る。
【００２５】次に、これらダイオード接続されたトラン
ジスタ７７、７８の効果について説明する。
ジスタ７７、７８の効果について説明する。
【００２６】図１４の回路図は、第２の従来例の具体的
な構成と各ノードの電位を示している。また、差動増幅
回路の対称性から、半回路のみの回路としてある。
な構成と各ノードの電位を示している。また、差動増幅
回路の対称性から、半回路のみの回路としてある。
【００２７】ここで、トランジスタ５３１のベース、ト
ランジスタ５３２のベース、コレクタが各々演算増幅器
５３の正入力、負入力、出力となっており、さらに、ト
ランジスタ７１と７７とからなるボルテージフォロアを
構成している。このため、入力端子５１の電位をＶｉｎ
とすると、トランジスタ５３２のベース電位はＶｉｎ、
トランジスタ７７のエミッタ電位はＶｉｎ−ＶBEQ77で
あり、したがって、トランジスタ７１のベース電位はＶ
ｉｎ−ＶBEQ77＋ＶBEQ71となる。
ランジスタ５３２のベース、コレクタが各々演算増幅器
５３の正入力、負入力、出力となっており、さらに、ト
ランジスタ７１と７７とからなるボルテージフォロアを
構成している。このため、入力端子５１の電位をＶｉｎ
とすると、トランジスタ５３２のベース電位はＶｉｎ、
トランジスタ７７のエミッタ電位はＶｉｎ−ＶBEQ77で
あり、したがって、トランジスタ７１のベース電位はＶ
ｉｎ−ＶBEQ77＋ＶBEQ71となる。
【００２８】また、トランジスタのベース−エミッタ間
電圧ＶBEは、ほぼ一定と考えられるため、結局、トラン
ジスタ７１のベース電位はＶｉｎに等しくなる。一方、
第１の従来例の差動増幅回路の場合は、ダイオード接続
されたトランジスタ７７がないため、トランジスタ７１
のエミッタ電位はＶｉｎ、ベース電位はＶｉｎ＋ＶBEQ7
1となり、第２の従来例の差動増幅回路に比べてトラン
ジスタ７１のベース電位が（ＶBE）１段分だけ高くなっ
てしまう。
電圧ＶBEは、ほぼ一定と考えられるため、結局、トラン
ジスタ７１のベース電位はＶｉｎに等しくなる。一方、
第１の従来例の差動増幅回路の場合は、ダイオード接続
されたトランジスタ７７がないため、トランジスタ７１
のエミッタ電位はＶｉｎ、ベース電位はＶｉｎ＋ＶBEQ7
1となり、第２の従来例の差動増幅回路に比べてトラン
ジスタ７１のベース電位が（ＶBE）１段分だけ高くなっ
てしまう。
【００２９】このことから、第２の従来例の差動増幅回
路は、第１の従来例の差動増幅回路に比べてより低電圧
で動作させることが可能である。
路は、第１の従来例の差動増幅回路に比べてより低電圧
で動作させることが可能である。
【００３０】
【発明が解決しようとする課題】しかしながら、上記従
来の差動増幅回路には、次のような問題がある。
来の差動増幅回路には、次のような問題がある。
【００３１】すなわち、図１２の差動増幅回路をミキサ
回路や可変利得増幅回路に適用しようとすると、ＮＰＮ
トランジスタの縦積み３段構成となるため、低電圧動作
時に利得が高くとれない、という問題がある。
回路や可変利得増幅回路に適用しようとすると、ＮＰＮ
トランジスタの縦積み３段構成となるため、低電圧動作
時に利得が高くとれない、という問題がある。
【００３２】以下に、上記問題が発生する理由を図を参
照しながら説明する。
照しながら説明する。
【００３３】図１５に、第２の従来例の差動増幅回路を
ミキサ回路に適用した場合の具体的な構成を示す。
ミキサ回路に適用した場合の具体的な構成を示す。
【００３４】図１５に示したミキサ回路は、図１２に示
した差動増幅回路に加えて、エミッタが共通接続された
２組の差動対トランジスタ７３、７５と７４、７６と、
トランジスタ７３と７４の共通接続されたベースとトラ
ンジスタ７５、７６の共通接続されたベースに各々接続
される１組の局部発振信号入力端子６３、６４とを有し
ている。
した差動増幅回路に加えて、エミッタが共通接続された
２組の差動対トランジスタ７３、７５と７４、７６と、
トランジスタ７３と７４の共通接続されたベースとトラ
ンジスタ７５、７６の共通接続されたベースに各々接続
される１組の局部発振信号入力端子６３、６４とを有し
ている。
【００３５】また、トランジスタ７３のコレクタはトラ
ンジスタ７６のコレクタに、トランジスタ７４のコレク
タはトランジスタ７５のコレクタに各々接続され、共通
接続されたトランジスタ７３と７５のエミッタはトラン
ジスタ７１のコレクタに接続され、共通接続されたトラ
ンジスタ７４と７６のエミッタはトランジスタ７２のコ
レクタに接続されている。
ンジスタ７６のコレクタに、トランジスタ７４のコレク
タはトランジスタ７５のコレクタに各々接続され、共通
接続されたトランジスタ７３と７５のエミッタはトラン
ジスタ７１のコレクタに接続され、共通接続されたトラ
ンジスタ７４と７６のエミッタはトランジスタ７２のコ
レクタに接続されている。
【００３６】さらに、トランジスタ７３と７６の共通接
続されたコレクタは負荷抵抗器８２を介して電源端子５
７に接続され、トランジスタ７４と７５の共通接続され
たコレクタは負荷抵抗器８３を介して電源端子５７に接
続されている。
続されたコレクタは負荷抵抗器８２を介して電源端子５
７に接続され、トランジスタ７４と７５の共通接続され
たコレクタは負荷抵抗器８３を介して電源端子５７に接
続されている。
【００３７】この第２の従来例の差動増幅回路を適用し
たミキサ回路の変換利得ＣＧは、一般に広く用いられて
いるダブルバランスドミキサにおける利得と同様に計算
できる。
たミキサ回路の変換利得ＣＧは、一般に広く用いられて
いるダブルバランスドミキサにおける利得と同様に計算
できる。
【００３８】つまり、ダブルバランスドミキサの双差動
対トランジスタが、局部発振信号によりスイッチング動
作しているとすれば、差動増幅回路の利得Ｇとミキサ回
路の変換利得ＣＧの間には以下の式の関係が成り立つ。 ＣＧ＝（２／π）・Ｇ （１１） したがって、第２の従来例のミキサ回路の変換利得ＣＧ
は、式（８）と式（１１）から、以下の式で表せる。 ＣＧ＝（２／π）・（Ｒｃ／ＲＦＢ２） （１２） ここで、式（１２）から、変換利得ＣＧを大きくとるに
は、負荷抵抗器８２、８３の抵抗値Ｒｃを大きくする必
要がある。このため、トランジスタ７３（または７４、
７５、７６）のベース電位は低い方が良いことが分か
る。
対トランジスタが、局部発振信号によりスイッチング動
作しているとすれば、差動増幅回路の利得Ｇとミキサ回
路の変換利得ＣＧの間には以下の式の関係が成り立つ。 ＣＧ＝（２／π）・Ｇ （１１） したがって、第２の従来例のミキサ回路の変換利得ＣＧ
は、式（８）と式（１１）から、以下の式で表せる。 ＣＧ＝（２／π）・（Ｒｃ／ＲＦＢ２） （１２） ここで、式（１２）から、変換利得ＣＧを大きくとるに
は、負荷抵抗器８２、８３の抵抗値Ｒｃを大きくする必
要がある。このため、トランジスタ７３（または７４、
７５、７６）のベース電位は低い方が良いことが分か
る。
【００３９】したがって、トランジスタ７３（または７
４、７５、７６）の最低ベース電位を求めてみる。図１
６の回路図は、図１５のミキサ回路の各ノード電位を示
している。また、差動増幅回路の対称性から、半回路の
みの回路としてある。さらに、簡単のために定電流源ト
ランジスタのエミッタ抵抗器において生じる電位降下は
無視してある。
４、７５、７６）の最低ベース電位を求めてみる。図１
６の回路図は、図１５のミキサ回路の各ノード電位を示
している。また、差動増幅回路の対称性から、半回路の
みの回路としてある。さらに、簡単のために定電流源ト
ランジスタのエミッタ抵抗器において生じる電位降下は
無視してある。
【００４０】まず、Ｖｉｎが最も低くなったとき、定電
流源トランジスタ５３３と９１１が飽和しない条件は、
以下の式で表される。 Ｖｉｎ（ｍｉｎ）≧ＶCE(sat)Q533＋ＶBEQ531 （１１ａ） Ｖｉｎ（ｍｉｎ）≧ＶCE(sat)Q911＋ＶBEQ71 （１１ｂ） したがって、最も低い入力電圧Ｖｉｎ（ｍｉｎ）は式
（１１ａ）または式（１１ｂ）から、以下の式で表され
る。但し、トランジスタのベース−エミッタ間電圧ＶBE
は、ほぼ一定と考えられるため、式（１１ａ）と（１１
ｂ）は同等とみなしている。 Ｖｉｎ（ｍｉｎ）≧ＶCE(sat)Q533＋ＶBEQ531 （１２） 次に、Ｖｉｎが最も高くなったとき、トランジスタ７１
が飽和しない条件は、以下の式で表される。 ＶLO≧Ｖｉｎ（ｍａｘ）−ＶBEQ71 ＋ＶCE(sat)Q71＋ＶBEQ73 （１３） したがって、トランジスタ７３の最低ベース電位は式
（１３）から、以下の式で表される。 ＶLO＝Ｖｉｎ（ｍａｘ）−ＶBEQ71 ＋ＶCE(sat)Q71＋ＶBEQ73 （１４） さらに、電源電圧をＶｃｃとすれば、出力電圧範囲ΔＶ
０は、以下の式で表される。 ΔＶ０＝Ｖｃｃ−（ＶLO−ＶBEQ73 ＋ＶCE(sat)Q73） ＝Ｖｃｃ−（Ｖｉｎ（ｍａｘ）−ＶBEQ71 ＋ＶCE(sat)Q71＋ＶBEQ73 −ＶBEQ73 ＋ＶCE(sat)Q73） （１５） 一方、線型出力電圧範囲が最大となるよう出力信号の直
流電位が式（１５）で与えられる出力電圧範囲ΔVoの中
心となるよう設定することが、減電圧時や温度変化によ
るトランジスタの飽和を防止するためにも望ましい。こ
のことから、以下の２つの関係式が成り立つ。 （ΔＶ０／２）＝Ｉ０・Ｒｃ （１６） ＣＧ＝（２／π）・（１／ＲＦＢ２）・（ΔＶ０／２Ｉ０） （１７） ここで、電源電圧Ｖｃｃを１．８Ｖ、入力電圧Ｖｉｎを
０．５Ｖｐ−ｐ、トランジスタのベースエミッタ間電圧
ＶBEとコレクタ−エミッタ間飽和電圧ＶCE(sat)は各々
０．７Ｖ、０．１５Ｖで一定と考えると、まず、式（１
２）から、入力電圧の最小値Ｖｉｎ（ｍｉｎ）は、以下
の式で表される。 Ｖｉｎ（ｍｉｎ）＝０．１５＋０．７＝０．８５ （１８） また、入力電圧の最大値Ｖｉｎ（ｍａｘ）は、以下のよ
うに表される。 Ｖｉｎ（ｍａｘ）＝Ｖｉｎ（ｍｉｎ）＋Ｖｉｎ ＝０．８５＋０．５＝１．３５ （１９） そこで、式（１４）に式（１９）の値を代入すれば、ト
ランジスタ７３の最低ベース電位は、以下の値になる。 さらに、式（１５）に式（１８）、（１９）の値を代入
すれば、出力電圧範囲ΔＶ０は以下の値になる。 ΔＶ０＝１．８−（１．３５−０．７＋０．１５＋０．７−０．７＋０．１５） ＝０．８５ （２１） つまり、０．８５Ｖｐ−ｐとなり、最大でも電源電圧Ｖ
ｃｃのおおよそ４７％程度しか出力電圧範囲がとれない
ことになる。
流源トランジスタ５３３と９１１が飽和しない条件は、
以下の式で表される。 Ｖｉｎ（ｍｉｎ）≧ＶCE(sat)Q533＋ＶBEQ531 （１１ａ） Ｖｉｎ（ｍｉｎ）≧ＶCE(sat)Q911＋ＶBEQ71 （１１ｂ） したがって、最も低い入力電圧Ｖｉｎ（ｍｉｎ）は式
（１１ａ）または式（１１ｂ）から、以下の式で表され
る。但し、トランジスタのベース−エミッタ間電圧ＶBE
は、ほぼ一定と考えられるため、式（１１ａ）と（１１
ｂ）は同等とみなしている。 Ｖｉｎ（ｍｉｎ）≧ＶCE(sat)Q533＋ＶBEQ531 （１２） 次に、Ｖｉｎが最も高くなったとき、トランジスタ７１
が飽和しない条件は、以下の式で表される。 ＶLO≧Ｖｉｎ（ｍａｘ）−ＶBEQ71 ＋ＶCE(sat)Q71＋ＶBEQ73 （１３） したがって、トランジスタ７３の最低ベース電位は式
（１３）から、以下の式で表される。 ＶLO＝Ｖｉｎ（ｍａｘ）−ＶBEQ71 ＋ＶCE(sat)Q71＋ＶBEQ73 （１４） さらに、電源電圧をＶｃｃとすれば、出力電圧範囲ΔＶ
０は、以下の式で表される。 ΔＶ０＝Ｖｃｃ−（ＶLO−ＶBEQ73 ＋ＶCE(sat)Q73） ＝Ｖｃｃ−（Ｖｉｎ（ｍａｘ）−ＶBEQ71 ＋ＶCE(sat)Q71＋ＶBEQ73 −ＶBEQ73 ＋ＶCE(sat)Q73） （１５） 一方、線型出力電圧範囲が最大となるよう出力信号の直
流電位が式（１５）で与えられる出力電圧範囲ΔVoの中
心となるよう設定することが、減電圧時や温度変化によ
るトランジスタの飽和を防止するためにも望ましい。こ
のことから、以下の２つの関係式が成り立つ。 （ΔＶ０／２）＝Ｉ０・Ｒｃ （１６） ＣＧ＝（２／π）・（１／ＲＦＢ２）・（ΔＶ０／２Ｉ０） （１７） ここで、電源電圧Ｖｃｃを１．８Ｖ、入力電圧Ｖｉｎを
０．５Ｖｐ−ｐ、トランジスタのベースエミッタ間電圧
ＶBEとコレクタ−エミッタ間飽和電圧ＶCE(sat)は各々
０．７Ｖ、０．１５Ｖで一定と考えると、まず、式（１
２）から、入力電圧の最小値Ｖｉｎ（ｍｉｎ）は、以下
の式で表される。 Ｖｉｎ（ｍｉｎ）＝０．１５＋０．７＝０．８５ （１８） また、入力電圧の最大値Ｖｉｎ（ｍａｘ）は、以下のよ
うに表される。 Ｖｉｎ（ｍａｘ）＝Ｖｉｎ（ｍｉｎ）＋Ｖｉｎ ＝０．８５＋０．５＝１．３５ （１９） そこで、式（１４）に式（１９）の値を代入すれば、ト
ランジスタ７３の最低ベース電位は、以下の値になる。 さらに、式（１５）に式（１８）、（１９）の値を代入
すれば、出力電圧範囲ΔＶ０は以下の値になる。 ΔＶ０＝１．８−（１．３５−０．７＋０．１５＋０．７−０．７＋０．１５） ＝０．８５ （２１） つまり、０．８５Ｖｐ−ｐとなり、最大でも電源電圧Ｖ
ｃｃのおおよそ４７％程度しか出力電圧範囲がとれない
ことになる。
【００４１】さらに、ＲＦＢ２を２０００Ω、Ｉ０を
０．４５ｍＡとすると、変換利得ＣＧは式（１７）か
ら、おおよそ０．３００（倍）程度しかとれない。
０．４５ｍＡとすると、変換利得ＣＧは式（１７）か
ら、おおよそ０．３００（倍）程度しかとれない。
【００４２】本発明は、かかる事情に鑑みてなされたも
のであり、その目的とするところは、ミキサ回路や可変
利得増幅回路に適用した場合に、低電圧動作時であって
も電圧利得が高くとれる低歪差動増幅回路を提供するこ
とにある。
のであり、その目的とするところは、ミキサ回路や可変
利得増幅回路に適用した場合に、低電圧動作時であって
も電圧利得が高くとれる低歪差動増幅回路を提供するこ
とにある。
【００４３】本発明の他の目的は、低電圧動作させない
場合に３入力ミキサ回路に適用できる低歪差動増幅回路
を提供することにある。
場合に３入力ミキサ回路に適用できる低歪差動増幅回路
を提供することにある。
【００４４】
【課題を解決するための手段】本発明の差動増幅回路
は、（ａ）第１および第２の入力端子と、（ｂ）前記第
１および第２の各入力端子に負入力が各々接続された第
１および第２の演算増幅器と、（ｃ）前記第１および第
２の演算増幅器の各出力にベースが各々接続された第１
および第２のトランジスタと、（ｄ）前記第１および第
２のトランジスタの各エミッタと接地端子との間に各々
接続された第１および第２の定電流源と、（ｅ）前記第
１および第２のトランジスタの各コレクタと電源端子と
の間に各々接続された第３および第４の定電流源と、
（ｆ）前記第１と第２のトランジスタのコレクタ間に接
続された第１の抵抗器と、（ｇ）第１および第２のトラ
ンジスタの各エミッタにエミッタが各々接続されるとと
もに、ベースが互いに共通接続された少なくとも１組の
トランジスタ対とを備え、前記第１および第２のトラン
ジスタのコレクタが各々前記第１および第２の演算増幅
器の正入力に接続され、前記少なくとも１組のトランジ
スタ対の共通接続されたベースは所定の信号を入力する
入力端子に接続され、前記少なくとも１組のトランジス
タ対のコレクタは各々少なくとも１組の出力端子を形成
し、前記第１と第２の入力端子間に印可される入力電圧
に応じて、前記少なくとも１組の出力端子から少なくと
も１組の出力電流を出力する構成である。
は、（ａ）第１および第２の入力端子と、（ｂ）前記第
１および第２の各入力端子に負入力が各々接続された第
１および第２の演算増幅器と、（ｃ）前記第１および第
２の演算増幅器の各出力にベースが各々接続された第１
および第２のトランジスタと、（ｄ）前記第１および第
２のトランジスタの各エミッタと接地端子との間に各々
接続された第１および第２の定電流源と、（ｅ）前記第
１および第２のトランジスタの各コレクタと電源端子と
の間に各々接続された第３および第４の定電流源と、
（ｆ）前記第１と第２のトランジスタのコレクタ間に接
続された第１の抵抗器と、（ｇ）第１および第２のトラ
ンジスタの各エミッタにエミッタが各々接続されるとと
もに、ベースが互いに共通接続された少なくとも１組の
トランジスタ対とを備え、前記第１および第２のトラン
ジスタのコレクタが各々前記第１および第２の演算増幅
器の正入力に接続され、前記少なくとも１組のトランジ
スタ対の共通接続されたベースは所定の信号を入力する
入力端子に接続され、前記少なくとも１組のトランジス
タ対のコレクタは各々少なくとも１組の出力端子を形成
し、前記第１と第２の入力端子間に印可される入力電圧
に応じて、前記少なくとも１組の出力端子から少なくと
も１組の出力電流を出力する構成である。
【００４５】また、本発明のミキサ回路は、（ａ）第１
および第２の入力端子と、（ｂ）前記第１および第２の
各入力端子に負入力が各々接続された第１および第２の
演算増幅器と、（ｃ）前記第１および第２の演算増幅器
の各出力にベースが各々接続された第１および第２のト
ランジスタと、（ｄ）前記第１および第２のトランジス
タの各エミッタと接地端子との間に各々接続された第１
および第２の定電流源と、（ｅ）前記第１および第２の
トランジスタの各コレクタと電源端子との間に各々接続
された第３および第４の定電流源と、（ｆ）前記第１と
第２のトランジスタのコレクタ間に接続された第１の抵
抗器と、（ｇ）前記第１および第２のトランジスタの各
エミッタにエミッタが各々接続されるとともに、ベース
が互いに共通接続された第３のトランジスタと第４のト
ランジスタと、（ｈ）ベースが互いに共通接続された第
５のトランジスタと、第６のトランジスタとを備え、前
記第１および第２のトランジスタのコレクタが各々前記
第１および第２の演算増幅器の正入力に接続され、前記
第３のトランジスタと前記第４のトランジスタの共通接
続されたベースは所定の信号を入力する入力端子に接続
され、前記第５のトランジスタと前記第６のトランジス
タの共通接続されたベースは、前記第３、第４のトラン
ジスタの共通接続されたベースとともに、１組の局部発
振信号入力端子に各々接続され、前記第３、第４のトラ
ンジスタの各コレクタは、前記第６のトランジスタと前
記第５のトランジスタのコレクタに各々接続されるとと
もに、第１および第２の負荷抵抗器を介して、電源端子
に接続された構成である。
および第２の入力端子と、（ｂ）前記第１および第２の
各入力端子に負入力が各々接続された第１および第２の
演算増幅器と、（ｃ）前記第１および第２の演算増幅器
の各出力にベースが各々接続された第１および第２のト
ランジスタと、（ｄ）前記第１および第２のトランジス
タの各エミッタと接地端子との間に各々接続された第１
および第２の定電流源と、（ｅ）前記第１および第２の
トランジスタの各コレクタと電源端子との間に各々接続
された第３および第４の定電流源と、（ｆ）前記第１と
第２のトランジスタのコレクタ間に接続された第１の抵
抗器と、（ｇ）前記第１および第２のトランジスタの各
エミッタにエミッタが各々接続されるとともに、ベース
が互いに共通接続された第３のトランジスタと第４のト
ランジスタと、（ｈ）ベースが互いに共通接続された第
５のトランジスタと、第６のトランジスタとを備え、前
記第１および第２のトランジスタのコレクタが各々前記
第１および第２の演算増幅器の正入力に接続され、前記
第３のトランジスタと前記第４のトランジスタの共通接
続されたベースは所定の信号を入力する入力端子に接続
され、前記第５のトランジスタと前記第６のトランジス
タの共通接続されたベースは、前記第３、第４のトラン
ジスタの共通接続されたベースとともに、１組の局部発
振信号入力端子に各々接続され、前記第３、第４のトラ
ンジスタの各コレクタは、前記第６のトランジスタと前
記第５のトランジスタのコレクタに各々接続されるとと
もに、第１および第２の負荷抵抗器を介して、電源端子
に接続された構成である。
【００４６】さらに、本発明のミキサ回路は、ベースが
互いに共通接続された第７のトランジスタと、第８トラ
ンジスタと、ベースが互いに共通接続された第９のトラ
ンジスタと、第１０のトランジスタとを備え、前記第７
および第８のトランジスタの共通接続されたベースと前
記第９および第１０のトランジスタの共通接続されたベ
ースは、各々１組の第２局部発振信号入力端子に接続さ
れ、前記第７および第８のトランジスタの各コレクタ
は、前記第１０および第９のトランジスタの各々のコレ
クタに接続されるとともに、前記第１および第２の負荷
抵抗器を介して、電源端子に接続され、前記第７のトラ
ンジスタと前記第９のトランジスタのエミッタは互いに
共通接続されるとともに、前記第５のトランジスタのコ
レクタに接続され、前記第８のトランジスタと前記第１
０のトランジスタのエミッタは互いに共通接続されると
ともに、前記第６のトランジスタのコレクタに接続さ
れ、前記第７および第８のトランジスタのコレクタは出
力端子に接続され、前記第１の入力端子と前記第２の入
力端子の間に入力される入力電圧と１組の局部発振信号
入力端子から入力される局部発振信号と１組の第２局部
発振信号入力端子から入力される第２局部発振信号に応
じて、前記出力端子からミキシングされた出力電圧を出
力する構成である。
互いに共通接続された第７のトランジスタと、第８トラ
ンジスタと、ベースが互いに共通接続された第９のトラ
ンジスタと、第１０のトランジスタとを備え、前記第７
および第８のトランジスタの共通接続されたベースと前
記第９および第１０のトランジスタの共通接続されたベ
ースは、各々１組の第２局部発振信号入力端子に接続さ
れ、前記第７および第８のトランジスタの各コレクタ
は、前記第１０および第９のトランジスタの各々のコレ
クタに接続されるとともに、前記第１および第２の負荷
抵抗器を介して、電源端子に接続され、前記第７のトラ
ンジスタと前記第９のトランジスタのエミッタは互いに
共通接続されるとともに、前記第５のトランジスタのコ
レクタに接続され、前記第８のトランジスタと前記第１
０のトランジスタのエミッタは互いに共通接続されると
ともに、前記第６のトランジスタのコレクタに接続さ
れ、前記第７および第８のトランジスタのコレクタは出
力端子に接続され、前記第１の入力端子と前記第２の入
力端子の間に入力される入力電圧と１組の局部発振信号
入力端子から入力される局部発振信号と１組の第２局部
発振信号入力端子から入力される第２局部発振信号に応
じて、前記出力端子からミキシングされた出力電圧を出
力する構成である。
【００４７】またさらに、本発明の可変利得増幅回路
は、（ａ）第１および第２の入力端子と、（ｂ）前記第
１および第２の各入力端子に負入力が各々接続された第
１および第２の演算増幅器と、（ｃ）前記第１および第
２の演算増幅器の各出力にベースが各々接続された第１
および第２のトランジスタと、（ｄ）前記第１および第
２のトランジスタの各エミッタと接地端子との間に各々
接続された第１および第２の定電流源と、（ｅ）前記第
１および第２のトランジスタの各コレクタと電源端子と
の間に各々接続された第３および第４の定電流源と、
（ｆ）前記第１と第２のトランジスタのコレクタ間に接
続された第１の抵抗器と、（ｇ）前記第１および第２の
トランジスタの各エミッタにエミッタが各々接続される
とともに、ベースが互いに共通接続された第３のトラン
ジスタと第４のトランジスタと、（ｈ）ベースが互いに
共通接続された第５のトランジスタと、第６のトランジ
スタとを備え、前記第１および第２のトランジスタのコ
レクタが各々前記第１および第２の演算増幅器の正入力
に接続され、前記第３のトランジスタと前記第４のトラ
ンジスタの共通接続されたベースは所定の信号を入力す
る入力端子に接続され、前記第５のトランジスタと前記
第６のトランジスタの共通接続されたベースは、前記第
３、第４のトランジスタの共通接続されたベースととも
に、１組の利得制御信号入力端子に接続され、前記第５
のトランジスタのコレクタに前記第１の負荷抵抗器を介
して前記電源端子に接続されるとともに、第１の出力端
子に接続され、前記第６のトランジスタのコレクタに前
記第２の負荷抵抗器を介して前記電源端子に接続される
とともに、第２の出力端子に接続され、さらに、前記第
３、第４のトランジスタの各コレクタは、前記電源端子
に各々接続され、前記第１の入力端子と前記第２の入力
端子の間に入力される入力電圧を、前記１組の利得制御
信号入力端子に入力される利得制御信号に応じて、増幅
し、前記出力端子から利得制御された出力電圧を出力す
る構成である。
は、（ａ）第１および第２の入力端子と、（ｂ）前記第
１および第２の各入力端子に負入力が各々接続された第
１および第２の演算増幅器と、（ｃ）前記第１および第
２の演算増幅器の各出力にベースが各々接続された第１
および第２のトランジスタと、（ｄ）前記第１および第
２のトランジスタの各エミッタと接地端子との間に各々
接続された第１および第２の定電流源と、（ｅ）前記第
１および第２のトランジスタの各コレクタと電源端子と
の間に各々接続された第３および第４の定電流源と、
（ｆ）前記第１と第２のトランジスタのコレクタ間に接
続された第１の抵抗器と、（ｇ）前記第１および第２の
トランジスタの各エミッタにエミッタが各々接続される
とともに、ベースが互いに共通接続された第３のトラン
ジスタと第４のトランジスタと、（ｈ）ベースが互いに
共通接続された第５のトランジスタと、第６のトランジ
スタとを備え、前記第１および第２のトランジスタのコ
レクタが各々前記第１および第２の演算増幅器の正入力
に接続され、前記第３のトランジスタと前記第４のトラ
ンジスタの共通接続されたベースは所定の信号を入力す
る入力端子に接続され、前記第５のトランジスタと前記
第６のトランジスタの共通接続されたベースは、前記第
３、第４のトランジスタの共通接続されたベースととも
に、１組の利得制御信号入力端子に接続され、前記第５
のトランジスタのコレクタに前記第１の負荷抵抗器を介
して前記電源端子に接続されるとともに、第１の出力端
子に接続され、前記第６のトランジスタのコレクタに前
記第２の負荷抵抗器を介して前記電源端子に接続される
とともに、第２の出力端子に接続され、さらに、前記第
３、第４のトランジスタの各コレクタは、前記電源端子
に各々接続され、前記第１の入力端子と前記第２の入力
端子の間に入力される入力電圧を、前記１組の利得制御
信号入力端子に入力される利得制御信号に応じて、増幅
し、前記出力端子から利得制御された出力電圧を出力す
る構成である。
【００４８】
【発明の実施の形態】次に、本発明の実施の形態につい
て添付図面を参照して詳細に説明する。
て添付図面を参照して詳細に説明する。
【００４９】図１は、本発明の第１実施形態の差動増幅
回路を示す回路図である。
回路を示す回路図である。
【００５０】図１を参照すると、本発明の第１実施形態
の差動増幅回路は、入力端子（１、２）と、入力端子
（１、２）に負入力が各々接続された演算増幅器（３、
４）と、演算増幅器（３、４）の各出力にベースが各々
接続されたトランジスタ（２１、２２）と、トランジス
タ（２１、２２）の各エミッタと接地端子（電位：０）
８との間に各々接続された定電流源（４１，４２）と、
トランジスタ（２１、２２）の各コレクタと電源端子
（電圧：Ｖｃｃ）７との間に各々接続された定電流源
（４３、４４）と、トランジスタ（２１、２２）のコレ
クタ間に接続された抵抗器（抵抗値：ＲＦＢ）３１と、
トランジスタ（２１、２２）の各エミッタにエミッタが
各々接続されるとともに、ベースが互いに共通接続され
たトランジスタ（２３、２４）と、トランジスタ（２
３、２４）の各コレクタと電源端子７の間に各々接続さ
れる負荷抵抗器（３２、３３）とを備える。
の差動増幅回路は、入力端子（１、２）と、入力端子
（１、２）に負入力が各々接続された演算増幅器（３、
４）と、演算増幅器（３、４）の各出力にベースが各々
接続されたトランジスタ（２１、２２）と、トランジス
タ（２１、２２）の各エミッタと接地端子（電位：０）
８との間に各々接続された定電流源（４１，４２）と、
トランジスタ（２１、２２）の各コレクタと電源端子
（電圧：Ｖｃｃ）７との間に各々接続された定電流源
（４３、４４）と、トランジスタ（２１、２２）のコレ
クタ間に接続された抵抗器（抵抗値：ＲＦＢ）３１と、
トランジスタ（２１、２２）の各エミッタにエミッタが
各々接続されるとともに、ベースが互いに共通接続され
たトランジスタ（２３、２４）と、トランジスタ（２
３、２４）の各コレクタと電源端子７の間に各々接続さ
れる負荷抵抗器（３２、３３）とを備える。
【００５１】そして、トランジスタ（２１、２２）のコ
レクタが各々演算増幅器（３、４）の正入力に接続さ
れ、トランジスタ（２３、２４）の共通接続されたベー
スは所定のバイアス電圧を入力する入力端子１３に接続
され、トランジスタ（２３、２４）のコレクタは各々出
力端子（１１、１２）に接続され、入力端子１と入力端
子２の間に印可される入力電圧に応じて、出力端子（１
１、１２）から出力電圧を出力する。
レクタが各々演算増幅器（３、４）の正入力に接続さ
れ、トランジスタ（２３、２４）の共通接続されたベー
スは所定のバイアス電圧を入力する入力端子１３に接続
され、トランジスタ（２３、２４）のコレクタは各々出
力端子（１１、１２）に接続され、入力端子１と入力端
子２の間に印可される入力電圧に応じて、出力端子（１
１、１２）から出力電圧を出力する。
【００５２】次に、以上の構成を持つ本発明の第１の実
施の形態の差動増幅回路の動作について説明する。
施の形態の差動増幅回路の動作について説明する。
【００５３】すなわち、本発明の第１実施形態の差動増
幅回路は、一対の入力端子１と入力端子２の間に入力さ
れる入力電圧Ｖｉｎは、演算増幅器（３、４）により増
幅され、トランジスタ２１のベースとトランジスタ２２
のベースに各々入力される。
幅回路は、一対の入力端子１と入力端子２の間に入力さ
れる入力電圧Ｖｉｎは、演算増幅器（３、４）により増
幅され、トランジスタ２１のベースとトランジスタ２２
のベースに各々入力される。
【００５４】ここで、トランジスタ２１とトランジスタ
２３、トランジスタ２２とトランジスタ２４は各々抵抗
器３１を負荷抵抗とする差動増幅器を形成し、入力され
た信号が反転増幅されて、演算増幅器（３、４）の正入
力に帰還され一対のボルテージフォロアを構成する。つ
まり、入力端子（１、２）に入力された入力電圧Ｖｉｎ
は、抵抗器３１の両端に印可され、線型な電流が流れる
ことになる。
２３、トランジスタ２２とトランジスタ２４は各々抵抗
器３１を負荷抵抗とする差動増幅器を形成し、入力され
た信号が反転増幅されて、演算増幅器（３、４）の正入
力に帰還され一対のボルテージフォロアを構成する。つ
まり、入力端子（１、２）に入力された入力電圧Ｖｉｎ
は、抵抗器３１の両端に印可され、線型な電流が流れる
ことになる。
【００５５】図１の回路では、抵抗器３１の抵抗値をＲ
ＦＢとし、抵抗器３１に流れる電流をｉとおくと、以下
の式で表される。 ｉ＝（Ｖｉｎ／ＲＦＢ） （２２） 一方、演算増幅器３、４の正入力には電流が流れず、ま
た、トランジスタ２１、２２の各コレクタと電源端子７
との間に接続された定電流源４３、４４により、抵抗器
３１に流れる線型電流はトランジスタ２１、２２のエミ
ッタから出力されて、トランジスタ２３、２４のエミッ
タに正および負の電流として各々入力されることにな
る。さらに、トランジスタ２３、２４の電流増幅率が高
くベース電流が無視できるとすれば、エミッタ電流は、
コレクタ電流と等しくなり、式（２２）で表される線型
な電流が負荷抵抗器３２、３３に供給される。ここで、
式（２２）から明らかに、図１の差動増幅回路のトラン
スコンダクタンスＧｍは、以下の式で表される。 Ｇm＝（ｉ／Ｖｉｎ）＝（１／ＲＦＢ） （２３） さらに、トランジスタ２３、２４の各コレクタと電源端
子７の間に挿入される負荷抵抗器３２、３３により電圧
に変換されて、出力端子１１、１２に出力される。負荷
抵抗器３２、３３の抵抗値をＲｃとすれば、電圧利得Ｇ
は、式（２３）を用いて、以下の式で表される。 Ｇ＝Ｇｍ・Ｒｃ＝（Ｒｃ／ＲＦＢ） （２４） ところで、図１の差動増幅回路の線型入力電圧範囲ＩＤ
Ｒ(Input Dynamic Range)は、定電流源４１、４２の電
流値を各々２Ｉ０、定電流源４３、４４の電流をＩ０と
おくと、以下の式で表される。 ＩＤＲ＝Ｉ０・ＲＦＢ （２５） したがって、本発明の第１の実施の形態の差動増幅回路
についても、従来例の差動増幅回路の場合と同様に、差
動対入力トランジスタ２１、２２の非線型性の影響を受
けることなく、入力電圧Ｖｉｎに応じた線型出力電圧Vo
が得られることになる。
ＦＢとし、抵抗器３１に流れる電流をｉとおくと、以下
の式で表される。 ｉ＝（Ｖｉｎ／ＲＦＢ） （２２） 一方、演算増幅器３、４の正入力には電流が流れず、ま
た、トランジスタ２１、２２の各コレクタと電源端子７
との間に接続された定電流源４３、４４により、抵抗器
３１に流れる線型電流はトランジスタ２１、２２のエミ
ッタから出力されて、トランジスタ２３、２４のエミッ
タに正および負の電流として各々入力されることにな
る。さらに、トランジスタ２３、２４の電流増幅率が高
くベース電流が無視できるとすれば、エミッタ電流は、
コレクタ電流と等しくなり、式（２２）で表される線型
な電流が負荷抵抗器３２、３３に供給される。ここで、
式（２２）から明らかに、図１の差動増幅回路のトラン
スコンダクタンスＧｍは、以下の式で表される。 Ｇm＝（ｉ／Ｖｉｎ）＝（１／ＲＦＢ） （２３） さらに、トランジスタ２３、２４の各コレクタと電源端
子７の間に挿入される負荷抵抗器３２、３３により電圧
に変換されて、出力端子１１、１２に出力される。負荷
抵抗器３２、３３の抵抗値をＲｃとすれば、電圧利得Ｇ
は、式（２３）を用いて、以下の式で表される。 Ｇ＝Ｇｍ・Ｒｃ＝（Ｒｃ／ＲＦＢ） （２４） ところで、図１の差動増幅回路の線型入力電圧範囲ＩＤ
Ｒ(Input Dynamic Range)は、定電流源４１、４２の電
流値を各々２Ｉ０、定電流源４３、４４の電流をＩ０と
おくと、以下の式で表される。 ＩＤＲ＝Ｉ０・ＲＦＢ （２５） したがって、本発明の第１の実施の形態の差動増幅回路
についても、従来例の差動増幅回路の場合と同様に、差
動対入力トランジスタ２１、２２の非線型性の影響を受
けることなく、入力電圧Ｖｉｎに応じた線型出力電圧Vo
が得られることになる。
【００５６】図２に、図１に示した本発明の第１の実施
の形態の差動増幅回路の入力電圧（Ｖｉｎ）−トランス
コンダクタンス（Ｇｍ）および出力電流（ｉｏ，ｉｏ
ｂ）の一例を示す。
の形態の差動増幅回路の入力電圧（Ｖｉｎ）−トランス
コンダクタンス（Ｇｍ）および出力電流（ｉｏ，ｉｏ
ｂ）の一例を示す。
【００５７】図２に示す例では、抵抗器３１の抵抗値Ｒ
ＦＢを２０００Ωとし、定電流源４１、４２の電流を２
Ｉ０、定電流源４３、４４の電流をＩ０とし、Ｉ０を
０．４５ｍＡとしている。
ＦＢを２０００Ωとし、定電流源４１、４２の電流を２
Ｉ０、定電流源４３、４４の電流をＩ０とし、Ｉ０を
０．４５ｍＡとしている。
【００５８】図３の回路図は、本発明の第１実施形態の
差動増幅回路の具体的な構成と各ノードの電位を示して
いる。また、差動増幅回路の対称性から、半回路のみの
回路としてある。
差動増幅回路の具体的な構成と各ノードの電位を示して
いる。また、差動増幅回路の対称性から、半回路のみの
回路としてある。
【００５９】ここで、トランジスタ３０２のベース、ト
ランジスタ３０１のベース、コレクタが各々演算増幅器
３の正入力、負入力、出力となっており、さらに、トラ
ンジスタ２１、２３による差動対とトランジスタ２２，
２４による差動対とからなるボルテージフォロアを構成
している。このため、入力端子１の電位をＶｉｎとする
と、トランジスタ３０２のベース電位はＶｉｎ、トラン
ジスタ２３のエミッタ電位はＶLO−ＶBEQ23であり、し
たがって、トランジスタ２１のベース電位は（ＶLO−Ｖ
BEQ23＋ＶBEQ21）となる。
ランジスタ３０１のベース、コレクタが各々演算増幅器
３の正入力、負入力、出力となっており、さらに、トラ
ンジスタ２１、２３による差動対とトランジスタ２２，
２４による差動対とからなるボルテージフォロアを構成
している。このため、入力端子１の電位をＶｉｎとする
と、トランジスタ３０２のベース電位はＶｉｎ、トラン
ジスタ２３のエミッタ電位はＶLO−ＶBEQ23であり、し
たがって、トランジスタ２１のベース電位は（ＶLO−Ｖ
BEQ23＋ＶBEQ21）となる。
【００６０】また、トランジスタのベース−エミッタ間
電圧ＶBEは、ほぼ一定と考えられるため、結局、トラン
ジスタ２１のベース電位はＶLOに等しくなる。つまり、
トランジスタ２１のコレクタ電位がＶｉｎ、トランジス
タ３０１のコレクタ電位がＶLO、また、トランジスタ２
１のベース電位がＶLO、トランジスタ３０１のベース電
位がＶｉｎであり、対称性から、入力電圧Ｖｉｎとバイ
アス電圧ＶLOはほぼ同電位とすることが好ましい。
電圧ＶBEは、ほぼ一定と考えられるため、結局、トラン
ジスタ２１のベース電位はＶLOに等しくなる。つまり、
トランジスタ２１のコレクタ電位がＶｉｎ、トランジス
タ３０１のコレクタ電位がＶLO、また、トランジスタ２
１のベース電位がＶLO、トランジスタ３０１のベース電
位がＶｉｎであり、対称性から、入力電圧Ｖｉｎとバイ
アス電圧ＶLOはほぼ同電位とすることが好ましい。
【００６１】このことから、本発明の第１の実施の形態
の差動増幅回路は、第２の従来例の差動増幅回路と同程
度の低電圧で動作させることが可能である。
の差動増幅回路は、第２の従来例の差動増幅回路と同程
度の低電圧で動作させることが可能である。
【００６２】次に、本発明の第２の実施の形態について
説明する。
説明する。
【００６３】図４は、本発明の第２の実施形態として、
差動増幅回路をミキサ回路に適用した例を示す回路図で
ある。
差動増幅回路をミキサ回路に適用した例を示す回路図で
ある。
【００６４】図４を参照すると、本発明の第２の実施の
形態の差動増幅回路を適用したミキサ回路は、本発明の
第１の実施の形態の差動増幅回路に加えて、ベースが互
いに共通接続されたトランジスタ２５、２６とを備えて
いる。
形態の差動増幅回路を適用したミキサ回路は、本発明の
第１の実施の形態の差動増幅回路に加えて、ベースが互
いに共通接続されたトランジスタ２５、２６とを備えて
いる。
【００６５】さらに、トランジスタ２３、２４の共通接
続されたベースとトランジスタ２５、２６の共通接続さ
れたベースは各々１組の局部発振信号入力端子１３、１
４に接続され、トランジスタ２３、２４の各コレクタは
各々トランジスタ２６、２５のコレクタに接続されると
ともに、負荷抵抗器３２、３３を介して、電源端子７に
接続されている。また、トランジスタ２３、２４のコレ
クタは出力端子１１、１２に接続され、入力端子１と２
の間に入力される入力電圧と１組の局部発振信号入力端
子１３、１４から入力される局部発振信号に応じて、出
力端子１１、１２からミキシングされた出力電圧を出力
する。
続されたベースとトランジスタ２５、２６の共通接続さ
れたベースは各々１組の局部発振信号入力端子１３、１
４に接続され、トランジスタ２３、２４の各コレクタは
各々トランジスタ２６、２５のコレクタに接続されると
ともに、負荷抵抗器３２、３３を介して、電源端子７に
接続されている。また、トランジスタ２３、２４のコレ
クタは出力端子１１、１２に接続され、入力端子１と２
の間に入力される入力電圧と１組の局部発振信号入力端
子１３、１４から入力される局部発振信号に応じて、出
力端子１１、１２からミキシングされた出力電圧を出力
する。
【００６６】次に、以上の構成を持つ本発明の第２の実
施の形態の差動増幅回路を適用したミキサ回路の動作に
ついて説明する。
施の形態の差動増幅回路を適用したミキサ回路の動作に
ついて説明する。
【００６７】すなわち、本発明の第２の実施の形態の差
動増幅回路を適用したミキサ回路は、一対の入力端子１
と２の間に入力される入力電圧Ｖｉｎによって、トラン
ジスタ２１、２２の各エミッタに正および負の線型な電
流が流れる点は、本発明の第１の実施の形態の差動増幅
回路の場合と同様である。
動増幅回路を適用したミキサ回路は、一対の入力端子１
と２の間に入力される入力電圧Ｖｉｎによって、トラン
ジスタ２１、２２の各エミッタに正および負の線型な電
流が流れる点は、本発明の第１の実施の形態の差動増幅
回路の場合と同様である。
【００６８】また、トランジスタ２１、２２のエミッタ
から出力される信号電流ｉ、トランスコンダクタンスＧ
ｍ、線型入力電圧範囲ＩＤＲが、各々式（２２）、（２
３）、（２５）で表されることも本発明の第１の実施の
形態の差動増幅回路と同様である。
から出力される信号電流ｉ、トランスコンダクタンスＧ
ｍ、線型入力電圧範囲ＩＤＲが、各々式（２２）、（２
３）、（２５）で表されることも本発明の第１の実施の
形態の差動増幅回路と同様である。
【００６９】また、変換利得ＣＧは、第２の従来例の差
動増幅回路をミキサ回路に適用した場合と同様にして、
式（２４）から、以下の式で表される。 ＣＧ＝（２／π）・（Ｒｃ／ＲＦＢ） （２６） ここで、式（２６）から、変換利得ＣＧを大きくとるに
は、負荷抵抗器３２、３３の抵抗値Ｒｃを大きくする必
要がある。このため、トランジスタ２３（または２４、
２５、２６）のベース電位は低い方が良いことが分か
る。したがって、トランジスタ２３（または２４、２
５、２６）の最低ベース電位を求める。
動増幅回路をミキサ回路に適用した場合と同様にして、
式（２４）から、以下の式で表される。 ＣＧ＝（２／π）・（Ｒｃ／ＲＦＢ） （２６） ここで、式（２６）から、変換利得ＣＧを大きくとるに
は、負荷抵抗器３２、３３の抵抗値Ｒｃを大きくする必
要がある。このため、トランジスタ２３（または２４、
２５、２６）のベース電位は低い方が良いことが分か
る。したがって、トランジスタ２３（または２４、２
５、２６）の最低ベース電位を求める。
【００７０】図５の回路図は、本発明の第２の実施の形
態の差動増幅回路を適用したミキサ回路の具体的な構成
と各ノードの電位を示している。また、差動増幅回路の
対称性から、半回路のみの回路としてある。さらに、簡
単のために定電流源トランジスタのエミッタ抵抗器にお
いて生じる電位降下は無視してある。
態の差動増幅回路を適用したミキサ回路の具体的な構成
と各ノードの電位を示している。また、差動増幅回路の
対称性から、半回路のみの回路としてある。さらに、簡
単のために定電流源トランジスタのエミッタ抵抗器にお
いて生じる電位降下は無視してある。
【００７１】まず、Ｖｉｎが最も低くなったとき、定電
流源トランジスタ３０３が飽和しない条件は、以下の式
で表される。 Ｖｉｎ（ｍｉｎ）≧ＶCE(sat)Q303＋ＶBEQ301 （２７） したがって、最も低い入力電圧Ｖｉｎ（ｍｉｎ）は式
（２７）から、以下の式で表される。 Ｖｉｎ（ｍｉｎ）＝ＶCE(sat)Q303＋ＶBEQ301 （２８） 次に、Ｖｉｎが最も高くなったとき、トランジスタ３０
１が飽和しない条件は、以下の式で表される。 ＶLO≧Ｖｉｎ（ｍａｘ）−ＶBEQ301 ＋ＶCE(sat)Q301 （２９） しかし、トランジスタ２３のベース電位が低くなると、
定電流源トランジスタ４１１が飽和する恐れがあり、ト
ランジスタ４１１が飽和しない条件は、以下の式で表さ
れる。 ＶLO≧ＶCE(sat)Q411＋ＶBEQ23 （３０） したがって、トランジスタ２３のベース電位が最も低く
なるのは、式（２９）と（３０）から、以下の２つの式
で表される電位のどちらか高い方となる。 ＶLO＝Ｖｉｎ（ｍａｘ）−ＶBEQ301 ＋ＶCE(sat)Q301 （３１ａ） ＶLO＝ＶCE(sat)Q411＋ＶBEQ23 （３１ｂ） さらに、電源電圧をＶｃｃとすれば、出力振幅Ｖ０のと
りうる範囲は、以下の２つの式の一方で表される。 ΔＶ０＝Ｖｃｃ−（ＶLO−ＶBEQ23 ＋ＶCE(sat)Q23） ＝Ｖｃｃ−（Ｖｉｎ（ｍａｘ）−ＶBEQ301 ＋ＶCE(sat)Q301−ＶBEQ23 ＋ ＶCE(sat)Q23） （３２ａ） ΔＶ０＝Ｖｃｃ−（ＶLO−ＶBEQ23 ＋ＶCE(sat)Q23） ＝Ｖｃｃ−（ＶCE(sat)Q411−ＶBEQ23 −ＶBEQ23 ＋ＶCE(sat)Q23） （ ３２ｂ） 一方、線型出力電圧範囲が最大となるよう出力信号の直
流電位が式（３２ａ）または（３２ｂ）で与えられる出
力電圧範囲ΔＶ０の中心となるよう設定することが、減
電圧時や温度変化によるトランジスタの飽和を防止する
ためにも望ましい。このことから、以下の２つの関係式
が成り立つ。 (ΔＶ０／２）＝Ｉ０・Ｒｃ （３３） ＣＧ＝（２／π）・（１／ＲＦＢ）・（ΔＶ０／２Ｉ０） （３４） ここで、電源電圧Ｖｃｃを１．８Ｖ、入力電圧Ｖｉｎを
０．５Ｖｐ−ｐ、トランジスタのベースエミッタ間電圧
ＶBEとコレクタ−エミッタ間飽和電圧ＶCE(sat)は各々
０．７Ｖ、０．１５Ｖで一定と考えると、まず、式（２
８）から、入力電圧の最小値Ｖｉｎ（ｍｉｎ）は、以下
の式で表される。 Ｖｉｎ（ｍｉｎ）＝０．１５＋０．７＝０．８５ （３５） また、入力電圧の最大値Ｖｉｎ（ｍａｘ）は、以下のよ
うに表される。 Ｖｉｎ（ｍａｘ）＝Ｖｉｎ（ｍｉｎ）＋Ｖｉｎ ＝０．８５＋０．５＝１．３５ （３６） 式（３１ａ）に式（３６）の結果を代入すると、以下の
ようになる。 ＶLO＝１．３５−０．７＋０．１５＝０．８ （３７） さらに、式（３１ｂ）は、以下のようになる。 ＶLO＝０．１５＋０．７＝０．８５ （３８） 式（３７）と（３８）を比べると式（３８）の方が高い
電位となっているため、トランジスタ２３の最低ベース
電位は、０．８５Ｖとなる。したがって、式（３２ｂ）
に式（３８）の値を代入すれば、出力電圧範囲ΔVoは以
下の値になる。 ΔＶ０＝１．８−（０．８５−０．７＋０．１５）＝１．５ （３９） つまり、１．５Ｖｐ−ｐとなり、電源電圧Ｖｃｃのおお
よそ８３％の出力電圧範囲をとることが可能となる。
流源トランジスタ３０３が飽和しない条件は、以下の式
で表される。 Ｖｉｎ（ｍｉｎ）≧ＶCE(sat)Q303＋ＶBEQ301 （２７） したがって、最も低い入力電圧Ｖｉｎ（ｍｉｎ）は式
（２７）から、以下の式で表される。 Ｖｉｎ（ｍｉｎ）＝ＶCE(sat)Q303＋ＶBEQ301 （２８） 次に、Ｖｉｎが最も高くなったとき、トランジスタ３０
１が飽和しない条件は、以下の式で表される。 ＶLO≧Ｖｉｎ（ｍａｘ）−ＶBEQ301 ＋ＶCE(sat)Q301 （２９） しかし、トランジスタ２３のベース電位が低くなると、
定電流源トランジスタ４１１が飽和する恐れがあり、ト
ランジスタ４１１が飽和しない条件は、以下の式で表さ
れる。 ＶLO≧ＶCE(sat)Q411＋ＶBEQ23 （３０） したがって、トランジスタ２３のベース電位が最も低く
なるのは、式（２９）と（３０）から、以下の２つの式
で表される電位のどちらか高い方となる。 ＶLO＝Ｖｉｎ（ｍａｘ）−ＶBEQ301 ＋ＶCE(sat)Q301 （３１ａ） ＶLO＝ＶCE(sat)Q411＋ＶBEQ23 （３１ｂ） さらに、電源電圧をＶｃｃとすれば、出力振幅Ｖ０のと
りうる範囲は、以下の２つの式の一方で表される。 ΔＶ０＝Ｖｃｃ−（ＶLO−ＶBEQ23 ＋ＶCE(sat)Q23） ＝Ｖｃｃ−（Ｖｉｎ（ｍａｘ）−ＶBEQ301 ＋ＶCE(sat)Q301−ＶBEQ23 ＋ ＶCE(sat)Q23） （３２ａ） ΔＶ０＝Ｖｃｃ−（ＶLO−ＶBEQ23 ＋ＶCE(sat)Q23） ＝Ｖｃｃ−（ＶCE(sat)Q411−ＶBEQ23 −ＶBEQ23 ＋ＶCE(sat)Q23） （ ３２ｂ） 一方、線型出力電圧範囲が最大となるよう出力信号の直
流電位が式（３２ａ）または（３２ｂ）で与えられる出
力電圧範囲ΔＶ０の中心となるよう設定することが、減
電圧時や温度変化によるトランジスタの飽和を防止する
ためにも望ましい。このことから、以下の２つの関係式
が成り立つ。 (ΔＶ０／２）＝Ｉ０・Ｒｃ （３３） ＣＧ＝（２／π）・（１／ＲＦＢ）・（ΔＶ０／２Ｉ０） （３４） ここで、電源電圧Ｖｃｃを１．８Ｖ、入力電圧Ｖｉｎを
０．５Ｖｐ−ｐ、トランジスタのベースエミッタ間電圧
ＶBEとコレクタ−エミッタ間飽和電圧ＶCE(sat)は各々
０．７Ｖ、０．１５Ｖで一定と考えると、まず、式（２
８）から、入力電圧の最小値Ｖｉｎ（ｍｉｎ）は、以下
の式で表される。 Ｖｉｎ（ｍｉｎ）＝０．１５＋０．７＝０．８５ （３５） また、入力電圧の最大値Ｖｉｎ（ｍａｘ）は、以下のよ
うに表される。 Ｖｉｎ（ｍａｘ）＝Ｖｉｎ（ｍｉｎ）＋Ｖｉｎ ＝０．８５＋０．５＝１．３５ （３６） 式（３１ａ）に式（３６）の結果を代入すると、以下の
ようになる。 ＶLO＝１．３５−０．７＋０．１５＝０．８ （３７） さらに、式（３１ｂ）は、以下のようになる。 ＶLO＝０．１５＋０．７＝０．８５ （３８） 式（３７）と（３８）を比べると式（３８）の方が高い
電位となっているため、トランジスタ２３の最低ベース
電位は、０．８５Ｖとなる。したがって、式（３２ｂ）
に式（３８）の値を代入すれば、出力電圧範囲ΔVoは以
下の値になる。 ΔＶ０＝１．８−（０．８５−０．７＋０．１５）＝１．５ （３９） つまり、１．５Ｖｐ−ｐとなり、電源電圧Ｖｃｃのおお
よそ８３％の出力電圧範囲をとることが可能となる。
【００７２】さらに、ＲFBを２０００Ω、Ｉ０を０．４
５ｍＡとすると、変換利得ＣＧは式（３４）から、おお
よそ０．５３０（倍）となる。
５ｍＡとすると、変換利得ＣＧは式（３４）から、おお
よそ０．５３０（倍）となる。
【００７３】このことから、本発明の第２の実施の形態
の差動増幅回路を適用したミキサ回路は、第２の従来例
の差動増幅回路をミキサ回路に適用した場合に比べて、
出力電圧範囲をおおよそ３６％程度広くすることが可能
であり、また、変換利得ＣＧをおおよそ１．７６倍高く
とることが可能である。
の差動増幅回路を適用したミキサ回路は、第２の従来例
の差動増幅回路をミキサ回路に適用した場合に比べて、
出力電圧範囲をおおよそ３６％程度広くすることが可能
であり、また、変換利得ＣＧをおおよそ１．７６倍高く
とることが可能である。
【００７４】次に、本発明の第３の実施の形態について
説明する。
説明する。
【００７５】図６は、本発明の第３の実施の形態とし
て、差動増幅回路を利得可変増幅回路に適用した例を示
す回路図である。
て、差動増幅回路を利得可変増幅回路に適用した例を示
す回路図である。
【００７６】図６を参照すると、本発明の第３の実施の
形態の差動増幅回路を適用した利得可変増幅回路は、第
２の実施の形態のミキサ回路におけるトランジスタ２
３、２４、２５、２６の各コレクタの接続を変更したも
のであり、１組の入力端子１３、１４には局部発振信号
にかえて利得制御信号を入力する。
形態の差動増幅回路を適用した利得可変増幅回路は、第
２の実施の形態のミキサ回路におけるトランジスタ２
３、２４、２５、２６の各コレクタの接続を変更したも
のであり、１組の入力端子１３、１４には局部発振信号
にかえて利得制御信号を入力する。
【００７７】また、トランジスタ２５、２６の各コレク
タは負荷抵抗器３２、３３を介して電源端子７に各々接
続されるとともに、出力端子１１、１２に各々接続され
ている。さらに、トランジスタ２３、２４の各コレクタ
は電源端子７に各々接続されている。
タは負荷抵抗器３２、３３を介して電源端子７に各々接
続されるとともに、出力端子１１、１２に各々接続され
ている。さらに、トランジスタ２３、２４の各コレクタ
は電源端子７に各々接続されている。
【００７８】次に、以上の構成を持つ本発明の第３の実
施の形態の差動増幅回路を適用した可変利得増幅回路の
動作について説明する。
施の形態の差動増幅回路を適用した可変利得増幅回路の
動作について説明する。
【００７９】ここで、本発明の第３の実施の形態の差動
増幅回路を適用した可変利得増幅回路は、一対の入力端
子１と２の間に入力される入力電圧Ｖｉｎによって、ト
ランジスタ２１、２２の各エミッタに正および負の線型
な電流が流れる点は、本発明の第１の実施の形態の差動
増幅回路または本発明の第２の実施の形態の差動増幅回
路を適用したミキサ回路の場合と同様である。
増幅回路を適用した可変利得増幅回路は、一対の入力端
子１と２の間に入力される入力電圧Ｖｉｎによって、ト
ランジスタ２１、２２の各エミッタに正および負の線型
な電流が流れる点は、本発明の第１の実施の形態の差動
増幅回路または本発明の第２の実施の形態の差動増幅回
路を適用したミキサ回路の場合と同様である。
【００８０】また、トランジスタ２１、２２のエミッタ
から出力される信号電流ｉ、トランスコンダクタンスＧ
ｍ、線型入力電圧範囲ＩＤＲが、各々式（２２）、（２
３）、（２５）で表されることも第１または第２の実施
の形態と同様である。また、利得Ｇは、入力端子１３と
１４の間に入力される利得制御信号をＶｄとすれば、以
下の式で表される。
から出力される信号電流ｉ、トランスコンダクタンスＧ
ｍ、線型入力電圧範囲ＩＤＲが、各々式（２２）、（２
３）、（２５）で表されることも第１または第２の実施
の形態と同様である。また、利得Ｇは、入力端子１３と
１４の間に入力される利得制御信号をＶｄとすれば、以
下の式で表される。
【００８１】
【数１】
【００８２】したがって、最大利得Ｇｍａｘは、式（４
０）から、以下の式で表される。
０）から、以下の式で表される。
【００８３】
【数２】
【００８４】ここで、式（４１）から、最大利得Ｇｍａ
ｘを高くとるには、負荷抵抗器３２、３３の抵抗値Ｒｃ
を大きくする必要がある。このため、第２の実施の形態
のミキサ回路の場合と同様にトランジスタ２３（または
２４、２５、２６）のベース電位は低い方が良いことが
分かる。
ｘを高くとるには、負荷抵抗器３２、３３の抵抗値Ｒｃ
を大きくする必要がある。このため、第２の実施の形態
のミキサ回路の場合と同様にトランジスタ２３（または
２４、２５、２６）のベース電位は低い方が良いことが
分かる。
【００８５】第３の実施の形態の可変利得増幅回路の場
合も、第２の実施の形態のミキサ回路と同様にして、ト
ランジスタ２３の最低ベース電位が求められ、電源電圧
Ｖｃｃを１．８Ｖ、入力電圧Ｖｉｎを０．５Ｖｐ−ｐ、
トランジスタのベースエミッタ間電圧ＶBEとコレクタ−
エミッタ間飽和電圧ＶCE(sat)は各々０．７Ｖ、０．１
５Ｖで一定と考えると、トランジスタ２３のベース電位
は０．８５Ｖとなり、出力電圧範囲ΔＶ０は１．５Ｖｐ
−ｐとなる。
合も、第２の実施の形態のミキサ回路と同様にして、ト
ランジスタ２３の最低ベース電位が求められ、電源電圧
Ｖｃｃを１．８Ｖ、入力電圧Ｖｉｎを０．５Ｖｐ−ｐ、
トランジスタのベースエミッタ間電圧ＶBEとコレクタ−
エミッタ間飽和電圧ＶCE(sat)は各々０．７Ｖ、０．１
５Ｖで一定と考えると、トランジスタ２３のベース電位
は０．８５Ｖとなり、出力電圧範囲ΔＶ０は１．５Ｖｐ
−ｐとなる。
【００８６】また、第２の実施の形態のミキサ回路の場
合と同様に、式（３３）が成り立つため、式（４１）、
（３３）と（２２）から、以下の関係式が導かれる。 Ｇｍａｘ＝Ｇｍ・Ｒｃ＝（１／ＲＦＢ）・（ΔＶ０／２Ｉ０） （４２） したがって、式（４２）から、最大利得Ｇｍａｘは０．
３７５（倍）となる。
合と同様に、式（３３）が成り立つため、式（４１）、
（３３）と（２２）から、以下の関係式が導かれる。 Ｇｍａｘ＝Ｇｍ・Ｒｃ＝（１／ＲＦＢ）・（ΔＶ０／２Ｉ０） （４２） したがって、式（４２）から、最大利得Ｇｍａｘは０．
３７５（倍）となる。
【００８７】このことから明らかに、本発明の第３の実
施の形態の差動増幅回路を適用した可変利得増幅回路
は、第２の従来例の差動増幅回路を利得可変増幅回路に
適用した場合よりも出力電圧範囲をおおよそ３６％程度
広くすることが可能であり、また、変換利得ＣＧをおお
よそ１．７６倍高くとることが可能である。
施の形態の差動増幅回路を適用した可変利得増幅回路
は、第２の従来例の差動増幅回路を利得可変増幅回路に
適用した場合よりも出力電圧範囲をおおよそ３６％程度
広くすることが可能であり、また、変換利得ＣＧをおお
よそ１．７６倍高くとることが可能である。
【００８８】次に、本発明の第４の実施の形態について
説明する。図７は、本発明の第４の実施形態として、差
動増幅回路を３入力ミキサ回路に適用した例を示す回路
図である。
説明する。図７は、本発明の第４の実施形態として、差
動増幅回路を３入力ミキサ回路に適用した例を示す回路
図である。
【００８９】図７を参照すると、本発明の第３の実施の
形態の差動増幅回路を適用した３入力ミキサ回路は、本
発明の第２の実施の形態の差動増幅回路を適用したミキ
サ回路に加えて、ベースが互いに共通接続されたトラン
ジスタ２７、２８と、ベースが互いに共通接続されたト
ランジスタ２９、３０とを備えている。
形態の差動増幅回路を適用した３入力ミキサ回路は、本
発明の第２の実施の形態の差動増幅回路を適用したミキ
サ回路に加えて、ベースが互いに共通接続されたトラン
ジスタ２７、２８と、ベースが互いに共通接続されたト
ランジスタ２９、３０とを備えている。
【００９０】さらに、トランジスタ２７、２８の共通接
続されたベースとトランジスタ２９、３０の共通接続さ
れたベースは各々１組の第２局部発振信号入力端子１
５、１６に接続され、トランジスタ２７、２８の各コレ
クタは各々トランジスタ３０、２９のコレクタに接続さ
れるとともに、負荷抵抗器３２、３３を介して、電源端
子７に接続されている。また、トランジスタ２７、２８
のコレクタは出力端子１１、１２に接続され、入力端子
１と２の間に入力される入力電圧と１組の局部発振信号
入力端子１３、１４から入力される局部発振信号と１組
の第２局部発振信号入力端子１５、１６から入力される
第２局部発振信号に応じて、出力端子１１、１２からミ
キシングされた出力電圧を出力する。
続されたベースとトランジスタ２９、３０の共通接続さ
れたベースは各々１組の第２局部発振信号入力端子１
５、１６に接続され、トランジスタ２７、２８の各コレ
クタは各々トランジスタ３０、２９のコレクタに接続さ
れるとともに、負荷抵抗器３２、３３を介して、電源端
子７に接続されている。また、トランジスタ２７、２８
のコレクタは出力端子１１、１２に接続され、入力端子
１と２の間に入力される入力電圧と１組の局部発振信号
入力端子１３、１４から入力される局部発振信号と１組
の第２局部発振信号入力端子１５、１６から入力される
第２局部発振信号に応じて、出力端子１１、１２からミ
キシングされた出力電圧を出力する。
【００９１】さらに、トランジスタ２７と２９のエミッ
タは互いに共通接続されるとともに、トランジスタ２４
のコレクタに接続され、トランジスタ２８とトランジス
タ３０のそれぞれのエミッタは、互いに共通接続される
とともに、トランジスタ２３のコレクタに接続されてい
る。
タは互いに共通接続されるとともに、トランジスタ２４
のコレクタに接続され、トランジスタ２８とトランジス
タ３０のそれぞれのエミッタは、互いに共通接続される
とともに、トランジスタ２３のコレクタに接続されてい
る。
【００９２】次に、以上の構成を持つ第４の実施の形態
の差動増幅回路を適用した３入力ミキサ回路の動作につ
いて説明する。
の差動増幅回路を適用した３入力ミキサ回路の動作につ
いて説明する。
【００９３】ここで、一対の入力端子１と２の間に入力
される入力電圧Ｖｉｎによって、トランジスタ２１、２
２の各エミッタに正および負の線型な電流が流れる点
は、本発明の第１乃至第３の実施の形態の差動増幅回路
の場合と同様である。
される入力電圧Ｖｉｎによって、トランジスタ２１、２
２の各エミッタに正および負の線型な電流が流れる点
は、本発明の第１乃至第３の実施の形態の差動増幅回路
の場合と同様である。
【００９４】また、トランジスタ２１、２２のエミッタ
から出力される信号電流ｉ、トランスコンダクタンスＧ
ｍ、線型入力電圧範囲ＩＤＲが、各々式（２２）、（２
３）、（２５）で表されることも第１、第２または第３
の実施の形態と同様である。また、変換利得ＣＧは、ト
ランジスタ２７、２８、２９、３０の構成する双差動対
が第２局部発振信号入力端子１５、１６から入力される
第２の局部発振信号によりスイッチング動作していると
すれば、第２の実施の形態のミキサ回路の場合と同様に
して、式（２６）から、以下の式で表される。
から出力される信号電流ｉ、トランスコンダクタンスＧ
ｍ、線型入力電圧範囲ＩＤＲが、各々式（２２）、（２
３）、（２５）で表されることも第１、第２または第３
の実施の形態と同様である。また、変換利得ＣＧは、ト
ランジスタ２７、２８、２９、３０の構成する双差動対
が第２局部発振信号入力端子１５、１６から入力される
第２の局部発振信号によりスイッチング動作していると
すれば、第２の実施の形態のミキサ回路の場合と同様に
して、式（２６）から、以下の式で表される。
【００９５】
【数３】
【００９６】ところで、本発明の第２の実施の形態の差
動増幅回路を適用したミキサ回路のトランジスタ２３の
最低ベース電位と第２の従来例のミキサ回路のトランジ
スタ７３の最低ベース電位を比較すると、おおよそ０．
６５Ｖの電位差があり、トランジスタのベース−エミッ
タ間電圧ＶBEにほぼ等しいことが分かる。つまり、３入
力ミキサ回路を第２の従来例のミキサ回路と同じ電源電
圧で実現することが可能となる。
動増幅回路を適用したミキサ回路のトランジスタ２３の
最低ベース電位と第２の従来例のミキサ回路のトランジ
スタ７３の最低ベース電位を比較すると、おおよそ０．
６５Ｖの電位差があり、トランジスタのベース−エミッ
タ間電圧ＶBEにほぼ等しいことが分かる。つまり、３入
力ミキサ回路を第２の従来例のミキサ回路と同じ電源電
圧で実現することが可能となる。
【００９７】以上、本発明の好適な実施形態について説
明したが、本発明の差動増幅回路は上記第１〜第４の実
施の形態のみに限定されるものではなく、これら実施の
形態の構成に種々の修正や変更を施した差動増幅回路も
本発明の範囲に含まれる。
明したが、本発明の差動増幅回路は上記第１〜第４の実
施の形態のみに限定されるものではなく、これら実施の
形態の構成に種々の修正や変更を施した差動増幅回路も
本発明の範囲に含まれる。
【００９８】例えば、上記第１〜第４の実施の形態では
バイポーラトランジスタを用いているが、ＭＯＳトラン
ジスタを用いてもよいことは言うまでもない。
バイポーラトランジスタを用いているが、ＭＯＳトラン
ジスタを用いてもよいことは言うまでもない。
【００９９】また、抵抗器の抵抗値や双差動対と利得制
御部の接続順序、接続個数についても、上記第１〜第４
の実施の形態で述べたものに限定されるものではなく、
本発明の作用効果が得られるものであれば、任意に変更
できる。
御部の接続順序、接続個数についても、上記第１〜第４
の実施の形態で述べたものに限定されるものではなく、
本発明の作用効果が得られるものであれば、任意に変更
できる。
【０１００】
【発明の効果】以上説明したように、本発明の差動増幅
回路は、ミキサ回路や可変利得増幅回路をトランジスタ
縦積み２段で構成できる。したがって、低電圧動作時に
おいても低歪でありながら高い利得を実現できる効果が
ある。さらに、低歪な３入力ミキサ回路をより低電圧で
実現できる効果もある。
回路は、ミキサ回路や可変利得増幅回路をトランジスタ
縦積み２段で構成できる。したがって、低電圧動作時に
おいても低歪でありながら高い利得を実現できる効果が
ある。さらに、低歪な３入力ミキサ回路をより低電圧で
実現できる効果もある。
【図１】本発明の第１の実施の形態の差動増幅回路の構
成を示す回路図である。
成を示す回路図である。
【図２】本発明の第１の実施の形態の差動増幅回路にお
ける、入力電圧に対するトランスコンダクタンスおよび
出力電流の変化を示す特性図である。
ける、入力電圧に対するトランスコンダクタンスおよび
出力電流の変化を示す特性図である。
【図３】本発明の第１の実施の形態の差動増幅回路のノ
ード電位を示す回路図である。
ード電位を示す回路図である。
【図４】本発明の第２の実施の形態のミキサ回路の構成
を示す回路図である。
を示す回路図である。
【図５】本発明の第２の実施の形態のミキサ回路のノー
ド電位を示す回路図である。
ド電位を示す回路図である。
【図６】本発明の第３の実施の形態の利得可変増幅回路
の構成を示す回路図である。
の構成を示す回路図である。
【図７】 本発明の第４の実施の形態の３入力ミキサ回
路の構成を示す回路図である。
路の構成を示す回路図である。
【図８】 従来の最も基本的な差動増幅回路の構成を示
す回路図である。
す回路図である。
【図９】 第１の従来例の差動増幅回路の構成を示す回
路図である。
路図である。
【図１０】 第１の従来例の差動増幅回路における、入
力電圧に対するトランスコンダクタンスおよび出力電流
の変化を示す特性図である。
力電圧に対するトランスコンダクタンスおよび出力電流
の変化を示す特性図である。
【図１１】 第１の従来例の差動増幅回路のノード電位
を示す回路図である。
を示す回路図である。
【図１２】 第２の従来例の差動増幅回路の構成を示す
回路図である。
回路図である。
【図１３】 第２の従来例の差動増幅回路において、入
力電圧に対するトランスコンダクタンスおよび出力電流
の変化を示す特性図である。
力電圧に対するトランスコンダクタンスおよび出力電流
の変化を示す特性図である。
【図１４】 第２の従来例の差動増幅回路のノード電位
を示す回路図である。
を示す回路図である。
【図１５】 第２の従来例の差動増幅回路を適用したミ
キサ回路の構成を示す回路図である。
キサ回路の構成を示す回路図である。
【図１６】 第２の従来例の差動増幅回路を適用したミ
キサ回路のノード電位を示す回路図である。
キサ回路のノード電位を示す回路図である。
１，２ 入力端子 ３，４ 演算増幅器 ７ 電源端子 ８ 接地端子 １１，１２ 出力端子 １３ バイアス印可端子 ２１，２２，２３，２４ ＮＰＮバイポーラトランジ
スタ ３１，３２，３３ 抵抗器 ４１，４２，４３，４４ 定電流源
スタ ３１，３２，３３ 抵抗器 ４１，４２，４３，４４ 定電流源
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5J066 AA01 AA12 AA21 CA05 CA21 CA36 CA37 FA01 FA09 HA02 HA08 HA25 KA01 KA02 KA05 KA47 MA19 MA21 MD04 ND04 ND16 ND22 ND23 PD01 SA13 TA01 TA02
Claims (10)
- 【請求項１】 （ａ） 第１および第２の入力端子と、 （ｂ） 前記第１および第２の各入力端子に負入力が各
々接続された第１および第２の演算増幅器と、 （ｃ） 前記第１および第２の演算増幅器の各出力にベ
ースが各々接続された第１および第２のトランジスタ
と、 （ｄ） 前記第１および第２のトランジスタの各エミッ
タと接地端子との間に各々接続された第１および第２の
定電流源と、 （ｅ） 前記第１および第２のトランジスタの各コレク
タと電源端子との間に各々接続された第３および第４の
定電流源と、 （ｆ） 前記第１と第２のトランジスタのコレクタ間に
接続された第１の抵抗器と、 （ｇ） 第１および第２のトランジスタの各エミッタに
エミッタが各々接続されるとともに、ベースが互いに共
通接続された少なくとも１組のトランジスタ対とを備
え、 前記第１および第２のトランジスタのコレクタが各々前
記第１および第２の演算増幅器の正入力に接続され、 前記少なくとも１組のトランジスタ対の共通接続された
ベースは所定の信号を入力する入力端子に接続され、 前記少なくとも１組のトランジスタ対のコレクタは各々
少なくとも１組の出力端子を形成し、前記第１と第２の
入力端子間に印可される入力電圧に応じて、前記少なく
とも１組の出力端子から少なくとも１組の出力電流を出
力することを特徴とする差動増幅回路。 - 【請求項２】 前記トランジスタは、全てＮＰＮトラン
ジスタで構成される請求項１記載の差動増幅回路。 - 【請求項３】 前記トランジスタは、全てＮチャンネル
ＭＯＳトランジスタで構成される請求項１記載の差動増
幅回路。 - 【請求項４】 （ａ） 第１および第２の入力端子と、 （ｂ） 前記第１および第２の各入力端子に負入力が各
々接続された第１および第２の演算増幅器と、 （ｃ） 前記第１および第２の演算増幅器の各出力にベ
ースが各々接続された第１および第２のトランジスタ
と、 （ｄ） 前記第１および第２のトランジスタの各エミッ
タと接地端子との間に各々接続された第１および第２の
定電流源と、 （ｅ） 前記第１および第２のトランジスタの各コレク
タと電源端子との間に各々接続された第３および第４の
定電流源と、 （ｆ） 前記第１と第２のトランジスタのコレクタ間に
接続された第１の抵抗器と、 （ｇ） 前記第１および第２のトランジスタの各エミッ
タにエミッタが各々接続されるとともに、ベースが互い
に共通接続された第３のトランジスタと第４のトランジ
スタと、 （ｈ） ベースが互いに共通接続された第５のトランジ
スタと、第６のトランジスタとを備え、 前記第１および第２のトランジスタのコレクタが各々前
記第１および第２の演算増幅器の正入力に接続され、 前記第３のトランジスタと前記第４のトランジスタの共
通接続されたベースは所定の信号を入力する入力端子に
接続され、 前記第５のトランジスタと前記第６のトランジスタの共
通接続されたベースは、前記第３、第４のトランジスタ
の共通接続されたベースとともに、１組の局部発振信号
入力端子に各々接続され、前記第３、第４のトランジス
タの各コレクタは、前記第６のトランジスタと前記第５
のトランジスタのコレクタに各々接続されるとともに、
第１および第２の負荷抵抗器を介して、電源端子に接続
されたことを特徴とするミキサ回路。 - 【請求項５】 ベースが互いに共通接続された第７のト
ランジスタと、第８トランジスタと、ベースが互いに共
通接続された第９のトランジスタと、第１０のトランジ
スタとを備え、前記第７および第８のトランジスタの共
通接続されたベースと前記第９および第１０のトランジ
スタの共通接続されたベースは、各々１組の第２局部発
振信号入力端子に接続され、前記第７および第８のトラ
ンジスタの各コレクタは、前記第１０および第９のトラ
ンジスタの各々のコレクタに接続されるとともに、前記
第１および第２の負荷抵抗器を介して、電源端子に接続
され、前記第７のトランジスタと前記第９のトランジス
タのエミッタは互いに共通接続されるとともに、前記第
５のトランジスタのコレクタに接続され、前記第８のト
ランジスタと前記第１０のトランジスタのエミッタは互
いに共通接続されるとともに、前記第６のトランジスタ
のコレクタに接続され、 前記第７および第８のトランジスタのコレクタは出力端
子に接続され、前記第１の入力端子と前記第２の入力端
子の間に入力される入力電圧と１組の局部発振信号入力
端子から入力される局部発振信号と１組の第２局部発振
信号入力端子から入力される第２局部発振信号に応じ
て、前記出力端子からミキシングされた出力電圧を出力
する請求項４記載のミキサ回路。 - 【請求項６】 前記トランジスタは、全てＮＰＮトラン
ジスタで構成される請求項４または５記載のミキサ回
路。 - 【請求項７】 前記トランジスタは、全てＮチャンネル
ＭＯＳトランジスタで構成される請求項４または５記載
のミキサ回路。 - 【請求項８】 （ａ） 第１および第２の入力端子と、 （ｂ） 前記第１および第２の各入力端子に負入力が各
々接続された第１および第２の演算増幅器と、 （ｃ） 前記第１および第２の演算増幅器の各出力にベ
ースが各々接続された第１および第２のトランジスタ
と、 （ｄ） 前記第１および第２のトランジスタの各エミッ
タと接地端子との間に各々接続された第１および第２の
定電流源と、 （ｅ） 前記第１および第２のトランジスタの各コレク
タと電源端子との間に各々接続された第３および第４の
定電流源と、 （ｆ） 前記第１と第２のトランジスタのコレクタ間に
接続された第１の抵抗器と、 （ｇ） 前記第１および第２のトランジスタの各エミッ
タにエミッタが各々接続されるとともに、ベースが互い
に共通接続された第３のトランジスタと第４のトランジ
スタと、 （ｈ） ベースが互いに共通接続された第５のトランジ
スタと、第６のトランジスタとを備え、 前記第１および第２のトランジスタのコレクタが各々前
記第１および第２の演算増幅器の正入力に接続され、 前記第３のトランジスタと前記第４のトランジスタの共
通接続されたベースは所定の信号を入力する入力端子に
接続され、 前記第５のトランジスタと前記第６のトランジスタの共
通接続されたベースは、前記第３、第４のトランジスタ
の共通接続されたベースとともに、１組の利得制御信号
入力端子に接続され、 前記第５のトランジスタのコレクタに前記第１の負荷抵
抗器を介して前記電源端子に接続されるとともに、第１
の出力端子に接続され、前記第６のトランジスタのコレ
クタに前記第２の負荷抵抗器を介して前記電源端子に接
続されるとともに、第２の出力端子に接続され、さら
に、前記第３、第４のトランジスタの各コレクタは、前
記電源端子に各々接続され、前記第１の入力端子と前記
第２の入力端子の間に入力される入力電圧を、前記１組
の利得制御信号入力端子に入力される利得制御信号に応
じて、増幅し、前記出力端子から利得制御された出力電
圧を出力することを特徴とする可変利得増幅回路。 - 【請求項９】 前記トランジスタは、全てＮＰＮトラン
ジスタで構成される請求項８記載の可変利得増幅回路。 - 【請求項１０】 前記トランジスタは、全てＮチャンネ
ルＭＯＳトランジスタで構成される請求項８記載の可変
利得増幅回路。
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