JPH10126172A - 差動増幅回路 - Google Patents
差動増幅回路Info
- Publication number
- JPH10126172A JPH10126172A JP8298227A JP29822796A JPH10126172A JP H10126172 A JPH10126172 A JP H10126172A JP 8298227 A JP8298227 A JP 8298227A JP 29822796 A JP29822796 A JP 29822796A JP H10126172 A JPH10126172 A JP H10126172A
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- supply terminal
- amplifier circuit
- differential amplifier
- inverting input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Amplifiers (AREA)
Abstract
(57)【要約】
【課題】 簡単な回路構成で差動増幅回路の高周波域に
おける同相信号除去比ＣＭＲＲの劣化を防止する。 【解決手段】 エミッタが共通の定電流源ＣＳを介して
第１の電源端子に、コレクタが別個の負荷素子を介して
第２の電源端子に接続された第１，第２のトランジスタ
Ｑ１，Ｑ２を備え、第１のトランジスタのベースが反転
入力端子に、第２のトランジスタのベースが非反転入力
端子に接続された差動増幅回路において、第３および第
４のトランジスタＱ３，Ｑ４を設ける。第３のトランジ
スタはベースが反転入力端子に、エミッタが共通の定電
流源ＣＳを介して第１の電源端子に、コレクタが第２の
電源端子に接続されている。第４のトランジスタのベー
スは非反転入力に接続され、エミッタは共通の定電流源
ＣＳを介して第１の電源端子に、かつコレクタが第２の
電源端子に接続されている。
おける同相信号除去比ＣＭＲＲの劣化を防止する。 【解決手段】 エミッタが共通の定電流源ＣＳを介して
第１の電源端子に、コレクタが別個の負荷素子を介して
第２の電源端子に接続された第１，第２のトランジスタ
Ｑ１，Ｑ２を備え、第１のトランジスタのベースが反転
入力端子に、第２のトランジスタのベースが非反転入力
端子に接続された差動増幅回路において、第３および第
４のトランジスタＱ３，Ｑ４を設ける。第３のトランジ
スタはベースが反転入力端子に、エミッタが共通の定電
流源ＣＳを介して第１の電源端子に、コレクタが第２の
電源端子に接続されている。第４のトランジスタのベー
スは非反転入力に接続され、エミッタは共通の定電流源
ＣＳを介して第１の電源端子に、かつコレクタが第２の
電源端子に接続されている。
Description
【０００１】
【発明の属する技術分野】本発明は、差動増幅回路に関
し、例えばビデオ信号処理等に使用する広帯域の差動増
幅回路において、高周波域における同相信号除去比（Ｃ
ＭＲＲ）の劣化を防止してクロストーク雑音の影響を低
減する技術に関する。
し、例えばビデオ信号処理等に使用する広帯域の差動増
幅回路において、高周波域における同相信号除去比（Ｃ
ＭＲＲ）の劣化を防止してクロストーク雑音の影響を低
減する技術に関する。
【０００２】
【従来の技術】図３は、従来の差動増幅回路の構成を示
す。同図の差動増幅回路は、第１および第２のトランジ
スタＱ１，Ｑ２を有し、これらのトランジスタＱ１，Ｑ
２のエミッタは共通に定電流源ＣＳの一端に接続されて
いる。定電流源ＣＳの他端は第１の電源端子、すなわち
電圧ＶＥＥの低電圧側電源端子に接続されている。な
お、図３において各トランジスタＱ１，Ｑ２のエミッタ
と定電流源ＣＳの一端との間に挿入されている抵抗Ｒｅ
１とＲｅ２はそれぞれ各トランジスタＱ１，Ｑ２のエミ
ッタの等価抵抗を表わしているが、個々のトランジスタ
の特性のばらつきを補正するために別のエミッタ抵抗を
それぞれのエミッタに直列に挿入することもできる。
す。同図の差動増幅回路は、第１および第２のトランジ
スタＱ１，Ｑ２を有し、これらのトランジスタＱ１，Ｑ
２のエミッタは共通に定電流源ＣＳの一端に接続されて
いる。定電流源ＣＳの他端は第１の電源端子、すなわち
電圧ＶＥＥの低電圧側電源端子に接続されている。な
お、図３において各トランジスタＱ１，Ｑ２のエミッタ
と定電流源ＣＳの一端との間に挿入されている抵抗Ｒｅ
１とＲｅ２はそれぞれ各トランジスタＱ１，Ｑ２のエミ
ッタの等価抵抗を表わしているが、個々のトランジスタ
の特性のばらつきを補正するために別のエミッタ抵抗を
それぞれのエミッタに直列に挿入することもできる。
【０００３】各トランジスタＱ１，Ｑ２のコレクタはそ
れぞれ負荷抵抗Ｒｌ１およびＲｌ２を通じて第２の電源
端子、すなわち電圧ＶＤＤの高電圧側端子に接続されて
いる。各トランジスタＱ１，Ｑ２のコレクタはさらにそ
れぞれ反転出力端子Ｖｏｕｔｎおよび非反転出力端子Ｖ
ｏｕｔｐに接続されている。また、各トランジスタＱ
１，Ｑ２のベースはそれぞれ独立に非反転入力端子Ｖｉ
ｎｐおよび反転入力端子Ｖｉｎｎに接続されている。
れぞれ負荷抵抗Ｒｌ１およびＲｌ２を通じて第２の電源
端子、すなわち電圧ＶＤＤの高電圧側端子に接続されて
いる。各トランジスタＱ１，Ｑ２のコレクタはさらにそ
れぞれ反転出力端子Ｖｏｕｔｎおよび非反転出力端子Ｖ
ｏｕｔｐに接続されている。また、各トランジスタＱ
１，Ｑ２のベースはそれぞれ独立に非反転入力端子Ｖｉ
ｎｐおよび反転入力端子Ｖｉｎｎに接続されている。
【０００４】図３の差動増幅回路の動作の概略は以下の
ようになる。まず、非反転入力信号Ｖｉｎｐと反転入力
信号Ｖｉｎｎ（ここで、ＶｉｎｐおよびＶｉｎｎはそれ
ぞれ非反転入力端子および反転入力端子を表わすと共
に、非反転入力端子に印加される電圧および非反転入力
端子に印加される電圧信号をも表わすものとする）がそ
れぞれ＋ΔＶｉｎと−ΔＶｉｎだけ変化したものとし、
この場合の第１および第２のトランジスタＱ１，Ｑ２の
エミッタ電流の変化を求める。
ようになる。まず、非反転入力信号Ｖｉｎｐと反転入力
信号Ｖｉｎｎ（ここで、ＶｉｎｐおよびＶｉｎｎはそれ
ぞれ非反転入力端子および反転入力端子を表わすと共
に、非反転入力端子に印加される電圧および非反転入力
端子に印加される電圧信号をも表わすものとする）がそ
れぞれ＋ΔＶｉｎと−ΔＶｉｎだけ変化したものとし、
この場合の第１および第２のトランジスタＱ１，Ｑ２の
エミッタ電流の変化を求める。
【０００５】この場合、入力電圧の平均値は変化してい
ないので、共通接続されたエミッタの電圧Ｖｅは変化せ
ず、ベース電圧のみが変化する。従ってエミッタ電流の
変化ΔＩｅは次式で表わされるようになる。
ないので、共通接続されたエミッタの電圧Ｖｅは変化せ
ず、ベース電圧のみが変化する。従ってエミッタ電流の
変化ΔＩｅは次式で表わされるようになる。
【数１】ΔＩｅ＝ΔＶｉ／Ｒｅ この場合Ｒｅはエミッタ抵抗であり、Ｒｅ１＝Ｒｅ２＝
Ｒｅとする。
Ｒｅとする。
【０００６】概算のためベース電流を無視してコレクタ
電流とエミッタ電流が等しいものと仮定すると出力電圧
ΔＶｏｄは次式で表わされる。
電流とエミッタ電流が等しいものと仮定すると出力電圧
ΔＶｏｄは次式で表わされる。
【数２】 ΔＶｏｄ＝ΔＩｅ・Ｒｌ＝ΔＶｉ・（Ｒｌ／Ｒｅ） この式において、Ｒｌは負荷抵抗であり、Ｒｌ１＝Ｒｌ
２＝Ｒｌとする。
２＝Ｒｌとする。
【０００７】従って差動増幅回路の利得Ｇｄは次式で表
わされる。
わされる。
【数３】Ｇｄ＝ΔＶｏ／ΔＶｉｎ＝Ｒｌ／Ｒｅ このような利得Ｇｄを差動利得と称する。
【０００８】次に、図３の差動増幅回路の非反転入力端
子Ｖｉｎｐと反転入力端子Ｖｉｎｎに共通の電圧ΔＶｃ
を加えた場合の動作は以下のように行なわれる。
子Ｖｉｎｐと反転入力端子Ｖｉｎｎに共通の電圧ΔＶｃ
を加えた場合の動作は以下のように行なわれる。
【０００９】すなわち、前述の差動入力の場合と異な
り、この場合には共通エミッタの電圧はΔＶｃだけ上昇
するから、エミッタ電流の変化ΔＩｅは次のようにな
る。
り、この場合には共通エミッタの電圧はΔＶｃだけ上昇
するから、エミッタ電流の変化ΔＩｅは次のようにな
る。
【数４】ΔＩＥ＝ΔＶｃ／ＲＥ この場合ＲＥは前記定電流源ＣＳの等価抵抗である。
【００１０】この場合、エミッタ電流の変化分が各トラ
ンジスタにそれぞれ同等に影響するものとし、コレクタ
電流はエミッタ電流に等しいとすると、出力電圧の変化
ΔＶｏｃは次のようになる。
ンジスタにそれぞれ同等に影響するものとし、コレクタ
電流はエミッタ電流に等しいとすると、出力電圧の変化
ΔＶｏｃは次のようになる。
【数５】ΔＶｏｃ＝（ΔＩＥ／２）・Ｒｌ＝ΔＶｃ・
（Ｒｌ／ＲＥ）／２
（Ｒｌ／ＲＥ）／２
【００１１】従って、この場合の利得Ｇｃは次式で表わ
される。
される。
【数６】Ｇｃ＝Ｒｌ／２ＲＥ このような利得Ｇｃを同相利得と称する。
【００１２】以上のような差動利得Ｇｄと同相利得Ｇｃ
との比を同相信号除去比（Ｃｏｍｍｏｎ Ｍｏｄｅ Ｒ
ｅｊｅｃｔｉｏｎ Ｒａｔｉｏ；以下ＣＭＲＲ）と称
し、以下のように表わされる。
との比を同相信号除去比（Ｃｏｍｍｏｎ Ｍｏｄｅ Ｒ
ｅｊｅｃｔｉｏｎ Ｒａｔｉｏ；以下ＣＭＲＲ）と称
し、以下のように表わされる。
【数７】ＣＭＲＲ＝Ｇｄ／Ｇｃ＝２ＲＥ／Ｒｅ 一般に、ＲＥ＝数ＭΩ〜数百ＭΩ、Ｒｅ＝数Ω〜数ＫΩ
であるから、ＣＭＲＲは数千倍〜数十万倍程度になる。
であるから、ＣＭＲＲは数千倍〜数十万倍程度になる。
【００１３】差動増幅回路がこのような大きなＣＭＲＲ
を有する性質を利用して、信号線を２本１組で利用して
信号を差動入力とし、外部からのクロストーク雑音が２
本１組の信号線に同相信号として加わるようにすると、
クロストーク雑音成分は増幅されず、信号成分のみが増
幅されてＳ／Ｎの良い信号処理が可能になる。
を有する性質を利用して、信号線を２本１組で利用して
信号を差動入力とし、外部からのクロストーク雑音が２
本１組の信号線に同相信号として加わるようにすると、
クロストーク雑音成分は増幅されず、信号成分のみが増
幅されてＳ／Ｎの良い信号処理が可能になる。
【００１４】
【発明が解決しようとする課題】以上の説明は入力信号
が直流ないし低周波の場合に当てはまり、入力信号が高
周波になると、図３に示した共通エミッタ部の寄生容量
ＣｅのためＣＭＲＲが低下する。すなわち、共通エミッ
タ部の電圧の変化により寄生容量Ｃｅを充放電する電流
が流れるため同相利得が増大しＣＭＲＲが低下する。
が直流ないし低周波の場合に当てはまり、入力信号が高
周波になると、図３に示した共通エミッタ部の寄生容量
ＣｅのためＣＭＲＲが低下する。すなわち、共通エミッ
タ部の電圧の変化により寄生容量Ｃｅを充放電する電流
が流れるため同相利得が増大しＣＭＲＲが低下する。
【００１５】より詳細に説明すると、この場合の同相利
得Ｇｃｒｆは、前記数式６から次のように表わされる。
得Ｇｃｒｆは、前記数式６から次のように表わされる。
【数８】Ｇｃｒｆ＝Ｒｌ／２ＺＥ
【００１６】この場合ＺＥは共通エミッタのインピーダ
ンスであり、定電流源ＣＳの等価抵抗ＲＥと寄生容量Ｃ
ｅのインピーダンスＺＣの並列接続で形成され、次のよ
うに表わされる。
ンスであり、定電流源ＣＳの等価抵抗ＲＥと寄生容量Ｃ
ｅのインピーダンスＺＣの並列接続で形成され、次のよ
うに表わされる。
【数９】ＺＥ＝ＲＥ・ＺＣ／（ＲＥ＋ＺＣ） ＺＣ＝１／ｊωＣｅ、ω＝２πｆ
【００１７】高周波においては寄生容量Ｃｅのインピー
ダンスＺＣが小さくなるので共通エミッタのインピーダ
ンスＺＥはほぼ次のようになる。
ダンスＺＣが小さくなるので共通エミッタのインピーダ
ンスＺＥはほぼ次のようになる。
【数１０】ＺＥ＝：１／ｊωＣｅ なお、ここで記号＝：はほぼ等しいことを表わす。
【００１８】このように従来の差動増幅回路では、高周
波になると共通エミッタのインピーダンスＺＥが低下す
ることにより、同相信号利得Ｇｃｒｆが増加してＣＭＲ
Ｒが低下する。このため、このような差動増幅回路を使
用した信号処理回路におけるＳ／Ｎが劣化する。
波になると共通エミッタのインピーダンスＺＥが低下す
ることにより、同相信号利得Ｇｃｒｆが増加してＣＭＲ
Ｒが低下する。このため、このような差動増幅回路を使
用した信号処理回路におけるＳ／Ｎが劣化する。
【００１９】従って、本発明の目的は、差動増幅回路に
おいて、簡単な回路構成により高周波帯域におけるＣＭ
ＲＲの低下を軽減し、高周波域でのＳ／Ｎの良好な信号
処理ができるようにすることにある。
おいて、簡単な回路構成により高周波帯域におけるＣＭ
ＲＲの低下を軽減し、高周波域でのＳ／Ｎの良好な信号
処理ができるようにすることにある。
【００２０】
【課題を解決するための手段】上記目的を達成するた
め、本発明の第１の態様によれば、それぞれ主電流経路
の一端が共通の定電流源を介して第１の電源端子にかつ
主電流経路の他端が別個の負荷素子を介して第２の電源
端子に接続された第１および第２の増幅素子を備え、前
記第１の増幅素子の制御電極は反転入力端子に、前記第
２の増幅素子の制御電極は非反転入力端子に接続された
差動増幅回路において、それぞれ主電流経路の一端が前
記共通の定電流源を介して前記第１の電源端子にかつ主
電流経路の他端が前記第２の電源端子に接続された第３
および第４の増幅素子をさらに備え、該第３および第４
の増幅素子の制御電極はそれぞれ前記反転入力端子およ
び前記非反転入力端子に接続する。
め、本発明の第１の態様によれば、それぞれ主電流経路
の一端が共通の定電流源を介して第１の電源端子にかつ
主電流経路の他端が別個の負荷素子を介して第２の電源
端子に接続された第１および第２の増幅素子を備え、前
記第１の増幅素子の制御電極は反転入力端子に、前記第
２の増幅素子の制御電極は非反転入力端子に接続された
差動増幅回路において、それぞれ主電流経路の一端が前
記共通の定電流源を介して前記第１の電源端子にかつ主
電流経路の他端が前記第２の電源端子に接続された第３
および第４の増幅素子をさらに備え、該第３および第４
の増幅素子の制御電極はそれぞれ前記反転入力端子およ
び前記非反転入力端子に接続する。
【００２１】このような構成においては、反転入力端子
および非反転入力端子に供給される入力信号に基づき、
前記第３および第４の増幅素子が共通の定電流源の部分
の寄生容量の充放電に寄与する。このため、高周波帯域
において増幅用の第１および第２の増幅素子に流れる充
放電電流は第３および第４の増幅素子による寄与分だけ
低減する。このため、高周波帯域における同相利得が従
来の差動増幅回路より小さくなり、従って差動利得と同
相利得との比であるＣＭＲＲが向上する。
および非反転入力端子に供給される入力信号に基づき、
前記第３および第４の増幅素子が共通の定電流源の部分
の寄生容量の充放電に寄与する。このため、高周波帯域
において増幅用の第１および第２の増幅素子に流れる充
放電電流は第３および第４の増幅素子による寄与分だけ
低減する。このため、高周波帯域における同相利得が従
来の差動増幅回路より小さくなり、従って差動利得と同
相利得との比であるＣＭＲＲが向上する。
【００２２】このような構成において、前記第１の増幅
素子と前記共通の定電流源との間、および前記第２の増
幅素子と前記共通の定電流源との間がそれぞれインピー
ダンス素子を介して接続されるよう構成すると好都合で
ある。
素子と前記共通の定電流源との間、および前記第２の増
幅素子と前記共通の定電流源との間がそれぞれインピー
ダンス素子を介して接続されるよう構成すると好都合で
ある。
【００２３】このような構成により、前記定電流源の部
分における寄生容量を充放電する電流が前記第３および
第４の増幅素子により多く流れるようになり、従って前
記第１および第２の増幅素子に流れる充放電電流が低減
する。これにより、高周波帯域における同相利得がさら
に小さくなり、従って差動利得と同相利得の比であるＣ
ＭＲＲが向上する。
分における寄生容量を充放電する電流が前記第３および
第４の増幅素子により多く流れるようになり、従って前
記第１および第２の増幅素子に流れる充放電電流が低減
する。これにより、高周波帯域における同相利得がさら
に小さくなり、従って差動利得と同相利得の比であるＣ
ＭＲＲが向上する。
【００２４】本発明の第２の態様によれば、それぞれ少
なくとも第１および第２の主電流電極および制御電極を
備えた第１および第２の増幅素子を具備し、前記第１お
よび第２の増幅素子の第１の主電流電極は共に共通の定
電流源を介して第１の電源端子に接続され、前記第１お
よび第２の増幅素子の第２の主電流電極はそれぞれ別個
の負荷素子を介して第２の電源端子に接続され、前記第
１および第２の増幅素子の制御電極はそれぞれ反転入力
端子および非反転入力端子に接続された差動増幅回路に
おいて、それぞれ少なくとも第１および第２の主電流電
極および制御電極を備えた第３および第４の増幅素子を
備え、前記第３および第４の増幅素子の第１の主電流電
極は共に前記共通の定電流源を介して前記第１の電源端
子に接続され、前記第３および第４の増幅素子の第２の
主電流電極は前記第２の電源端子に接続され、かつ前記
第３および第４の増幅素子の制御電極はそれぞれ前記反
転入力端子および非反転入力端子に接続されている。
なくとも第１および第２の主電流電極および制御電極を
備えた第１および第２の増幅素子を具備し、前記第１お
よび第２の増幅素子の第１の主電流電極は共に共通の定
電流源を介して第１の電源端子に接続され、前記第１お
よび第２の増幅素子の第２の主電流電極はそれぞれ別個
の負荷素子を介して第２の電源端子に接続され、前記第
１および第２の増幅素子の制御電極はそれぞれ反転入力
端子および非反転入力端子に接続された差動増幅回路に
おいて、それぞれ少なくとも第１および第２の主電流電
極および制御電極を備えた第３および第４の増幅素子を
備え、前記第３および第４の増幅素子の第１の主電流電
極は共に前記共通の定電流源を介して前記第１の電源端
子に接続され、前記第３および第４の増幅素子の第２の
主電流電極は前記第２の電源端子に接続され、かつ前記
第３および第４の増幅素子の制御電極はそれぞれ前記反
転入力端子および非反転入力端子に接続されている。
【００２５】この場合も、前記反転入力端子および非反
転入力端子に加えられた信号に基づき前記第３および第
４の増幅素子の第１の主電流電極を介して前記第１およ
び第２の増幅素子の第１の主電流電極が接続された共通
の定電流源部分の寄生容量の充放電を助けることにな
る。従って、前記第１および第２の増幅素子の第１の主
電流電極を介して前記寄生容量を充放電する電流が低減
され、従って高周波帯域における同相利得が低減する。
これによって、差動利得と同相利得との比であるＣＭＲ
Ｒが増大し、高周波帯域でのＳ／Ｎの良好な信号処理が
可能になる。
転入力端子に加えられた信号に基づき前記第３および第
４の増幅素子の第１の主電流電極を介して前記第１およ
び第２の増幅素子の第１の主電流電極が接続された共通
の定電流源部分の寄生容量の充放電を助けることにな
る。従って、前記第１および第２の増幅素子の第１の主
電流電極を介して前記寄生容量を充放電する電流が低減
され、従って高周波帯域における同相利得が低減する。
これによって、差動利得と同相利得との比であるＣＭＲ
Ｒが増大し、高周波帯域でのＳ／Ｎの良好な信号処理が
可能になる。
【００２６】また、このような構成においても、前記第
１および第２の増幅素子の第１の主電流電極と前記定電
流源との間をそれぞれインピーダンス素子を介して接続
すると好都合である。
１および第２の増幅素子の第１の主電流電極と前記定電
流源との間をそれぞれインピーダンス素子を介して接続
すると好都合である。
【００２７】このようなインピーダンス素子の接続によ
って、前記共通の定電流源部分の寄生容量を充放電する
電流が前記第３および第４の増幅素子、すなわちＣＭＲ
Ｒ向上用の増幅素子を介してより多く流れるようにな
り、ＣＭＲＲをさらに向上させることができる。
って、前記共通の定電流源部分の寄生容量を充放電する
電流が前記第３および第４の増幅素子、すなわちＣＭＲ
Ｒ向上用の増幅素子を介してより多く流れるようにな
り、ＣＭＲＲをさらに向上させることができる。
【００２８】本発明の第３の態様によれば、それぞれエ
ミッタが共通の定電流源を介して第１の電源端子に接続
され、コレクタが各々別個の負荷素子を介して第２の電
源端子に接続された第１および第２のトランジスタを備
え、該第１のトランジスタのベースが反転入力端子に接
続されかつ前記第２のトランジスタのベースが非反転入
力端子に接続された差動増幅回路において、ベースが前
記反転入力端子に接続され、エミッタが前記共通の定電
流源を介して前記第１の電源端子に接続され、コレクタ
が前記第２の電源端子に接続された第３のトランジスタ
と、ベースが前記非反転入力端子に接続され、エミッタ
が前記共通の定電流源を介して前記第１の電源端子に接
続され、かつコレクタが前記第２の電源端子に接続され
た第４のトランジスタとが設けられる。
ミッタが共通の定電流源を介して第１の電源端子に接続
され、コレクタが各々別個の負荷素子を介して第２の電
源端子に接続された第１および第２のトランジスタを備
え、該第１のトランジスタのベースが反転入力端子に接
続されかつ前記第２のトランジスタのベースが非反転入
力端子に接続された差動増幅回路において、ベースが前
記反転入力端子に接続され、エミッタが前記共通の定電
流源を介して前記第１の電源端子に接続され、コレクタ
が前記第２の電源端子に接続された第３のトランジスタ
と、ベースが前記非反転入力端子に接続され、エミッタ
が前記共通の定電流源を介して前記第１の電源端子に接
続され、かつコレクタが前記第２の電源端子に接続され
た第４のトランジスタとが設けられる。
【００２９】この場合も、前記第３のトランジスタおよ
び第４のトランジスタによって、前記共通の定電流源に
接続された前記第１および第２のトランジスタのエミッ
タ部の寄生容量の充放電が助けられ、従って前記第１お
よび第２のトランジスタによる前記寄生容量の充放電電
流が低減できる。これにより、同相利得が低下し、従っ
てＣＭＲＲが向上する。
び第４のトランジスタによって、前記共通の定電流源に
接続された前記第１および第２のトランジスタのエミッ
タ部の寄生容量の充放電が助けられ、従って前記第１お
よび第２のトランジスタによる前記寄生容量の充放電電
流が低減できる。これにより、同相利得が低下し、従っ
てＣＭＲＲが向上する。
【００３０】なお、この場合も前記第１および第２のト
ランジスタのエミッタと前記共通の定電流源との間をイ
ンピーダンス素子、例えば抵抗、を介して接続すると好
都合である。このようなインピーダンス素子の接続によ
り、前記寄生容量を充放電する電流が前記ＣＭＲＲ向上
用のトランジスタ、すなわち第３および第４のトランジ
スタにさらに多く流れるようになり、ＣＭＲＲをさらに
向上させることができる。
ランジスタのエミッタと前記共通の定電流源との間をイ
ンピーダンス素子、例えば抵抗、を介して接続すると好
都合である。このようなインピーダンス素子の接続によ
り、前記寄生容量を充放電する電流が前記ＣＭＲＲ向上
用のトランジスタ、すなわち第３および第４のトランジ
スタにさらに多く流れるようになり、ＣＭＲＲをさらに
向上させることができる。
【００３１】
【発明の実施の形態】以下、図面を参照して本発明に係
わる差動増幅回路につき説明する。図１は、本発明の一
実施形態に係わる差動増幅回路の概略の構成を示す。図
１の差動増幅回路は、前記図３の差動増幅回路にさらに
トランジスタＱ３，Ｑ４を付加して構成したものであ
る。
わる差動増幅回路につき説明する。図１は、本発明の一
実施形態に係わる差動増幅回路の概略の構成を示す。図
１の差動増幅回路は、前記図３の差動増幅回路にさらに
トランジスタＱ３，Ｑ４を付加して構成したものであ
る。
【００３２】すなわち、図１の差動増幅回路は、エミッ
タが共通の定電流源ＣＳに接続された、例えばＮＰＮ型
のバイポーラトランジスタである、第１および第２のト
ランジスタＱ１，Ｑ２を備え、これらのトランジスタＱ
１，Ｑ２のコレクタはそれぞれ負荷抵抗Ｒｌ１，Ｒｌ２
を介して電圧ＶＤＤの高電圧側電源端子に接続されてい
る。また、定電流源ＣＳの他端は電圧ＶＥＥの低電圧側
電源端子に接続されている。トランジスタＱ１のベース
は非反転入力端子Ｖｉｎｐに接続され、トランジスタＱ
２のベースは反転入力端子Ｖｉｎｎに接続されている。
また、各トランジスタＱ１，Ｑ２のコレクタはそれぞれ
反転出力端子Ｖｏｕｔｎおよび非反転出力端子Ｖｏｕｔ
ｐに接続されている。
タが共通の定電流源ＣＳに接続された、例えばＮＰＮ型
のバイポーラトランジスタである、第１および第２のト
ランジスタＱ１，Ｑ２を備え、これらのトランジスタＱ
１，Ｑ２のコレクタはそれぞれ負荷抵抗Ｒｌ１，Ｒｌ２
を介して電圧ＶＤＤの高電圧側電源端子に接続されてい
る。また、定電流源ＣＳの他端は電圧ＶＥＥの低電圧側
電源端子に接続されている。トランジスタＱ１のベース
は非反転入力端子Ｖｉｎｐに接続され、トランジスタＱ
２のベースは反転入力端子Ｖｉｎｎに接続されている。
また、各トランジスタＱ１，Ｑ２のコレクタはそれぞれ
反転出力端子Ｖｏｕｔｎおよび非反転出力端子Ｖｏｕｔ
ｐに接続されている。
【００３３】図１の差動増幅回路はさらに、例えばＮＰ
Ｎ型のバイポーラトランジスタである、第３および第４
のトランジスタＱ３，Ｑ４を備えている。トランジスタ
Ｑ３のベースは前記第１のトランジスタＱ１のベース
に、従って非反転入力端子Ｖｉｎｐに接続されている。
トランジスタＱ３のエミッタは定電流源ＣＳの一端に接
続されている。また、トランジスタＱ４のベースはトラ
ンジスタＱ２のベースに、従って反転入力端子Ｖｉｎｎ
に接続されている。トランジスタＱ４のエミッタは定電
流源ＣＳの一端に接続されている。なお、トランジスタ
Ｑ３，Ｑ４のエミッタと定電流源ＣＳとの間に挿入され
ている抵抗Ｒｅ３，Ｒｅ４はそれぞれトランジスタＱ
３，Ｑ４の素子の持つエミッタ抵抗を示している。さら
に、トランジスタＱ３，Ｑ４のコレクタは電圧ＶＤＤの
高電圧側電源端子に接続されている。
Ｎ型のバイポーラトランジスタである、第３および第４
のトランジスタＱ３，Ｑ４を備えている。トランジスタ
Ｑ３のベースは前記第１のトランジスタＱ１のベース
に、従って非反転入力端子Ｖｉｎｐに接続されている。
トランジスタＱ３のエミッタは定電流源ＣＳの一端に接
続されている。また、トランジスタＱ４のベースはトラ
ンジスタＱ２のベースに、従って反転入力端子Ｖｉｎｎ
に接続されている。トランジスタＱ４のエミッタは定電
流源ＣＳの一端に接続されている。なお、トランジスタ
Ｑ３，Ｑ４のエミッタと定電流源ＣＳとの間に挿入され
ている抵抗Ｒｅ３，Ｒｅ４はそれぞれトランジスタＱ
３，Ｑ４の素子の持つエミッタ抵抗を示している。さら
に、トランジスタＱ３，Ｑ４のコレクタは電圧ＶＤＤの
高電圧側電源端子に接続されている。
【００３４】次に、以上のような構成を有する差動増幅
回路の動作を説明する。説明の便宜上、図１の回路にお
ける定電流回路ＣＳに流れる電流は前記図３の回路の定
電流回路ＣＳに流れる電流の２倍とし、かつ第１〜第４
の個々のトランジスタＱ１〜Ｑ４に流れる電流は前記図
３の第１および第２のトランジスタＱ１，Ｑ２のそれぞ
れに流れる電流と等しいものとする。
回路の動作を説明する。説明の便宜上、図１の回路にお
ける定電流回路ＣＳに流れる電流は前記図３の回路の定
電流回路ＣＳに流れる電流の２倍とし、かつ第１〜第４
の個々のトランジスタＱ１〜Ｑ４に流れる電流は前記図
３の第１および第２のトランジスタＱ１，Ｑ２のそれぞ
れに流れる電流と等しいものとする。
【００３５】このような条件では、第１および第２のト
ランジスタＱ１，Ｑ２に流れる電流は前記図３の場合と
同じになるから、これら各トランジスタＱ１，Ｑ２の動
作点は変わらずかつ差動利得は前記図３の従来例のもの
と同じになる。
ランジスタＱ１，Ｑ２に流れる電流は前記図３の場合と
同じになるから、これら各トランジスタＱ１，Ｑ２の動
作点は変わらずかつ差動利得は前記図３の従来例のもの
と同じになる。
【００３６】一方、同相信号に対しては、エミッタ部の
寄生容量Ｃｅの充放電に関し、追加した第３および第４
のトランジスタＱ３，Ｑ４も寄与することになり、これ
らのＱ３，Ｑ４によって寄生容量Ｃｅの充放電が助けら
れる。従って、増幅用の第１および第２のトランジスタ
Ｑ１，Ｑ２に流れる寄生容量Ｃｅの充放電電流は図３の
従来例の場合の半分になる。従って、各トランジスタＱ
１，Ｑ２のコレクタに流れる電流、すなわち負荷抵抗Ｒ
ｌ１，Ｒｌ２に流れる電流が図３の従来の回路の半分に
なり、高周波帯域における同相利得は従来例の半分にな
る。従って、差動利得と同相利得との比である同相信号
除去比ＣＭＲＲは従来例の２倍に向上する。
寄生容量Ｃｅの充放電に関し、追加した第３および第４
のトランジスタＱ３，Ｑ４も寄与することになり、これ
らのＱ３，Ｑ４によって寄生容量Ｃｅの充放電が助けら
れる。従って、増幅用の第１および第２のトランジスタ
Ｑ１，Ｑ２に流れる寄生容量Ｃｅの充放電電流は図３の
従来例の場合の半分になる。従って、各トランジスタＱ
１，Ｑ２のコレクタに流れる電流、すなわち負荷抵抗Ｒ
ｌ１，Ｒｌ２に流れる電流が図３の従来の回路の半分に
なり、高周波帯域における同相利得は従来例の半分にな
る。従って、差動利得と同相利得との比である同相信号
除去比ＣＭＲＲは従来例の２倍に向上する。
【００３７】以上の説明では、共通エミッタに接続され
た定電流源ＣＳに流れる電流を従来例の場合の２倍とし
たが、これは差動増幅用トランジスタＱ１，Ｑ２の動作
点を従来例と同じにして説明の便宜を計るためである。
従って定電流源ＣＳに流れる電流を従来例の２倍とする
ことは絶対必要な条件ではない。
た定電流源ＣＳに流れる電流を従来例の場合の２倍とし
たが、これは差動増幅用トランジスタＱ１，Ｑ２の動作
点を従来例と同じにして説明の便宜を計るためである。
従って定電流源ＣＳに流れる電流を従来例の２倍とする
ことは絶対必要な条件ではない。
【００３８】また、図３の従来例の説明において、増幅
用トランジスタＱ１，Ｑ２の特性のばらつきを押さえる
ためこれらＱ１，Ｑ２のエミッタと定電流源ＣＳの一端
との間に直列に抵抗を挿入することもあり得ることを述
べた。このような方法は図１の回路でも同様に可能であ
り図１のトランジスタＱ１，Ｑ２のエミッタと定電流源
ＣＳの一端との間に直列抵抗を挿入して、トランジスタ
Ｑ１，Ｑ２の特性のばらつきの影響を低減することがで
きる。ただし、この場合に第３のトランジスタＱ３およ
び第４のトランジスタＱ４のエミッタと定電流源ＣＳの
一端との間には直列抵抗は必ずしも必要がなく、あるい
は直列抵抗を挿入するとしても第１および第２のトラン
ジスタＱ１，Ｑ２のエミッタに挿入するものより小さな
値とするのが好ましい。トランジスタＱ３，Ｑ４のエミ
ッタに直列抵抗を挿入せず、あるいはエミッタの直列抵
抗をより小さくすることにより、寄生容量Ｃｅを充放電
する電流がＣＭＲＲ向上用のトランジスタＱ３，Ｑ４に
より多く流れるようになり、ＣＭＲＲをさらに向上させ
ることが可能になる。
用トランジスタＱ１，Ｑ２の特性のばらつきを押さえる
ためこれらＱ１，Ｑ２のエミッタと定電流源ＣＳの一端
との間に直列に抵抗を挿入することもあり得ることを述
べた。このような方法は図１の回路でも同様に可能であ
り図１のトランジスタＱ１，Ｑ２のエミッタと定電流源
ＣＳの一端との間に直列抵抗を挿入して、トランジスタ
Ｑ１，Ｑ２の特性のばらつきの影響を低減することがで
きる。ただし、この場合に第３のトランジスタＱ３およ
び第４のトランジスタＱ４のエミッタと定電流源ＣＳの
一端との間には直列抵抗は必ずしも必要がなく、あるい
は直列抵抗を挿入するとしても第１および第２のトラン
ジスタＱ１，Ｑ２のエミッタに挿入するものより小さな
値とするのが好ましい。トランジスタＱ３，Ｑ４のエミ
ッタに直列抵抗を挿入せず、あるいはエミッタの直列抵
抗をより小さくすることにより、寄生容量Ｃｅを充放電
する電流がＣＭＲＲ向上用のトランジスタＱ３，Ｑ４に
より多く流れるようになり、ＣＭＲＲをさらに向上させ
ることが可能になる。
【００３９】図２は、本発明の別の実施形態に係わる差
動増幅回路の概略の構成を示す。同図の差動増幅回路で
は、前記図１の差動増幅回路における第１および第２の
トランジスタＱ１，Ｑ２のコレクタはそれぞれ負荷抵抗
Ｒｌ１，Ｒｌ２を介して電圧ＶＤＤ１の高電圧側電源端
子に接続されている。また、前記図１の差動増幅回路に
おける第３および第４のトランジスタＱ３，Ｑ４のコレ
クタは電圧ＶＤＤ１より低い電圧ＶＤＤ２の第２の高電
圧側電源端子に接続されている。その他の部分は図１に
示されたものと同じ回路構成を有し、図１と同一の部分
は同一参照符号で示されている。なお、電圧ＶＤＤ１は
前記図１の差動増幅回路における電圧ＶＤＤと同じでも
よい。
動増幅回路の概略の構成を示す。同図の差動増幅回路で
は、前記図１の差動増幅回路における第１および第２の
トランジスタＱ１，Ｑ２のコレクタはそれぞれ負荷抵抗
Ｒｌ１，Ｒｌ２を介して電圧ＶＤＤ１の高電圧側電源端
子に接続されている。また、前記図１の差動増幅回路に
おける第３および第４のトランジスタＱ３，Ｑ４のコレ
クタは電圧ＶＤＤ１より低い電圧ＶＤＤ２の第２の高電
圧側電源端子に接続されている。その他の部分は図１に
示されたものと同じ回路構成を有し、図１と同一の部分
は同一参照符号で示されている。なお、電圧ＶＤＤ１は
前記図１の差動増幅回路における電圧ＶＤＤと同じでも
よい。
【００４０】図２の差動増幅回路における各電圧は次の
関係を満たすよう選択される。
関係を満たすよう選択される。
【数１１】ＶＤＤ２＜ＶＤＤ１， ＶＤＤ２＞ｍａｘ（Ｖｉｎｐ，Ｖｉｎｎ）なおここで、
ｍａｘ（Ｖｉｎｐ，Ｖｉｎｎ）は入力電圧Ｖｉｎｐおよ
びＶｉｎｐの内の最大値を示す。
ｍａｘ（Ｖｉｎｐ，Ｖｉｎｎ）は入力電圧Ｖｉｎｐおよ
びＶｉｎｐの内の最大値を示す。
【００４１】図２の差動増幅回路では、第３および第４
のトランジスタＱ３，Ｑ４のコレクタを電圧ＶＤＤ１よ
りは低く、入力電圧Ｖｉｎｐ，Ｖｉｎｎより高い別の電
源電圧ＶＤＤ２に接続することにより、これらのトラン
ジスタＱ３，４のコレクタ・エミッタ間電圧を低下さ
せ、回路の消費電力を低減することができる。なお、図
２の回路の動作は図１のものと同じであり、従来の差動
増幅回路と比較してＣＭＲＲの向上などのすぐれた効果
を達成できる。
のトランジスタＱ３，Ｑ４のコレクタを電圧ＶＤＤ１よ
りは低く、入力電圧Ｖｉｎｐ，Ｖｉｎｎより高い別の電
源電圧ＶＤＤ２に接続することにより、これらのトラン
ジスタＱ３，４のコレクタ・エミッタ間電圧を低下さ
せ、回路の消費電力を低減することができる。なお、図
２の回路の動作は図１のものと同じであり、従来の差動
増幅回路と比較してＣＭＲＲの向上などのすぐれた効果
を達成できる。
【００４２】なお、上記各実施形態では、差動増幅回路
は全てＮＰＮ型のバイポーラトランジスタで構成されて
いるものとして説明したが、バイポーラトランジスタは
ＰＮＰ型のものを使用することもできる。また、バイポ
ーラトランジスタに代えて、あるいはバイポーラトラン
ジスタと共に接合型電界効果トランジスタＪＦＥＴやＭ
ＯＳトランジスタを用いても同様に構成できる。ＪＦＥ
ＴやＭＯＳトランジスタを使用する場合は、上述の説明
におけるベース、エミッタ、コレクタをそれぞれゲー
ト、ソース、ドレインに置き換えれば良い。すなわち、
本発明は制御電極および主電流経路を備えた任意の増幅
素子を使用して実現できる。
は全てＮＰＮ型のバイポーラトランジスタで構成されて
いるものとして説明したが、バイポーラトランジスタは
ＰＮＰ型のものを使用することもできる。また、バイポ
ーラトランジスタに代えて、あるいはバイポーラトラン
ジスタと共に接合型電界効果トランジスタＪＦＥＴやＭ
ＯＳトランジスタを用いても同様に構成できる。ＪＦＥ
ＴやＭＯＳトランジスタを使用する場合は、上述の説明
におけるベース、エミッタ、コレクタをそれぞれゲー
ト、ソース、ドレインに置き換えれば良い。すなわち、
本発明は制御電極および主電流経路を備えた任意の増幅
素子を使用して実現できる。
【００４３】
【発明の効果】以上のように、本発明によれば、簡単な
回路構成により、特に高周波域における同相信号除去比
ＣＭＲＲを向上させることが可能になり、高周波域での
Ｓ／Ｎの良好な信号処理が可能になる。
回路構成により、特に高周波域における同相信号除去比
ＣＭＲＲを向上させることが可能になり、高周波域での
Ｓ／Ｎの良好な信号処理が可能になる。
【図１】本発明の一実施形態に係わる差動増幅回路の概
略の構成を示す電気回路図である。
略の構成を示す電気回路図である。
【図２】本発明の別の実施形態に係わる差動増幅回路の
概略の構成を示す電気回路図である。
概略の構成を示す電気回路図である。
【図３】従来の差動増幅回路の概略の構成を示す電気回
路図である。
路図である。
Ｑ１，Ｑ２，Ｑ３，Ｑ４ ＮＰＮトランジスタ Ｒｌ１，Ｒｌ２ 負荷抵抗 ＣＳ 定電流源 Ｃｅ 寄生容量 Ｒｅ１，Ｒｅ２，Ｒｅ３，Ｒｅ４ エミッタ抵抗
Claims (6)
- 【請求項１】 それぞれ主電流経路の一端が共通の定電
流源を介して第１の電源端子にかつ主電流経路の他端が
別個の負荷素子を介して第２の電源端子に接続された第
１および第２の増幅素子を備え、前記第１の増幅素子の
制御電極は反転入力端子に、前記第２の増幅素子の制御
電極は非反転入力端子に接続された差動増幅回路におい
て、 それぞれ主電流経路の一端が前記共通の定電流源を介し
て前記第１の電源端子にかつ主電流経路の他端が前記第
２の電源端子に接続された第３および第４の増幅素子を
さらに備え、該第３および第４の増幅素子の制御電極は
それぞれ前記反転入力端子および前記非反転入力端子に
接続されていることを特徴とする差動増幅回路。 - 【請求項２】 前記第１の増幅素子と前記共通の定電流
源との間、および前記第２の増幅素子と前記共通の定電
流源との間がそれぞれインピーダンス素子を介して接続
されていることを特徴とする請求項１に記載の差動増幅
回路。 - 【請求項３】 それぞれ少なくとも第１および第２の主
電流電極および制御電極を備えた第１および第２の増幅
素子を具備し、前記第１および第２の増幅素子の第１の
主電流電極は共に共通の定電流源を介して第１の電源端
子に接続され、前記第１および第２の増幅素子の第２の
主電流電極はそれぞれ別個の負荷素子を介して第２の電
源端子に接続され、前記第１および第２の増幅素子の制
御電極はそれぞれ反転入力端子および非反転入力端子に
接続された差動増幅回路において、 それぞれ少なくとも第１および第２の主電流電極および
制御電極を備えた第３および第４の増幅素子を備え、前
記第３および第４の増幅素子の第１の主電流電極は共に
前記共通の定電流源を介して前記第１の電源端子に接続
され、前記第３および第４の増幅素子の第２の主電流電
極は前記第２の電源端子に接続され、かつ前記第３およ
び第４の増幅素子の制御電極はそれぞれ前記反転入力端
子および非反転入力端子に接続されていることを特徴と
する差動増幅回路。 - 【請求項４】 前記第１および第２の増幅素子の第１の
主電流電極はそれぞれインピーダンス素子を介して前記
定電流源に接続されていることを特徴とする請求項３に
記載の差動増幅回路。 - 【請求項５】 それぞれエミッタが共通の定電流源を介
して第１の電源端子に接続され、コレクタが各々別個の
負荷素子を介して第２の電源端子に接続された第１およ
び第２のトランジスタを備え、該第１のトランジスタの
ベースが反転入力端子に接続されかつ前記第２のトラン
ジスタのベースが非反転入力端子に接続された差動増幅
回路において、 ベースが前記反転入力端子に接続され、エミッタが前記
共通の定電流源を介して前記第１の電源端子に接続さ
れ、コレクタが前記第２の電源端子に接続された第３の
トランジスタと、 ベースが前記非反転入力端子に接続され、エミッタが前
記共通の定電流源を介して前記第１の電源端子に接続さ
れ、かつコレクタが前記第２の電源端子に接続された第
４のトランジスタと、 を具備することを特徴とする差動増幅回路。 - 【請求項６】 前記第１および第２のトランジスタのエ
ミッタはそれぞれインピーダンス素子を介して前記共通
の定電流源に接続されていることを特徴とする請求項５
に記載の差動増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8298227A JPH10126172A (ja) | 1996-10-22 | 1996-10-22 | 差動増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8298227A JPH10126172A (ja) | 1996-10-22 | 1996-10-22 | 差動増幅回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10126172A true JPH10126172A (ja) | 1998-05-15 |
Family
ID=17856884
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8298227A Pending JPH10126172A (ja) | 1996-10-22 | 1996-10-22 | 差動増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10126172A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002052861A3 (en) * | 2000-12-27 | 2003-10-16 | Koninkl Philips Electronics Nv | Dvd-asi signal inverting adapter and system |
| KR100427878B1 (ko) * | 2000-09-29 | 2004-04-30 | 가부시끼가이샤 도시바 | 증폭회로 |
| JP2007067656A (ja) * | 2005-08-30 | 2007-03-15 | Toshiba Corp | 演算増幅器 |
| KR100783492B1 (ko) | 2004-07-31 | 2007-12-11 | 인티그런트 테크놀로지즈(주) | 차동증폭회로 및 이를 포함한 믹서회로 |
| KR100955822B1 (ko) | 2008-02-29 | 2010-05-06 | 인티그런트 테크놀로지즈(주) | 선형성이 향상된 차동 증폭 회로 |
| US10862445B2 (en) | 2017-12-22 | 2020-12-08 | Rohm Co., Ltd. | Magnetic disk device capable of adjusting frequency of output signals for an in-phase AC current signal inputs |
-
1996
- 1996-10-22 JP JP8298227A patent/JPH10126172A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100427878B1 (ko) * | 2000-09-29 | 2004-04-30 | 가부시끼가이샤 도시바 | 증폭회로 |
| WO2002052861A3 (en) * | 2000-12-27 | 2003-10-16 | Koninkl Philips Electronics Nv | Dvd-asi signal inverting adapter and system |
| KR100783492B1 (ko) | 2004-07-31 | 2007-12-11 | 인티그런트 테크놀로지즈(주) | 차동증폭회로 및 이를 포함한 믹서회로 |
| JP2007067656A (ja) * | 2005-08-30 | 2007-03-15 | Toshiba Corp | 演算増幅器 |
| KR100955822B1 (ko) | 2008-02-29 | 2010-05-06 | 인티그런트 테크놀로지즈(주) | 선형성이 향상된 차동 증폭 회로 |
| US10862445B2 (en) | 2017-12-22 | 2020-12-08 | Rohm Co., Ltd. | Magnetic disk device capable of adjusting frequency of output signals for an in-phase AC current signal inputs |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7724087B2 (en) | High speed differential receiver with rail to rail common mode operation having a symmetrical differential output signal with low skew | |
| JP4698776B2 (ja) | 低電圧二重平衡型ミキサー回路装置 | |
| US7471150B2 (en) | Class AB folded cascode stage and method for low noise, low power, low-offset operational amplifier | |
| JP2003158432A (ja) | サンプルホールド回路 | |
| US20090261903A1 (en) | Variable gain rf amplifier | |
| JP3713071B2 (ja) | トライ・ステート・ビデオ・バス駆動装置および方法 | |
| JP2622321B2 (ja) | 高周波数クロス接合折返しカスコード回路 | |
| JP3944541B2 (ja) | 増幅回路装置 | |
| JPH10126172A (ja) | 差動増幅回路 | |
| JP3544954B2 (ja) | 差動増幅回路、ミキサ回路および可変利得増幅回路 | |
| JP4295109B2 (ja) | 電力増幅器モジュール | |
| EP1345320A2 (en) | Amplifier and tuner | |
| US6867649B2 (en) | Common-mode and differential-mode compensation for operational amplifier circuits | |
| JP3097563B2 (ja) | 利得可変増幅器 | |
| US20030020543A1 (en) | Bipolar differential amplifier | |
| US7612609B1 (en) | Self-stabilizing differential load circuit with well controlled complex impedance | |
| US7019590B1 (en) | Self-stabilizing differential load circuit with well controlled impedance | |
| JP3885875B2 (ja) | 等価インダクタ回路 | |
| JP6230903B2 (ja) | 低雑音増幅器 | |
| JPH08237049A (ja) | 増幅器回路 | |
| JP4180307B2 (ja) | 低入力インピーダンス増幅器 | |
| JP4221131B2 (ja) | 可変利得増幅回路 | |
| JP2000091857A (ja) | オペアンプ及びそれを用いたボルテージフォロワ回路 | |
| US7095279B2 (en) | AC differential amplifier with reduced low corner frequency | |
| JP2009021685A (ja) | 定電流源回路及び差動増幅装置 |