JP4221131B2 - 可変利得増幅回路 - Google Patents
可変利得増幅回路 Download PDFInfo
- Publication number
- JP4221131B2 JP4221131B2 JP36693799A JP36693799A JP4221131B2 JP 4221131 B2 JP4221131 B2 JP 4221131B2 JP 36693799 A JP36693799 A JP 36693799A JP 36693799 A JP36693799 A JP 36693799A JP 4221131 B2 JP4221131 B2 JP 4221131B2
- Authority
- JP
- Japan
- Prior art keywords
- transistors
- transistor
- base
- bias
- power supply
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Television Receiver Circuits (AREA)
- Control Of Amplification And Gain Control (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、いわゆるＴＶチューナやＢＳチューナ等における高周波帯の信号を増幅するための可変利得増幅回路に係り、特に、歪み特性の改善を図ったものに関する。
【０００２】
【従来の技術】
従来、この種の増幅回路としては、例えば、図６に示されたような構成を有してなる可変利得増幅回路が公知・周知となっている。
すなわち、同図を参照しつつ、この可変利得増幅回路について説明すれば、まず、この可変利得増幅回路は、２つの差動増幅回路１０１，１０２を有して構成されたものとなっている。
第１の差動増幅回路１０１は、ｎｐｎ形の第１及び第２のトランジスタ１，２を有してなり、第１及び第２のトランジスタ１，２は、相互にエミッタが接続されると共に、第１の定電流源３１と第１の入力端子５１に接続されたものとなっている。また、第１のトランジスタ１のコレクタは、第１のコレクタ抵抗器１１ａを介して直流電源３０に接続されると共に第１の出力端子５３に接続される一方、第２のトランジスタ２のコレクタは、直接に直流電源３０に接続されている。
第２の差動増幅回路１０２は、ｎｐｎ形の第３及び第４のトランジスタ３，４を有してなり、第３及び第４のトランジスタ３，４は、相互にエミッタが接続されると共に、第２の定電流源３２と第２の入力端子５２に接続されたものとなっている。また、第４のトランジスタ４のコレクタは、第２のコレクタ抵抗器１２ａを介して直流電源３０に接続されると共に第２の出力端子５４に接続される一方、第３のトランジスタ３のコレクタは、直接に直流電源３０に接続されている。
【０００３】
また、第１及び第４のトランジスタ１，４のベースには、直流電源３０とアースとの間に直列接続された第１及び第２の分圧用抵抗器６１，６２により分圧された電圧が印加されるようになっている一方、第２及び第３のトランジスタ２，３のベースには、第１及び第２の入力端子５１，５２への入力信号の大きさに応じて出力電圧が変化するよう構成されてなる可変バイアス電源４３の電圧がバイアス抵抗器６３を介して印加されるようになっている。
かかる構成の可変利得増幅回路においては、第１及び第２の入力端子５１，５２における入力信号が小さい場合には、可変バイアス電源４３からの電圧は、第１及び第２の分圧用抵抗器６１，６２による分圧電圧よりも小さくなり、そのため、第１及び第４のトランジスタ１，４のコレクタ電流が流れることとなる。
一方、入力信号が大きくなると、可変バイアス電源４３からの電圧は、第１及び第２の分圧用抵抗器６１，６２による分圧電圧よりも大きくなり、そのため、第１及び第４のトランジスタ１，４のコレクタ電流は小さくなる一方、第２及び第３のトランジスタ２，３のコレクタ電流が流れることとなる。
このように入力信号が大きい場合には、第１及び第４のトランジスタ１，４の電流が小さくなり、増幅利得の制御がなされるような構成となっている。
【０００４】
【発明が解決しようとする課題】
しかしながら、上述の従来回路においては、第１乃至第４のトランジスタ１〜４のいずれも、そのベースには、抵抗器６１，６２，６３を介して、それぞれのバイアス電圧が印加される構成となっているため、エミッタ側からの入力信号に対するインピーダンスが比較的高く、そのため、これら第１乃至第４のトランジスタ１〜４のベースバイアスが不安定となり易く、バイアスバランスが崩れて高周波歪みが大きくなるという問題があった。
本発明は、かかる実状に鑑みてなされたもので、ベースインピーダンスが低く、従来に比して歪み特性の良好な可変利得増幅回路を提供するものである。
本発明の他の目的は、入力信号の周波数に関わらず出力特性の安定した可変利得増幅回路を提供することにある。
【０００５】
【課題を解決するための手段】
上記発明の目的を達成するため、本発明に係る可変利得増幅回路は、
第１及び第２のトランジスタを有し、各々のエミッタが相互に接続されてなる第１の差動増幅回路と、
第３及び第４のトランジスタを有し、各々のエミッタが相互に接続されてなる第２の差動増幅回路とが設けられ、
前記第１及び第２のトランジスタのエミッタと、前記第３及び第４のトランジスタのエミッタとの間に入力信号が印加され、
前記第１及び第４のトランジスタの各々のコレクタには、それぞれインピーダンス素子を介して、前記第２及び第３のトランジスタのコレクタには、直接に、それぞれ直流電源電圧が印加され、
前記第１及び第４のトランジスタのベースには、第１のバイアス電圧が、前記第２及び第３のトランジスタのベースには、第２のバイアス電圧が、それぞれ印加されて、前記第１及び第４のトランジスタの各々のコレクタの間に出力信号が得られるよう構成されてなる可変利得増幅回路であって、
前記第１及び第４のトランジスタのベースには、エミッタフォロア回路に構成されてなる第１のベースバイアス供給回路を介して第１のバイアス電源による前記第１のバイアス電圧が、前記第２及び第３のトランジスタのベースには、エミッタフォロア回路に構成されてなる第２のベースバイアス供給回路を介して第２のバイアス電源による前記第２のバイアス電圧が、それぞれ印加され、
前記第１のベースバイアス供給回路においては、エミッタフォロア回路を構成するトランジスタのベースと前記直流電源電圧を出力する直流電源との間に、第１のコンデンサが接続され、
前記第２のベースバイアス供給回路においては、エミッタフォロア回路を構成するトランジスタのベースと前記直流電源電圧を出力する直流電源との間に、第２のコンデンサが接続されてなるものである。
【０００６】
かかる構成においては、差動増幅回路を構成するトランジスタのベースバイアス電圧を供給するベースバイアス供給回路は、エミッタフォロア回路に構成されており、しかも、このエミッタフォロア回路のトランジスタのベースと直流電源との間にコンデンサが接続されたものとなっているため、差動増幅回路を構成するトランジスタのベースには、コンデンサの容量Ｃ×エミッタフォロア回路のトランジスタの電流増幅率で表される容量を有するコンデンサが接続されたと等価な状態となり、その結果、従来に比して差動増幅回路を構成するトランジスタのベースインピーダンスが低下することとなり、安定したベースバイアスの供給が実現されるものである。
【０００７】
また、本発明に係る可変利得増幅回路は、
第１及び第２のトランジスタを有し、各々のエミッタが相互に接続されてなる第１の差動増幅回路と、
第３及び第４のトランジスタを有し、各々のエミッタが相互に接続されてなる第２の差動増幅回路と、
入力信号を平衡増幅して前記第１及び第２の差動増幅回路へ出力する平衡増幅回路とが設けられ、
前記第１及び第２のトランジスタのエミッタと、前記第３及び第４のトランジスタのエミッタとの間に入力信号が印加され、
前記第１及び第４のトランジスタの各々のコレクタには、それぞれインピーダンス素子を介して、前記第２及び第３のトランジスタのコレクタには、直接に、それぞれ直流電源電圧が印加され、
前記第１及び第４のトランジスタのベースには、第１のバイアス電圧が、前記第２及び第３のトランジスタのベースには、第２のバイアス電圧が、それぞれ印加されて、前記第１及び第４のトランジスタの各々のコレクタの間に出力信号が得られるよう構成されてなる可変利得増幅回路であって、
前記第１及び第４のトランジスタのベースには、エミッタフォロア回路に構成されてなる第１のベースバイアス供給回路を介して第１のバイアス電源による前記第１のバイアス電圧が、前記第２及び第３のトランジスタのベースには、エミッタフォロア回路に構成されてなる第２のベースバイアス供給回路を介して第２のバイアス電源による前記第２のバイアス電圧が、それぞれ印加され、
前記第１のベースバイアス供給回路においては、エミッタフォロア回路を構成するトランジスタのベースと前記直流電源電圧を出力する直流電源との間に、第１のコンデンサが接続され、
前記第２のベースバイアス供給回路においては、エミッタフォロア回路を構成するトランジスタのベースと前記直流電源電圧を出力する直流電源との間に、第２のコンデンサが接続されてなるものであっても好適である。
【０００８】
かかる構成においては、入力信号が平衡増幅回路を介して第１及び第２の差動増幅回路へ印加される点を除けば、先の可変利得増幅回路と同様な動作により、差動増幅回路を構成するトランジスタのベースインピーダンスが低く、安定したベースバイアスの供給が実現されるものである。
【０００９】
【発明の実施の形態】
以下、本発明の実施の形態について、図１乃至図５を参照しつつ説明する。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。なお、図６に示された従来回路における構成要素と同一の構成要素については、同一の符号を付すこととする。
最初に、第１の発明に係る可変利得増幅回路Ｓ１の基本回路構成について図１を参照しつつ説明する。
この可変利得増幅回路Ｓ１は、第１及び第２の差動増幅回路１０１，１０２と、第１及び第２のベースバイアス供給回路２０１，２０２を有して構成されたものとなっている。
すなわち、第１の差動増幅回路１０１は、ｎｐｎ形の第１及び第２のトランジスタ１，２を有してなり、第１及び第２のトランジスタ１，２は、相互にエミッタが接続されると共に、第１の定電流源３１及び第１の入力端子５１に接続されたものとなっている。また、第１のトランジスタ１のコレクタは、第１のインピーダンス素子１１を介して直流電源３０に接続されると共に第１の出力端子５３に接続される一方、第２のトランジスタ２のコレクタは、直流電源３０に直接接続されている。
【００１０】
また、第２の差動増幅回路１０２は、ｎｐｎ形の第３及び第４のトランジスタ３，４を有してなり、第３及び第４のトランジスタ３，４は、相互にエミッタが接続されると共に、第２の定電流源３２と第２の入力端子５２に接続されたものとなっている。また、第４のトランジスタ４のコレクタは、第２のインピーダンス素子１２を介して直流電源３０に接続されると共に第２の出力端子５４に接続される一方、第３のトランジスタ３のコレクタは、直流電源３０に直接接続されている。
【００１１】
第１のベースバイアス供給回路２０１は、ｎｐｎ形の第５のトランジスタ５と、第１のコンデンサ２１と、第１の固定バイアス電源としての第１のバイアス電源４１とを主たる構成要素として、いわゆるエミッタフォロア回路が形成されたものとなっている。
すなわち、第５のトランジスタ５のコレクタは、直流電源３０に直接接続される一方、エミッタは、第１及び第４のトランジスタ１，４のベースと共に第３の定電流源３３に接続されている。また、第５のトランジスタ５のベースは、所定の第１のバイアス電圧を出力する第１のバイアス電源４１に接続されると共に、直流電源３０との間に、第１のコンデンサ２１が接続されたものとなっている。
【００１２】
また、第２のベースバイアス供給回路２０２は、ｎｐｎ形の第６のトランジスタ６と、第２のコンデンサ２２と、可変バイアス電源４３とを主たる構成要素として、いわゆるエミッタフォロア回路が形成されたものとなっている。
すなわち、第６のトランジスタ６のコレクタは、直流電源３０に直接接続される一方、エミッタは、第２及び第３のトランジスタ２，３のベースと共に第４の定電流源３４に接続されている。また、第６のトランジスタ６のベースは、可変バイアス電源４３に接続されると共に、直流電源３０との間に、第２のコンデンサ２２が接続されたものとなっている。ここで、可変バイアス電源４３は、第１及び第２の入力端子５１，５２に印加される入力信号の大きさに応じて出力電圧が変化するように構成されてなるものである。
【００１３】
なお、上記構成において、第１のコンデンサ２１を、直流電源３０と第５のトランジスタ５のベースとの間に、第２のコンデンサ２２を、直流電源３０と第６のトランジスタ６のベースとの間に、それぞれ接続したが、第１のコンデンサ２１を第５のトランジスタ５のベースとアースとの間に、第２のコンデンサ２２を第６のトランジスタ６のベースとアースとの間に、それぞれ接続するようにしてもよい。
【００１４】
次に、かかる構成における動作について説明すれば、入力信号の大きさに応じて第１及び第２の差動増幅回路１０１，１０２の利得制御が行われるという点では、従来回路と基本的に同様である。
すなわち、まず、第１及び第２の入力端子５１，５２における入力信号が小さい場合には、可変バイアス電源４３の電圧は、第１のバイアス電源４１の電圧よりも小さくなり、そのため、第１及び第４のトランジスタ１，４のコレクタ電流が流れることとなる。この場合、第１及び第４のトランジスタ１，４のベースには、第５のトランジスタ５のエミッタから第１のバイアス電源４１による第１のバイアス電圧が、第２及び第３のトランジスタ２，３のベースには、第６のトランジスタ６のエミッタから可変バイアス電源４３による第２のバイアス電圧が、それぞれ印加されることとなる。
【００１５】
一方、入力信号が大きくなると、可変バイアス電源４３の電圧は、第１のバイアス電源４１の電圧よりも大きくなり、そのため、第１及び第４のトランジスタ１，４のコレクタ電流は小さくなり、入力信号の大小に応じた増幅利得の制御がなされるようになっている。
ここで、第１及び第４のトランジスタ１，４のベース側から第５のトランジスタ５のエミッタ側を見た場合、第５のトランジスタ５がいわゆるエミッタフォロア回路に構成されているため、第５のトランジスタ５のエミッタ接地電流増幅率をｈfe1、第１のコンデンサ２１の静電容量をＣ１とすれば、静電容量は、ほぼｈfe1倍に見えることとなる。すなわち、換言すれば、第１及び第４のトランジスタ１，４のベースと直流電源３０との間に、ｈfe1×Ｃ１の静電容量を有するコンデンサが接続されたと等価な状態となる。
一方、第２及び第３のトランジスタ２，３のベース側から第６のトランジスタ６のエミッタ側を見た場合も同様である。すなわち、第６のトランジスタ６がエミッタフォロア回路を構成しているため、第２及び第３のトランジスタ２，３のベースと直流電源３０との間に、ｈfe2×Ｃ２の静電容量を有するコンデンサが接続されたと等価な状態となる。ここで、ｈfe2は、第６のトランジスタ６のエミッタ接地電流増幅率であり、Ｃ２は、第２のコンデンサ２２の静電容量である。
【００１６】
このように、第１乃至第４のトランジスタ１〜４の各々のベースに大容量のコンデンサが接続されたと等価な状態となることで、高周波のみならず低周波においても、ベースインピーダンスが低いものとなり、それによって、従来と異なり、ベースに印加されるバイアスが安定化されることとなる。
【００１７】
次に、この可変利得増幅回路Ｓ１のより具体的な回路構成例について図２を参照しつつ説明する。なお、図１に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明することとする。
この図２に示された可変利得増幅回路Ｓ１ａは、先の図１における第１のインピーダンス素子１１として第１のコレクタ抵抗器１１ａが、第２のインピーダンス素子１２として第２のコレクタ抵抗器１２ａが、それぞれ用いられた点を除けば、他の回路構成は、図１に示されたものと同一のものである。
したがって、かかる可変利得増幅回路Ｓ１ａの動作も、基本的には、図１に示された基本回路構成例と同様であるので、ここでの再度の説明は省略することとする。
【００１８】
この可変利得増幅回路Ｓ１ａの代表的な歪み特性について、従来回路との比較において図５及び図７を参照しつつ説明する。まず、図５及び図７において、横軸の利得制御電圧は、この可変利得増幅回路ｓ１ａ及び従来回路（図６参照）のいずれにおいても、第２及び第３のトランジスタ２，３のベースに印加される可変バイアス電源４３による電圧を、縦軸は、第１及び第２の出力端子５３，５４間に得られる出力電圧のレベルを、それぞれ示すものである。そして、いずれの特性線図においても、「受信信号」と表記された特性線は、第１及び第２の入力端子５１，５２に印加された入力信号のレベルを示し、「歪み信号」と表記された特性線は、「受信信号」と表記された特性線で示された入力信号に対する３次相互変調歪み成分の出力信号のレベルを示すものである。
本発明に係る可変利得増幅回路Ｓ１ａと従来回路における歪み信号のレベルを比較して見ると、特に、利得制御電圧が小さい範囲において、本発明に係る可変利得増幅回路Ｓ１ａにおいては、歪み信号のレベルが従来回路に比して大凡２０ｄＢ強改善されていることが確認でき、本発明に係る可変利得増幅回路Ｓ１ａが歪み特性の改善に有効であることが理解できるものとなっている。
【００１９】
次に、第２の発明に係る可変利得増幅回路Ｓ２の基本回路構成について、図３を参照しつつ説明する。なお、図１又は図２に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明することとする。なお、図１又は図２に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明することとする。
この可変利得増幅回路Ｓ２は、第１及び第２の差動増幅回路１０１，１０２と、平衡増幅回路１０３と、第１乃至第３のベースバイアス供給回路２０１〜２０３を有して構成されたものとなっている。
すなわち、第１の差動増幅回路１０１は、ｎｐｎ形の第１及び第２のトランジスタ１，２を有してなり、第１及び第２のトランジスタ１，２は、相互にエミッタが接続されると共に、平衡増幅回路１０３の第７のトランジスタ７のコレクタに接続されたものとなっている。そして、第１のトランジスタ１のコレクタは、第１のインピーダンス素子１１を介して直流電源３０に接続されると共に第１の出力端子５３に接続される一方、第２のトランジスタ２のコレクタは、直流電源３０に直接接続されている。
【００２０】
また、第２の差動増幅回路１０２は、ｎｐｎ形の第３及び第４のトランジスタ３，４を有してなり、第３及び第４のトランジスタ３，４は、相互にエミッタが接続されると共に、平衡増幅回路１０３の第８のトランジスタ８のコレクタに接続されたものとなっている。また、第４のトランジスタ４のコレクタは、第２のインピーダンス素子１２を介して直流電源３０に接続されると共に第２の出力端子５４に接続される一方、第３のトランジスタ３のコレクタは、直流電源３０に直接接続されている。
【００２１】
平衡増幅回路１０３は、ｎｐｎ形の第７及び第８のトランジスタ７，８を有してなり、第７及び第８のトランジスタ７，８のコレクタは、上述したように第１及び第２の差動増幅回路１０１，１０２へそれぞれ接続されたものとなっている一方、第７のトランジスタ７のエミッタは、第１の定電流源３１及び第１の入力端子５１に接続され、また、第８のトランジスタ８のエミッタは、第２の定電流源３２及び第２の入力端子５２に接続されたものとなっている。さらに、第７及び第８のトランジスタ７，８は、ベースが相互に接続されて、後述する第３のベースバイアス供給回路２０３へ接続されたものとなっている。
【００２２】
第１のベースバイアス供給回路２０１は、ｎｐｎ形の第５のトランジスタ５と、第１のコンデンサ２１と、第１のバイアス電源４１とを主たる構成要素として、いわゆるエミッタフォロア回路が形成されたものとなっている。
すなわち、第５のトランジスタ５のコレクタは、直流電源３０に直接接続される一方、エミッタは、第１及び第４のトランジスタ１，４のベースと共に第３の定電流源３３に接続されている。また、第５のトランジスタ５のベースは、所定の第１のバイアス電圧を出力する第１のバイアス電源４１に接続されると共に、直流電源３０との間に、第１のコンデンサ２１が接続されたものとなっている。
【００２３】
また、第２のベースバイアス供給回路２０２は、ｎｐｎ形の第６のトランジスタ６と、第２のコンデンサ２２と、可変バイアス電源４３とを主たる構成要素として、いわゆるエミッタフォロア回路が形成されたものとなっている。
すなわち、第６のトランジスタ６のコレクタは、直流電源３０に直接接続される一方、エミッタは、第２及び第３のトランジスタ２，３のベースと共に第４の定電流源３４に接続されている。また、第６のトランジスタ６のベースは、可変バイアス電源４３に接続されると共に、直流電源３０との間に、第２のコンデンサ２２が接続されたものとなっている。ここで、可変バイアス電源４３は、第１及び第２の入力端子５１，５２に印加される入力信号の大きさに応じて出力電圧が変化するように構成されてなるものである。
【００２４】
さらに、第３のベースバイアス供給回路２０３は、ｎｐｎ形の第９のトランジスタ９と、第３のコンデンサ２３と、第２の固定バイアス電源としての第２のバイアス電源４２とを主たる構成要素として、いわゆるエミッタフォロア回路が形成されたものとなっている。
すなわち、第９のトランジスタ９のコレクタは、直流電源３０に直接接続される一方、エミッタは、第７及び第８のトランジスタ７，８のベースと共に第５の定電流源３５に接続されている。また、第９のトランジスタ９のベースは、所定の第３のバイアス電圧を出力する第２のバイアス電源４２に接続されると共に、直流電源３０との間に、第３のコンデンサ２３が接続されたものとなっている。
【００２５】
なお、上記構成において、第１のコンデンサ２１を、直流電源３０と第５のトランジスタ５のベースとの間に、第２のコンデンサ２２を、直流電源３０と第６のトランジスタ６のベースとの間に、第３のコンデンサ２３を、直流電源３０と第９のトランジスタ９のベースとの間に、それぞれ接続したが、第１のコンデンサ２１を第５のトランジスタ５のベースとアースとの間に、第２のコンデンサ２２を第６のトランジスタ６のベースとアースとの間に、第３のコンデンサ２３を、第９のトランジスタ９のベースとアースとの間に、それぞれ接続するようにしてもよい。
【００２６】
かかる構成においては、入力信号が平衡増幅回路１０３により平衡増幅を受け、第１及び第２の差動増幅回路１０１，１０２へ入力される点を除けば、基本的な動作は、図図１に示された基本回路構成例と同様であるので、ここでの再度の説明は省略することとする。
したがって、第７及び第８のトランジスタ７，８についても、先に図１で説明したと同様に、第３のベースバイアス供給回路２０３がエミッタフォロア回路を構成したものとなっていることから、第７及び第８のトランジスタ７，８のベースには、ｈfe3×Ｃ３の静電容量を有するコンデンサが接続されたと等価な状態である。ここで、ｈfe3は、第９のトランジスタ９のエミッタ接地電流増幅率であり、Ｃ３は、第３のコンデンサ２３の静電容量である。
【００２７】
このように、第１乃至第４のトランジスタ１〜４、第７及び第８のトランジスタ７，８の各々のベースに大容量のコンデンサが接続されたと等価な状態となることで、高周波のみならず低周波においても、ベースインピーダンスが低いものとなり、それによって、従来と異なり、ベースに印加されるバイアスが安定化されることとなる。
【００２８】
次に、この可変利得増幅回路Ｓ２のより具体的な回路構成例について図４を参照しつつ説明する。なお、図３に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明することとする。
この図４に示された可変利得増幅回路Ｓ２ａは、先の図３における第１のインピーダンス素子１１として第１のコレクタ抵抗器１１ａが、第２のインピーダンス素子１２として第２のコレクタ抵抗器１２ａが、それぞれ用いられた点を除けば、他の回路構成は、図３に示されたものと同一のものである。
したがって、かかる可変利得増幅回路Ｓ２ａの動作も、基本的には、図３に示された基本回路構成例と同様であるので、ここでの再度の説明は省略することとする。
【００２９】
なお、上述した構成例においては、第１及び第４のトランジスタ１，４に固定バイアスが、第２及び第３のトランジスタ２，３に可変バイアスが、それぞれ印加されるようにしたが、逆であってもよいものである。すなわち、第５のトランジスタ５のベースに、可変バイアス電源４３が、第６のトランジスタ６のベースに第１のバイアス電源４１が、それぞれ接続された構成としてもよいものである。
【００３０】
【発明の効果】
以上、述べたように、本発明によれば、可変利得増幅回路を構成するトランジスタのベースインピーダンスが低下するような構成とすることにより、従来と異なり、高ベースインピーダンスに起因するベースバイアスの不安定さがなくなるため、入力信号の周波数変化に関わらず安定したバイアス供給がなされ、そのため、従来と異なり、出力信号の歪み特性の劣化が低減され、出力特性の良好な可変利得増幅回路を提供することができるという効果を奏するものである。
【図面の簡単な説明】
【図１】第１の発明に係る可変利得増幅回路の基本回路構成を示す回路図である。
【図２】図１に示された可変利得増幅回路のより具体的な回路構成例を示す回路図である。
【図３】第２の発明に係る可変利得増幅回路の基本回路構成を示す回路図である。
【図４】図３に示された可変利得増幅回路のより具体的な回路構成例を示す回路図である。
【図５】本発明に係る可変利得増幅回路の利得制御電圧に対する歪み信号のレベル変化を示す特性線図である。
【図６】従来回路の一構成例を示す回路図である。
【図７】図６に示された従来回路の利得制御電圧に対する歪み信号のレベル変化を示す特性線図である。
【符号の説明】
１０１…第１の差動増幅回路
１０２…第２の差動増幅回路
１０３…平衡増幅回路
２０１…第１のベースバイアス供給回路
２０２…第２のベースバイアス供給回路
２０３…第３のベースバイアス供給回路
【発明の属する技術分野】
本発明は、いわゆるＴＶチューナやＢＳチューナ等における高周波帯の信号を増幅するための可変利得増幅回路に係り、特に、歪み特性の改善を図ったものに関する。
【０００２】
【従来の技術】
従来、この種の増幅回路としては、例えば、図６に示されたような構成を有してなる可変利得増幅回路が公知・周知となっている。
すなわち、同図を参照しつつ、この可変利得増幅回路について説明すれば、まず、この可変利得増幅回路は、２つの差動増幅回路１０１，１０２を有して構成されたものとなっている。
第１の差動増幅回路１０１は、ｎｐｎ形の第１及び第２のトランジスタ１，２を有してなり、第１及び第２のトランジスタ１，２は、相互にエミッタが接続されると共に、第１の定電流源３１と第１の入力端子５１に接続されたものとなっている。また、第１のトランジスタ１のコレクタは、第１のコレクタ抵抗器１１ａを介して直流電源３０に接続されると共に第１の出力端子５３に接続される一方、第２のトランジスタ２のコレクタは、直接に直流電源３０に接続されている。
第２の差動増幅回路１０２は、ｎｐｎ形の第３及び第４のトランジスタ３，４を有してなり、第３及び第４のトランジスタ３，４は、相互にエミッタが接続されると共に、第２の定電流源３２と第２の入力端子５２に接続されたものとなっている。また、第４のトランジスタ４のコレクタは、第２のコレクタ抵抗器１２ａを介して直流電源３０に接続されると共に第２の出力端子５４に接続される一方、第３のトランジスタ３のコレクタは、直接に直流電源３０に接続されている。
【０００３】
また、第１及び第４のトランジスタ１，４のベースには、直流電源３０とアースとの間に直列接続された第１及び第２の分圧用抵抗器６１，６２により分圧された電圧が印加されるようになっている一方、第２及び第３のトランジスタ２，３のベースには、第１及び第２の入力端子５１，５２への入力信号の大きさに応じて出力電圧が変化するよう構成されてなる可変バイアス電源４３の電圧がバイアス抵抗器６３を介して印加されるようになっている。
かかる構成の可変利得増幅回路においては、第１及び第２の入力端子５１，５２における入力信号が小さい場合には、可変バイアス電源４３からの電圧は、第１及び第２の分圧用抵抗器６１，６２による分圧電圧よりも小さくなり、そのため、第１及び第４のトランジスタ１，４のコレクタ電流が流れることとなる。
一方、入力信号が大きくなると、可変バイアス電源４３からの電圧は、第１及び第２の分圧用抵抗器６１，６２による分圧電圧よりも大きくなり、そのため、第１及び第４のトランジスタ１，４のコレクタ電流は小さくなる一方、第２及び第３のトランジスタ２，３のコレクタ電流が流れることとなる。
このように入力信号が大きい場合には、第１及び第４のトランジスタ１，４の電流が小さくなり、増幅利得の制御がなされるような構成となっている。
【０００４】
【発明が解決しようとする課題】
しかしながら、上述の従来回路においては、第１乃至第４のトランジスタ１〜４のいずれも、そのベースには、抵抗器６１，６２，６３を介して、それぞれのバイアス電圧が印加される構成となっているため、エミッタ側からの入力信号に対するインピーダンスが比較的高く、そのため、これら第１乃至第４のトランジスタ１〜４のベースバイアスが不安定となり易く、バイアスバランスが崩れて高周波歪みが大きくなるという問題があった。
本発明は、かかる実状に鑑みてなされたもので、ベースインピーダンスが低く、従来に比して歪み特性の良好な可変利得増幅回路を提供するものである。
本発明の他の目的は、入力信号の周波数に関わらず出力特性の安定した可変利得増幅回路を提供することにある。
【０００５】
【課題を解決するための手段】
上記発明の目的を達成するため、本発明に係る可変利得増幅回路は、
第１及び第２のトランジスタを有し、各々のエミッタが相互に接続されてなる第１の差動増幅回路と、
第３及び第４のトランジスタを有し、各々のエミッタが相互に接続されてなる第２の差動増幅回路とが設けられ、
前記第１及び第２のトランジスタのエミッタと、前記第３及び第４のトランジスタのエミッタとの間に入力信号が印加され、
前記第１及び第４のトランジスタの各々のコレクタには、それぞれインピーダンス素子を介して、前記第２及び第３のトランジスタのコレクタには、直接に、それぞれ直流電源電圧が印加され、
前記第１及び第４のトランジスタのベースには、第１のバイアス電圧が、前記第２及び第３のトランジスタのベースには、第２のバイアス電圧が、それぞれ印加されて、前記第１及び第４のトランジスタの各々のコレクタの間に出力信号が得られるよう構成されてなる可変利得増幅回路であって、
前記第１及び第４のトランジスタのベースには、エミッタフォロア回路に構成されてなる第１のベースバイアス供給回路を介して第１のバイアス電源による前記第１のバイアス電圧が、前記第２及び第３のトランジスタのベースには、エミッタフォロア回路に構成されてなる第２のベースバイアス供給回路を介して第２のバイアス電源による前記第２のバイアス電圧が、それぞれ印加され、
前記第１のベースバイアス供給回路においては、エミッタフォロア回路を構成するトランジスタのベースと前記直流電源電圧を出力する直流電源との間に、第１のコンデンサが接続され、
前記第２のベースバイアス供給回路においては、エミッタフォロア回路を構成するトランジスタのベースと前記直流電源電圧を出力する直流電源との間に、第２のコンデンサが接続されてなるものである。
【０００６】
かかる構成においては、差動増幅回路を構成するトランジスタのベースバイアス電圧を供給するベースバイアス供給回路は、エミッタフォロア回路に構成されており、しかも、このエミッタフォロア回路のトランジスタのベースと直流電源との間にコンデンサが接続されたものとなっているため、差動増幅回路を構成するトランジスタのベースには、コンデンサの容量Ｃ×エミッタフォロア回路のトランジスタの電流増幅率で表される容量を有するコンデンサが接続されたと等価な状態となり、その結果、従来に比して差動増幅回路を構成するトランジスタのベースインピーダンスが低下することとなり、安定したベースバイアスの供給が実現されるものである。
【０００７】
また、本発明に係る可変利得増幅回路は、
第１及び第２のトランジスタを有し、各々のエミッタが相互に接続されてなる第１の差動増幅回路と、
第３及び第４のトランジスタを有し、各々のエミッタが相互に接続されてなる第２の差動増幅回路と、
入力信号を平衡増幅して前記第１及び第２の差動増幅回路へ出力する平衡増幅回路とが設けられ、
前記第１及び第２のトランジスタのエミッタと、前記第３及び第４のトランジスタのエミッタとの間に入力信号が印加され、
前記第１及び第４のトランジスタの各々のコレクタには、それぞれインピーダンス素子を介して、前記第２及び第３のトランジスタのコレクタには、直接に、それぞれ直流電源電圧が印加され、
前記第１及び第４のトランジスタのベースには、第１のバイアス電圧が、前記第２及び第３のトランジスタのベースには、第２のバイアス電圧が、それぞれ印加されて、前記第１及び第４のトランジスタの各々のコレクタの間に出力信号が得られるよう構成されてなる可変利得増幅回路であって、
前記第１及び第４のトランジスタのベースには、エミッタフォロア回路に構成されてなる第１のベースバイアス供給回路を介して第１のバイアス電源による前記第１のバイアス電圧が、前記第２及び第３のトランジスタのベースには、エミッタフォロア回路に構成されてなる第２のベースバイアス供給回路を介して第２のバイアス電源による前記第２のバイアス電圧が、それぞれ印加され、
前記第１のベースバイアス供給回路においては、エミッタフォロア回路を構成するトランジスタのベースと前記直流電源電圧を出力する直流電源との間に、第１のコンデンサが接続され、
前記第２のベースバイアス供給回路においては、エミッタフォロア回路を構成するトランジスタのベースと前記直流電源電圧を出力する直流電源との間に、第２のコンデンサが接続されてなるものであっても好適である。
【０００８】
かかる構成においては、入力信号が平衡増幅回路を介して第１及び第２の差動増幅回路へ印加される点を除けば、先の可変利得増幅回路と同様な動作により、差動増幅回路を構成するトランジスタのベースインピーダンスが低く、安定したベースバイアスの供給が実現されるものである。
【０００９】
【発明の実施の形態】
以下、本発明の実施の形態について、図１乃至図５を参照しつつ説明する。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。なお、図６に示された従来回路における構成要素と同一の構成要素については、同一の符号を付すこととする。
最初に、第１の発明に係る可変利得増幅回路Ｓ１の基本回路構成について図１を参照しつつ説明する。
この可変利得増幅回路Ｓ１は、第１及び第２の差動増幅回路１０１，１０２と、第１及び第２のベースバイアス供給回路２０１，２０２を有して構成されたものとなっている。
すなわち、第１の差動増幅回路１０１は、ｎｐｎ形の第１及び第２のトランジスタ１，２を有してなり、第１及び第２のトランジスタ１，２は、相互にエミッタが接続されると共に、第１の定電流源３１及び第１の入力端子５１に接続されたものとなっている。また、第１のトランジスタ１のコレクタは、第１のインピーダンス素子１１を介して直流電源３０に接続されると共に第１の出力端子５３に接続される一方、第２のトランジスタ２のコレクタは、直流電源３０に直接接続されている。
【００１０】
また、第２の差動増幅回路１０２は、ｎｐｎ形の第３及び第４のトランジスタ３，４を有してなり、第３及び第４のトランジスタ３，４は、相互にエミッタが接続されると共に、第２の定電流源３２と第２の入力端子５２に接続されたものとなっている。また、第４のトランジスタ４のコレクタは、第２のインピーダンス素子１２を介して直流電源３０に接続されると共に第２の出力端子５４に接続される一方、第３のトランジスタ３のコレクタは、直流電源３０に直接接続されている。
【００１１】
第１のベースバイアス供給回路２０１は、ｎｐｎ形の第５のトランジスタ５と、第１のコンデンサ２１と、第１の固定バイアス電源としての第１のバイアス電源４１とを主たる構成要素として、いわゆるエミッタフォロア回路が形成されたものとなっている。
すなわち、第５のトランジスタ５のコレクタは、直流電源３０に直接接続される一方、エミッタは、第１及び第４のトランジスタ１，４のベースと共に第３の定電流源３３に接続されている。また、第５のトランジスタ５のベースは、所定の第１のバイアス電圧を出力する第１のバイアス電源４１に接続されると共に、直流電源３０との間に、第１のコンデンサ２１が接続されたものとなっている。
【００１２】
また、第２のベースバイアス供給回路２０２は、ｎｐｎ形の第６のトランジスタ６と、第２のコンデンサ２２と、可変バイアス電源４３とを主たる構成要素として、いわゆるエミッタフォロア回路が形成されたものとなっている。
すなわち、第６のトランジスタ６のコレクタは、直流電源３０に直接接続される一方、エミッタは、第２及び第３のトランジスタ２，３のベースと共に第４の定電流源３４に接続されている。また、第６のトランジスタ６のベースは、可変バイアス電源４３に接続されると共に、直流電源３０との間に、第２のコンデンサ２２が接続されたものとなっている。ここで、可変バイアス電源４３は、第１及び第２の入力端子５１，５２に印加される入力信号の大きさに応じて出力電圧が変化するように構成されてなるものである。
【００１３】
なお、上記構成において、第１のコンデンサ２１を、直流電源３０と第５のトランジスタ５のベースとの間に、第２のコンデンサ２２を、直流電源３０と第６のトランジスタ６のベースとの間に、それぞれ接続したが、第１のコンデンサ２１を第５のトランジスタ５のベースとアースとの間に、第２のコンデンサ２２を第６のトランジスタ６のベースとアースとの間に、それぞれ接続するようにしてもよい。
【００１４】
次に、かかる構成における動作について説明すれば、入力信号の大きさに応じて第１及び第２の差動増幅回路１０１，１０２の利得制御が行われるという点では、従来回路と基本的に同様である。
すなわち、まず、第１及び第２の入力端子５１，５２における入力信号が小さい場合には、可変バイアス電源４３の電圧は、第１のバイアス電源４１の電圧よりも小さくなり、そのため、第１及び第４のトランジスタ１，４のコレクタ電流が流れることとなる。この場合、第１及び第４のトランジスタ１，４のベースには、第５のトランジスタ５のエミッタから第１のバイアス電源４１による第１のバイアス電圧が、第２及び第３のトランジスタ２，３のベースには、第６のトランジスタ６のエミッタから可変バイアス電源４３による第２のバイアス電圧が、それぞれ印加されることとなる。
【００１５】
一方、入力信号が大きくなると、可変バイアス電源４３の電圧は、第１のバイアス電源４１の電圧よりも大きくなり、そのため、第１及び第４のトランジスタ１，４のコレクタ電流は小さくなり、入力信号の大小に応じた増幅利得の制御がなされるようになっている。
ここで、第１及び第４のトランジスタ１，４のベース側から第５のトランジスタ５のエミッタ側を見た場合、第５のトランジスタ５がいわゆるエミッタフォロア回路に構成されているため、第５のトランジスタ５のエミッタ接地電流増幅率をｈfe1、第１のコンデンサ２１の静電容量をＣ１とすれば、静電容量は、ほぼｈfe1倍に見えることとなる。すなわち、換言すれば、第１及び第４のトランジスタ１，４のベースと直流電源３０との間に、ｈfe1×Ｃ１の静電容量を有するコンデンサが接続されたと等価な状態となる。
一方、第２及び第３のトランジスタ２，３のベース側から第６のトランジスタ６のエミッタ側を見た場合も同様である。すなわち、第６のトランジスタ６がエミッタフォロア回路を構成しているため、第２及び第３のトランジスタ２，３のベースと直流電源３０との間に、ｈfe2×Ｃ２の静電容量を有するコンデンサが接続されたと等価な状態となる。ここで、ｈfe2は、第６のトランジスタ６のエミッタ接地電流増幅率であり、Ｃ２は、第２のコンデンサ２２の静電容量である。
【００１６】
このように、第１乃至第４のトランジスタ１〜４の各々のベースに大容量のコンデンサが接続されたと等価な状態となることで、高周波のみならず低周波においても、ベースインピーダンスが低いものとなり、それによって、従来と異なり、ベースに印加されるバイアスが安定化されることとなる。
【００１７】
次に、この可変利得増幅回路Ｓ１のより具体的な回路構成例について図２を参照しつつ説明する。なお、図１に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明することとする。
この図２に示された可変利得増幅回路Ｓ１ａは、先の図１における第１のインピーダンス素子１１として第１のコレクタ抵抗器１１ａが、第２のインピーダンス素子１２として第２のコレクタ抵抗器１２ａが、それぞれ用いられた点を除けば、他の回路構成は、図１に示されたものと同一のものである。
したがって、かかる可変利得増幅回路Ｓ１ａの動作も、基本的には、図１に示された基本回路構成例と同様であるので、ここでの再度の説明は省略することとする。
【００１８】
この可変利得増幅回路Ｓ１ａの代表的な歪み特性について、従来回路との比較において図５及び図７を参照しつつ説明する。まず、図５及び図７において、横軸の利得制御電圧は、この可変利得増幅回路ｓ１ａ及び従来回路（図６参照）のいずれにおいても、第２及び第３のトランジスタ２，３のベースに印加される可変バイアス電源４３による電圧を、縦軸は、第１及び第２の出力端子５３，５４間に得られる出力電圧のレベルを、それぞれ示すものである。そして、いずれの特性線図においても、「受信信号」と表記された特性線は、第１及び第２の入力端子５１，５２に印加された入力信号のレベルを示し、「歪み信号」と表記された特性線は、「受信信号」と表記された特性線で示された入力信号に対する３次相互変調歪み成分の出力信号のレベルを示すものである。
本発明に係る可変利得増幅回路Ｓ１ａと従来回路における歪み信号のレベルを比較して見ると、特に、利得制御電圧が小さい範囲において、本発明に係る可変利得増幅回路Ｓ１ａにおいては、歪み信号のレベルが従来回路に比して大凡２０ｄＢ強改善されていることが確認でき、本発明に係る可変利得増幅回路Ｓ１ａが歪み特性の改善に有効であることが理解できるものとなっている。
【００１９】
次に、第２の発明に係る可変利得増幅回路Ｓ２の基本回路構成について、図３を参照しつつ説明する。なお、図１又は図２に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明することとする。なお、図１又は図２に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明することとする。
この可変利得増幅回路Ｓ２は、第１及び第２の差動増幅回路１０１，１０２と、平衡増幅回路１０３と、第１乃至第３のベースバイアス供給回路２０１〜２０３を有して構成されたものとなっている。
すなわち、第１の差動増幅回路１０１は、ｎｐｎ形の第１及び第２のトランジスタ１，２を有してなり、第１及び第２のトランジスタ１，２は、相互にエミッタが接続されると共に、平衡増幅回路１０３の第７のトランジスタ７のコレクタに接続されたものとなっている。そして、第１のトランジスタ１のコレクタは、第１のインピーダンス素子１１を介して直流電源３０に接続されると共に第１の出力端子５３に接続される一方、第２のトランジスタ２のコレクタは、直流電源３０に直接接続されている。
【００２０】
また、第２の差動増幅回路１０２は、ｎｐｎ形の第３及び第４のトランジスタ３，４を有してなり、第３及び第４のトランジスタ３，４は、相互にエミッタが接続されると共に、平衡増幅回路１０３の第８のトランジスタ８のコレクタに接続されたものとなっている。また、第４のトランジスタ４のコレクタは、第２のインピーダンス素子１２を介して直流電源３０に接続されると共に第２の出力端子５４に接続される一方、第３のトランジスタ３のコレクタは、直流電源３０に直接接続されている。
【００２１】
平衡増幅回路１０３は、ｎｐｎ形の第７及び第８のトランジスタ７，８を有してなり、第７及び第８のトランジスタ７，８のコレクタは、上述したように第１及び第２の差動増幅回路１０１，１０２へそれぞれ接続されたものとなっている一方、第７のトランジスタ７のエミッタは、第１の定電流源３１及び第１の入力端子５１に接続され、また、第８のトランジスタ８のエミッタは、第２の定電流源３２及び第２の入力端子５２に接続されたものとなっている。さらに、第７及び第８のトランジスタ７，８は、ベースが相互に接続されて、後述する第３のベースバイアス供給回路２０３へ接続されたものとなっている。
【００２２】
第１のベースバイアス供給回路２０１は、ｎｐｎ形の第５のトランジスタ５と、第１のコンデンサ２１と、第１のバイアス電源４１とを主たる構成要素として、いわゆるエミッタフォロア回路が形成されたものとなっている。
すなわち、第５のトランジスタ５のコレクタは、直流電源３０に直接接続される一方、エミッタは、第１及び第４のトランジスタ１，４のベースと共に第３の定電流源３３に接続されている。また、第５のトランジスタ５のベースは、所定の第１のバイアス電圧を出力する第１のバイアス電源４１に接続されると共に、直流電源３０との間に、第１のコンデンサ２１が接続されたものとなっている。
【００２３】
また、第２のベースバイアス供給回路２０２は、ｎｐｎ形の第６のトランジスタ６と、第２のコンデンサ２２と、可変バイアス電源４３とを主たる構成要素として、いわゆるエミッタフォロア回路が形成されたものとなっている。
すなわち、第６のトランジスタ６のコレクタは、直流電源３０に直接接続される一方、エミッタは、第２及び第３のトランジスタ２，３のベースと共に第４の定電流源３４に接続されている。また、第６のトランジスタ６のベースは、可変バイアス電源４３に接続されると共に、直流電源３０との間に、第２のコンデンサ２２が接続されたものとなっている。ここで、可変バイアス電源４３は、第１及び第２の入力端子５１，５２に印加される入力信号の大きさに応じて出力電圧が変化するように構成されてなるものである。
【００２４】
さらに、第３のベースバイアス供給回路２０３は、ｎｐｎ形の第９のトランジスタ９と、第３のコンデンサ２３と、第２の固定バイアス電源としての第２のバイアス電源４２とを主たる構成要素として、いわゆるエミッタフォロア回路が形成されたものとなっている。
すなわち、第９のトランジスタ９のコレクタは、直流電源３０に直接接続される一方、エミッタは、第７及び第８のトランジスタ７，８のベースと共に第５の定電流源３５に接続されている。また、第９のトランジスタ９のベースは、所定の第３のバイアス電圧を出力する第２のバイアス電源４２に接続されると共に、直流電源３０との間に、第３のコンデンサ２３が接続されたものとなっている。
【００２５】
なお、上記構成において、第１のコンデンサ２１を、直流電源３０と第５のトランジスタ５のベースとの間に、第２のコンデンサ２２を、直流電源３０と第６のトランジスタ６のベースとの間に、第３のコンデンサ２３を、直流電源３０と第９のトランジスタ９のベースとの間に、それぞれ接続したが、第１のコンデンサ２１を第５のトランジスタ５のベースとアースとの間に、第２のコンデンサ２２を第６のトランジスタ６のベースとアースとの間に、第３のコンデンサ２３を、第９のトランジスタ９のベースとアースとの間に、それぞれ接続するようにしてもよい。
【００２６】
かかる構成においては、入力信号が平衡増幅回路１０３により平衡増幅を受け、第１及び第２の差動増幅回路１０１，１０２へ入力される点を除けば、基本的な動作は、図図１に示された基本回路構成例と同様であるので、ここでの再度の説明は省略することとする。
したがって、第７及び第８のトランジスタ７，８についても、先に図１で説明したと同様に、第３のベースバイアス供給回路２０３がエミッタフォロア回路を構成したものとなっていることから、第７及び第８のトランジスタ７，８のベースには、ｈfe3×Ｃ３の静電容量を有するコンデンサが接続されたと等価な状態である。ここで、ｈfe3は、第９のトランジスタ９のエミッタ接地電流増幅率であり、Ｃ３は、第３のコンデンサ２３の静電容量である。
【００２７】
このように、第１乃至第４のトランジスタ１〜４、第７及び第８のトランジスタ７，８の各々のベースに大容量のコンデンサが接続されたと等価な状態となることで、高周波のみならず低周波においても、ベースインピーダンスが低いものとなり、それによって、従来と異なり、ベースに印加されるバイアスが安定化されることとなる。
【００２８】
次に、この可変利得増幅回路Ｓ２のより具体的な回路構成例について図４を参照しつつ説明する。なお、図３に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明することとする。
この図４に示された可変利得増幅回路Ｓ２ａは、先の図３における第１のインピーダンス素子１１として第１のコレクタ抵抗器１１ａが、第２のインピーダンス素子１２として第２のコレクタ抵抗器１２ａが、それぞれ用いられた点を除けば、他の回路構成は、図３に示されたものと同一のものである。
したがって、かかる可変利得増幅回路Ｓ２ａの動作も、基本的には、図３に示された基本回路構成例と同様であるので、ここでの再度の説明は省略することとする。
【００２９】
なお、上述した構成例においては、第１及び第４のトランジスタ１，４に固定バイアスが、第２及び第３のトランジスタ２，３に可変バイアスが、それぞれ印加されるようにしたが、逆であってもよいものである。すなわち、第５のトランジスタ５のベースに、可変バイアス電源４３が、第６のトランジスタ６のベースに第１のバイアス電源４１が、それぞれ接続された構成としてもよいものである。
【００３０】
【発明の効果】
以上、述べたように、本発明によれば、可変利得増幅回路を構成するトランジスタのベースインピーダンスが低下するような構成とすることにより、従来と異なり、高ベースインピーダンスに起因するベースバイアスの不安定さがなくなるため、入力信号の周波数変化に関わらず安定したバイアス供給がなされ、そのため、従来と異なり、出力信号の歪み特性の劣化が低減され、出力特性の良好な可変利得増幅回路を提供することができるという効果を奏するものである。
【図面の簡単な説明】
【図１】第１の発明に係る可変利得増幅回路の基本回路構成を示す回路図である。
【図２】図１に示された可変利得増幅回路のより具体的な回路構成例を示す回路図である。
【図３】第２の発明に係る可変利得増幅回路の基本回路構成を示す回路図である。
【図４】図３に示された可変利得増幅回路のより具体的な回路構成例を示す回路図である。
【図５】本発明に係る可変利得増幅回路の利得制御電圧に対する歪み信号のレベル変化を示す特性線図である。
【図６】従来回路の一構成例を示す回路図である。
【図７】図６に示された従来回路の利得制御電圧に対する歪み信号のレベル変化を示す特性線図である。
【符号の説明】
１０１…第１の差動増幅回路
１０２…第２の差動増幅回路
１０３…平衡増幅回路
２０１…第１のベースバイアス供給回路
２０２…第２のベースバイアス供給回路
２０３…第３のベースバイアス供給回路
Claims (9)
- 第１及び第２のトランジスタを有し、各々のエミッタが相互に接続されてなる第１の差動増幅回路と、
第３及び第４のトランジスタを有し、各々のエミッタが相互に接続されてなる第２の差動増幅回路とが設けられ、
前記第１及び第２のトランジスタのエミッタと、前記第３及び第４のトランジスタのエミッタとの間に入力信号が印加され、
前記第１及び第４のトランジスタの各々のコレクタには、それぞれインピーダンス素子を介して、前記第２及び第３のトランジスタのコレクタには、直接に、それぞれ直流電源電圧が印加され、
前記第１及び第４のトランジスタのベースには、第１のバイアス電圧が、前記第２及び第３のトランジスタのベースには、第２のバイアス電圧が、それぞれ印加されて、前記第１及び第４のトランジスタの各々のコレクタの間に出力信号が得られるよう構成されてなる可変利得増幅回路であって、
前記第１及び第４のトランジスタのベースには、エミッタフォロア回路に構成されてなる第１のベースバイアス供給回路を介して第１のバイアス電源による前記第１のバイアス電圧が、前記第２及び第３のトランジスタのベースには、エミッタフォロア回路に構成されてなる第２のベースバイアス供給回路を介して第２のバイアス電源による前記第２のバイアス電圧が、それぞれ印加され、
前記第１のベースバイアス供給回路においては、エミッタフォロア回路を構成するトランジスタのベースと前記直流電源電圧を出力する直流電源との間に、第１のコンデンサが接続され、
前記第２のベースバイアス供給回路においては、エミッタフォロア回路を構成するトランジスタのベースと前記直流電源電圧を出力する直流電源との間に、第２のコンデンサが接続されてなることを特徴とする可変利得増幅回路。 - 第１及び第２のトランジスタのエミッタには、第１の定電流源が接続され、
第３及び第４のトランジスタのエミッタには、第２の定電流源が接続され、
第１のベースバイアス供給回路は、第１及び第４のトランジスタと同一極性の第５のトランジスタを有し、前記第５のトランジスタのエミッタは、前記第１及び第４のトランジスタのベースに接続されると共に、第３の定電流源に接続される一方、前記第５のトランジスタのコレクタには、直流電源電圧が印加され、また、前記第５のトランジスタのベースと前記直流電源電圧を出力する直流電源との間には、第１のコンデンサが接続されると共に、所定の電圧を出力する第１の固定バイアス電源が接続され、
第２のベースバイアス供給回路は、第２及び第３のトランジスタと同一極性の第６のトランジスタを有し、前記第６のトランジスタのエミッタは、前記第２及び第３のトランジスタのベースに接続されると共に、第４の定電流源に接続される一方、前記第６のトランジスタのコレクタには、直流電源電圧が印加され、また、前記第６のトランジスタのベースと前記直流電源電圧を出力する直流電源との間には、第２のコンデンサが接続されると共に、入力信号の大きさに応じて出力電圧が変化する可変バイアス電源が接続されてなることを特徴とする請求項１記載の可変利得増幅回路。 - 第１の固定バイアス電源を第６のトランジスタのベースに、可変バイアス電源を第５のトランジスタのベースに、それぞれ接続してなることを特徴とする請求項２記載の可変利得増幅回路。
- 第１及び第２のトランジスタを有し、各々のエミッタが相互に接続されてなる第１の差動増幅回路と、
第３及び第４のトランジスタを有し、各々のエミッタが相互に接続されてなる第２の差動増幅回路と、
入力信号を平衡増幅して前記第１及び第２の差動増幅回路へ出力する平衡増幅回路とが設けられ、
前記第１及び第２のトランジスタのエミッタと、前記第３及び第４のトランジスタのエミッタとの間に入力信号が印加され、
前記第１及び第４のトランジスタの各々のコレクタには、それぞれインピーダンス素子を介して、前記第２及び第３のトランジスタのコレクタには、直接に、それぞれ直流電源電圧が印加され、
前記第１及び第４のトランジスタのベースには、第１のバイアス電圧が、前記第２及び第３のトランジスタのベースには、第２のバイアス電圧が、それぞれ印加されて、前記第１及び第４のトランジスタの各々のコレクタの間に出力信号が得られるよう構成されてなる可変利得増幅回路であって、
前記第１及び第４のトランジスタのベースには、エミッタフォロア回路に構成されてなる第１のベースバイアス供給回路を介して第１のバイアス電源による前記第１のバイアス電圧が、前記第２及び第３のトランジスタのベースには、エミッタフォロア回路に構成されてなる第２のベースバイアス供給回路を介して第２のバイアス電源による前記第２のバイアス電圧が、それぞれ印加され、
前記第１のベースバイアス供給回路においては、エミッタフォロア回路を構成するトランジスタのベースと前記直流電源電圧を出力する直流電源との間に、第１のコンデンサが接続され、
前記第２のベースバイアス供給回路においては、エミッタフォロア回路を構成するトランジスタのベースと前記直流電源電圧を出力する直流電源との間に、第２のコンデンサが接続されてなることを特徴とする可変利得増幅回路。 - 第１のベースバイアス供給回路は、第１及び第４のトランジスタと同一極性の第５のトランジスタを有し、前記第５のトランジスタのエミッタは、前記第１及び第４のトランジスタのベースに接続されると共に、第３の定電流源に接続される一方、前記第５のトランジスタのコレクタには、直流電源電圧が印加され、また、前記第５のトランジスタのベースと前記直流電源電圧を出力する直流電源との間には、第１のコンデンサが接続されると共に、所定の電圧を出力する第１の固定バイアス電源が接続され、
第２のベースバイアス供給回路は、第２及び第３のトランジスタと同一極性の第６のトランジスタを有し、前記第６のトランジスタのエミッタは、前記第２及び第３のトランジスタのベースに接続されると共に、第４の定電流源に接続される一方、前記第６のトランジスタのコレクタには、直流電源電圧が印加され、また、前記第６のトランジスタのベースと前記直流電源電圧を出力する直流電源との間には、第２のコンデンサが接続されると共に、入力信号の大きさに応じて出力電圧が変化する可変バイアス電源が接続され
平衡増幅回路は、ベースが相互に接続された第７及び第８のトランジスタを有し、前記第７のトランジスタのコレクタは、第１及び第２のトランジスタのエミッタに、前記第８のトランジスタのコレクタは、第３及び第４のトランジスタのエミッタに、それぞれ接続される一方、前記第７のトランジスタのエミッタは、第１の定電流源に、前記第８のトランジスタのエミッタは、第２の定電流源に、それぞれ接続されると共に、前記第７のトランジスタのエミッタと前記第８のトランジスタのエミッタとの間に入力信号が印加され、
前記第７及び第８のトランジスタのベースには、第３のベースバイアス供給回路を介して第３のバイアス電圧が印加され、
第３のベースバイアス供給回路は、
第７及び第８のトランジスタと同一極性の第９のトランジスタを有し、前記第９のトランジスタのエミッタは、前記第７及び第８のトランジスタのベースに接続されると共に、第５の定電流源に接続される一方、前記第９のトランジスタのコレクタには、直流電源電圧が印加され、また、前記第９のトランジスタのベースと前記直流電源電圧を出力する直流電源との間には、第３のコンデンサが接続されると共に、所定の電圧を出力する第２の固定バイアス電源が接続されてなることを特徴とする請求項４記載の可変利得増幅回路。 - 第１の固定バイアス電源を第６のトランジスタのベースに、可変バイアス電源を第５のトランジスタのベースに、それぞれ接続してなることを特徴とする請求項２記載の可変利得増幅回路。
- 第１のコンデンサを第５のトランジスタのベースとアースとの間に接続してなることを特徴とする請求項２、請求項３、請求項５又は請求項６記載の可変利得増幅回路。
- 第２のコンデンサを第６のトランジスタのベースとアースとの間に接続してなることを特徴とする請求項２、請求項３、請求項５又は請求項６記載の可変利得増幅回路。
- 第３のコンデンサを第９のトランジスタのベースとアースとの間に接続してなることを特徴とする請求項５又は請求項６記載の可変利得増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP36693799A JP4221131B2 (ja) | 1999-12-24 | 1999-12-24 | 可変利得増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP36693799A JP4221131B2 (ja) | 1999-12-24 | 1999-12-24 | 可変利得増幅回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001185968A JP2001185968A (ja) | 2001-07-06 |
| JP4221131B2 true JP4221131B2 (ja) | 2009-02-12 |
Family
ID=18488065
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP36693799A Expired - Fee Related JP4221131B2 (ja) | 1999-12-24 | 1999-12-24 | 可変利得増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4221131B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5308243B2 (ja) * | 2009-06-10 | 2013-10-09 | 株式会社日立製作所 | 可変ゲイン回路 |
-
1999
- 1999-12-24 JP JP36693799A patent/JP4221131B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2001185968A (ja) | 2001-07-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100427878B1 (ko) | 증폭회로 | |
| US5774019A (en) | Low distortion differential amplifier circuit | |
| US4758796A (en) | Bridge amplifier operating from an asymmetrical power supply | |
| US5945880A (en) | Low noise amplifier | |
| JP4221131B2 (ja) | 可変利得増幅回路 | |
| US6278299B1 (en) | Voltage to current converter | |
| JP2966902B2 (ja) | 電流差分及び動作増幅器組合せ回路 | |
| US6958650B1 (en) | Push-pull buffer/amplifier | |
| EP1067677B1 (en) | Radio frequency amplifier | |
| JPH07240663A (ja) | アクティブフィルタ回路 | |
| JP2000059147A (ja) | ミキサー回路 | |
| JPS5830787B2 (ja) | 信号処理回路 | |
| JP2796348B2 (ja) | 出力回路 | |
| JPS6123852Y2 (ja) | ||
| US4025870A (en) | Low distortion amplifier having high slew rate and high output impedance | |
| KR20010017641A (ko) | 저 전압용 발룬 회로 | |
| JP3833089B2 (ja) | 可変利得増幅器 | |
| JP2932502B2 (ja) | 差動増幅回路 | |
| JPH0514577Y2 (ja) | ||
| JPH05110354A (ja) | 増幅回路 | |
| JP2848390B2 (ja) | 出力回路 | |
| JPS6330012A (ja) | 差動増幅回路 | |
| JP2600648B2 (ja) | 差動増幅回路 | |
| JP3309878B2 (ja) | アンプ | |
| JPH06350358A (ja) | 平衡変換回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20051228 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080414 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080422 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080612 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20081104 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20081117 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111121 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| LAPS | Cancellation because of no payment of annual fees |