JP2002280850A - 可変利得増幅回路 - Google Patents
可変利得増幅回路Info
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- JP2002280850A JP2002280850A JP2001075097A JP2001075097A JP2002280850A JP 2002280850 A JP2002280850 A JP 2002280850A JP 2001075097 A JP2001075097 A JP 2001075097A JP 2001075097 A JP2001075097 A JP 2001075097A JP 2002280850 A JP2002280850 A JP 2002280850A
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Abstract
(57)【要約】
【課題】 利得可変幅が負荷抵抗器の抵抗値の比とトラ
ンジスタのエミッタ面積の比との積で決定され、出力端
子における直流電位の変動が少ない可変利得増幅回路を
提供する。 【解決手段】 利得制御差動回路Ａ２として、入力差動
回路Ａ１の第１、第２の差動出力電流で各々駆動される
第２差動回路と第３駆動回路を設ける。第２差動回路は
エミッタ結合されたトランジスタ１３、１５、１７、１
９を持ち、第３差動回路はエミッタ結合されたトランジ
スタ１４、１６、１８、２０を持つ。利得制御電圧Ｖd
は、トランジスタ１３、１４の結合ベースと、トランジ
スタ１５〜２０の結合ベースの間に印加する。トランジ
スタ１３、１７、２０のコレクタ電流を直列接続の負荷
抵抗器３１、３３に流し、トランジスタ１５のコレクタ
電流を負荷抵抗器３３に流す。トランジスタ１４、１
８、１９のコレクタ電流を直列接続の負荷抵抗器３２、
３４に流し、トランジスタ１６のコレクタ電流を負荷抵
抗器３４に流す。トランジスタ１３と１４のコレクタ間
から出力電圧ＶOUTを取り出す。
ンジスタのエミッタ面積の比との積で決定され、出力端
子における直流電位の変動が少ない可変利得増幅回路を
提供する。 【解決手段】 利得制御差動回路Ａ２として、入力差動
回路Ａ１の第１、第２の差動出力電流で各々駆動される
第２差動回路と第３駆動回路を設ける。第２差動回路は
エミッタ結合されたトランジスタ１３、１５、１７、１
９を持ち、第３差動回路はエミッタ結合されたトランジ
スタ１４、１６、１８、２０を持つ。利得制御電圧Ｖd
は、トランジスタ１３、１４の結合ベースと、トランジ
スタ１５〜２０の結合ベースの間に印加する。トランジ
スタ１３、１７、２０のコレクタ電流を直列接続の負荷
抵抗器３１、３３に流し、トランジスタ１５のコレクタ
電流を負荷抵抗器３３に流す。トランジスタ１４、１
８、１９のコレクタ電流を直列接続の負荷抵抗器３２、
３４に流し、トランジスタ１６のコレクタ電流を負荷抵
抗器３４に流す。トランジスタ１３と１４のコレクタ間
から出力電圧ＶOUTを取り出す。
Description
【０００１】
【発明の属する技術分野】本発明は、可変利得増幅回路
に関し、さらに言えば、広い利得可変幅を有するととも
に、低周波の入力信号に対して直流結合が可能な（つま
り容量結合が不要な）可変利得増幅回路に関する。
に関し、さらに言えば、広い利得可変幅を有するととも
に、低周波の入力信号に対して直流結合が可能な（つま
り容量結合が不要な）可変利得増幅回路に関する。
【０００２】
【従来の技術】Ｗ−ＣＤＭＡ（Code-Division Multiple
Access）などの移動体通信方式では、移動局と基地局
との間の距離に応じて電力制御を行なうため、当該方式
で使用される携帯端末には８０ｄＢ以上にわたる高精度
の送信電力制御特性が必要とされる。また、近年、この
種の携帯端末には、長い通話可能時間や良好な通話品質
だけでなく、小型で軽量であることも、商品価値を左右
する重要な要素となっている。このため、この種の携帯
端末では、従来、利得可変幅や消費電流、ノイズ、歪み
を各々最適化した複数段の可変利得増幅回路を縦続接続
することにより、これらの要求を満たしている。その例
を図１４に示す。
Access）などの移動体通信方式では、移動局と基地局
との間の距離に応じて電力制御を行なうため、当該方式
で使用される携帯端末には８０ｄＢ以上にわたる高精度
の送信電力制御特性が必要とされる。また、近年、この
種の携帯端末には、長い通話可能時間や良好な通話品質
だけでなく、小型で軽量であることも、商品価値を左右
する重要な要素となっている。このため、この種の携帯
端末では、従来、利得可変幅や消費電流、ノイズ、歪み
を各々最適化した複数段の可変利得増幅回路を縦続接続
することにより、これらの要求を満たしている。その例
を図１４に示す。
【０００３】図１４の例では、第１段の可変利得増幅回
路（Valuable Gain Amplifier, ＶＧＡ）２０１の次
に、レベルシフタ回路２０３と、容量素子からなる結合
回路２０４とを介して、第２段の可変利得増幅回路２０
２が接続されている。一対の入力端子ＩＮとＩＮＸの間
に入力電圧ＶINが差動入力され、第１段の可変利得増幅
回路２０１はそれを増幅して出力電圧ＶOUT’として出
力する。レベルシフタ回路２０３は、こうして出力され
た出力電圧ＶOUT’の直流電位を調整する。結合回路２
０４は、その出力電圧ＶOUT’の直流分をカットして電
圧ＶIN’を生成する。こうして生成された電圧ＶIN’
は、バイアス回路２０５によって生成された所定のバイ
アス電圧と共に、第２段の可変利得増幅回路２０２に入
力される。第２段の可変利得増幅回路２０２は、電圧Ｖ
IN’を増幅して出力電圧ＶOUTを一対の出力端子ＯＵＴ
とＯＵＴＸの間に生成する。
路（Valuable Gain Amplifier, ＶＧＡ）２０１の次
に、レベルシフタ回路２０３と、容量素子からなる結合
回路２０４とを介して、第２段の可変利得増幅回路２０
２が接続されている。一対の入力端子ＩＮとＩＮＸの間
に入力電圧ＶINが差動入力され、第１段の可変利得増幅
回路２０１はそれを増幅して出力電圧ＶOUT’として出
力する。レベルシフタ回路２０３は、こうして出力され
た出力電圧ＶOUT’の直流電位を調整する。結合回路２
０４は、その出力電圧ＶOUT’の直流分をカットして電
圧ＶIN’を生成する。こうして生成された電圧ＶIN’
は、バイアス回路２０５によって生成された所定のバイ
アス電圧と共に、第２段の可変利得増幅回路２０２に入
力される。第２段の可変利得増幅回路２０２は、電圧Ｖ
IN’を増幅して出力電圧ＶOUTを一対の出力端子ＯＵＴ
とＯＵＴＸの間に生成する。
【０００４】上述した要求を満たす従来の可変利得増幅
回路の例としては、特開平１１−１３６０５１号公報、
特開平１１−０５５０５４号公報、特開平１１−２３９
０３４号公報に記載されているものが挙げられる。以
下、これら従来の回路について説明する。
回路の例としては、特開平１１−１３６０５１号公報、
特開平１１−０５５０５４号公報、特開平１１−２３９
０３４号公報に記載されているものが挙げられる。以
下、これら従来の回路について説明する。
【０００５】（従来例１）図７は、特開平１１−１３６
０５１号公報に記載された可変利得増幅回路を示す。
０５１号公報に記載された可変利得増幅回路を示す。
【０００６】図７に示すように、この従来の可変利得増
幅回路は、エミッタ結合された二個のｎｐｎ型バイポー
ラ・トランジスタ５１、５２と定電流源４９を含む入力
差動回路Ａ１と、四個のｎｐｎ型バイポーラ・トランジ
スタ５３、５４、５５、５６を含む利得制御差動回路Ａ
２と、六個の負荷抵抗器７１、７２、７３、７４、７
５、７６とを備えている。この可変利得増幅回路は、電
源端子４７と接地端子４８との間に接続されており、一
対の利得制御端子４１、４２間に入力される利得制御電
圧Ｖdに従って、一対の入力端子４３、４４間に入力さ
れる入力電圧ＶINを差動増幅し、一対の出力端子４５、
４６間に出力電圧ＶOUTを出力する。
幅回路は、エミッタ結合された二個のｎｐｎ型バイポー
ラ・トランジスタ５１、５２と定電流源４９を含む入力
差動回路Ａ１と、四個のｎｐｎ型バイポーラ・トランジ
スタ５３、５４、５５、５６を含む利得制御差動回路Ａ
２と、六個の負荷抵抗器７１、７２、７３、７４、７
５、７６とを備えている。この可変利得増幅回路は、電
源端子４７と接地端子４８との間に接続されており、一
対の利得制御端子４１、４２間に入力される利得制御電
圧Ｖdに従って、一対の入力端子４３、４４間に入力さ
れる入力電圧ＶINを差動増幅し、一対の出力端子４５、
４６間に出力電圧ＶOUTを出力する。
【０００７】入力差動回路Ａ１では、トランジスタ５１
と５２の結合エミッタが定電流源４９の一端に接続され
ており、それらのベースが入力端子４３と４４にそれぞ
れ接続されている。定電流源４９の他端は接地端子４８
に接続されている。
と５２の結合エミッタが定電流源４９の一端に接続され
ており、それらのベースが入力端子４３と４４にそれぞ
れ接続されている。定電流源４９の他端は接地端子４８
に接続されている。
【０００８】利得制御差動回路Ａ２では、トランジスタ
５３と５５の結合エミッタが、入力差動回路Ａ１のトラ
ンジスタ５１のコレクタに接続され、トランジスタ５４
と５６の結合エミッタが、入力差動回路Ａ１のトランジ
スタ５２のコレクタに接続されている。トランジスタ５
３と５４のベースは、利得制御端子４１に共通接続さ
れ、トランジスタ５５と５６のベースは、利得制御端子
４２に共通接続されている。トランジスタ５３と５５の
コレクタは、負荷抵抗器７１と７３を介して電源端子４
７にそれぞれ接続されている。トランジスタ５４と５６
のコレクタは、負荷抵抗器７２と７４を介して電源端子
４７にそれぞれ接続されている。換言すれば、負荷抵抗
器７１と７３は、トランジスタ５３と５５のコレクタと
電源端子４７との間に各々接続され、負荷抵抗器７２と
７４は、トランジスタ５４と５６のコレクタと電源端子
４７との間に各々接続されている。さらに、トランジス
タ５３と５５のコレクタの間には、負荷抵抗器７５が接
続され、トランジスタ５４と５６のコレクタの間には、
負荷抵抗器７６が接続されている。
５３と５５の結合エミッタが、入力差動回路Ａ１のトラ
ンジスタ５１のコレクタに接続され、トランジスタ５４
と５６の結合エミッタが、入力差動回路Ａ１のトランジ
スタ５２のコレクタに接続されている。トランジスタ５
３と５４のベースは、利得制御端子４１に共通接続さ
れ、トランジスタ５５と５６のベースは、利得制御端子
４２に共通接続されている。トランジスタ５３と５５の
コレクタは、負荷抵抗器７１と７３を介して電源端子４
７にそれぞれ接続されている。トランジスタ５４と５６
のコレクタは、負荷抵抗器７２と７４を介して電源端子
４７にそれぞれ接続されている。換言すれば、負荷抵抗
器７１と７３は、トランジスタ５３と５５のコレクタと
電源端子４７との間に各々接続され、負荷抵抗器７２と
７４は、トランジスタ５４と５６のコレクタと電源端子
４７との間に各々接続されている。さらに、トランジス
タ５３と５５のコレクタの間には、負荷抵抗器７５が接
続され、トランジスタ５４と５６のコレクタの間には、
負荷抵抗器７６が接続されている。
【０００９】一方の出力端子４５は、トランジスタ５３
のコレクタに接続され、他方の出力端子４６は、トラン
ジスタ５４のコレクタに接続されている。
のコレクタに接続され、他方の出力端子４６は、トラン
ジスタ５４のコレクタに接続されている。
【００１０】以上の構成を持つ図７の従来の可変利得増
幅回路は、次のように動作する。
幅回路は、次のように動作する。
【００１１】すなわち、一対の入力端子４３と４４の間
に差動入力される入力電圧ＶINは、入力差動回路Ａ１に
おいてトランジスタ５１と５２によって二個の差動電流
に変換される。そして、一方の差動電流は、利得制御差
動回路Ａ２のトランジスタ５３と５５の結合エミッタに
入力される。他方の差動電流は、利得制御差動回路Ａ２
のトランジスタ５４と５６の結合エミッタに入力され
る。こうして利得制御差動回路Ａ２に入力された二個の
差動電流は、一対の利得制御端子４１と４２の間に入力
される利得制御電圧Ｖdに従って、トランジスタ５３と
５５のコレクタとトランジスタ５４と５６のコレクタに
それぞれ分配される。
に差動入力される入力電圧ＶINは、入力差動回路Ａ１に
おいてトランジスタ５１と５２によって二個の差動電流
に変換される。そして、一方の差動電流は、利得制御差
動回路Ａ２のトランジスタ５３と５５の結合エミッタに
入力される。他方の差動電流は、利得制御差動回路Ａ２
のトランジスタ５４と５６の結合エミッタに入力され
る。こうして利得制御差動回路Ａ２に入力された二個の
差動電流は、一対の利得制御端子４１と４２の間に入力
される利得制御電圧Ｖdに従って、トランジスタ５３と
５５のコレクタとトランジスタ５４と５６のコレクタに
それぞれ分配される。
【００１２】ここで、利得制御差動回路Ａ２のトランジ
スタ５３、５４、５５、５６のコレクタ電流の交流成分
を各々、ｉCQ3、ｉCQ4、ｉCQ5、ｉCQ6とし、トランジス
タ５１、５２のコレクタ電流の交流成分を各々ｉ0、−
ｉ0とすると、ｉCQ3、ｉCQ4、ｉCQ5、ｉCQ6は次の数式
（１ａ）、（１ｂ）で表される。
スタ５３、５４、５５、５６のコレクタ電流の交流成分
を各々、ｉCQ3、ｉCQ4、ｉCQ5、ｉCQ6とし、トランジス
タ５１、５２のコレクタ電流の交流成分を各々ｉ0、−
ｉ0とすると、ｉCQ3、ｉCQ4、ｉCQ5、ｉCQ6は次の数式
（１ａ）、（１ｂ）で表される。
【００１３】
【数１】
【００１４】ここで、トランジスタ５３と５５のコレク
タ電流の交流成分ｉCQ3とｉCQ5によって生成される二つ
の出力電圧における負荷抵抗器７１、７３、７５の抵抗
値の寄与分ＲL3、ＲL5を求めるために、全交流成分ｉo
に対するｉCQ3とｉCQ5の比を以下の数式（２ａ）と（２
ｂ）のように設定する。
タ電流の交流成分ｉCQ3とｉCQ5によって生成される二つ
の出力電圧における負荷抵抗器７１、７３、７５の抵抗
値の寄与分ＲL3、ＲL5を求めるために、全交流成分ｉo
に対するｉCQ3とｉCQ5の比を以下の数式（２ａ）と（２
ｂ）のように設定する。
【００１５】
【数２】
【００１６】負荷抵抗器７１、７３、７５の抵抗値を各
々Ｒ1、Ｒ3、Ｒ2とすると、ｉCQ3によって生成される出
力電圧に対する負荷抵抗器７１、７３、７５の寄与分Ｒ
L3と、ｉCQ5によって生成される出力電圧に対する負荷
抵抗器７１、７３、７５の寄与分ＲL5は、それぞれ次の
数式（３ａ）、（３ｂ）のように表される。
々Ｒ1、Ｒ3、Ｒ2とすると、ｉCQ3によって生成される出
力電圧に対する負荷抵抗器７１、７３、７５の寄与分Ｒ
L3と、ｉCQ5によって生成される出力電圧に対する負荷
抵抗器７１、７３、７５の寄与分ＲL5は、それぞれ次の
数式（３ａ）、（３ｂ）のように表される。
【００１７】
【数３】
【００１８】数式（３ａ）と（３ｂ）でそれぞれ表され
るＲL3とＲL5の和が、入力差動回路Ａ１に対する等価的
な負荷抵抗値と考えることができる。そこで、この等価
的な負荷抵抗値をＲLeqとすれば、ＲLeqは数式（３
ａ）、（３ｂ）より次の数式（４）のようになる。
るＲL3とＲL5の和が、入力差動回路Ａ１に対する等価的
な負荷抵抗値と考えることができる。そこで、この等価
的な負荷抵抗値をＲLeqとすれば、ＲLeqは数式（３
ａ）、（３ｂ）より次の数式（４）のようになる。
【００１９】
【数４】
【００２０】ここで、入力差動回路Ａ１の伝達コンダク
タンスをＧmとすれば、入力差動回路Ａ１の利得Ｇは、
次の数式（５）で表される。
タンスをＧmとすれば、入力差動回路Ａ１の利得Ｇは、
次の数式（５）で表される。
【００２１】
【数５】
【００２２】また、数式（５）より、図７の従来の可変
利得増幅回路の最大利得Ｇmaxと最小利得Ｇminは、各
々、次の数式（６ａ）、（６ｂ）のように表される。
利得増幅回路の最大利得Ｇmaxと最小利得Ｇminは、各
々、次の数式（６ａ）、（６ｂ）のように表される。
【００２３】
【数６】
【００２４】したがって、図７の従来の可変利得増幅回
路の利得可変幅ΔＧは、数式（６ａ）、（６ｂ）を用い
て次の数式（７）で与えられる。
路の利得可変幅ΔＧは、数式（６ａ）、（６ｂ）を用い
て次の数式（７）で与えられる。
【００２５】
【数７】
【００２６】数式（７）より、図７の従来の可変利得増
幅回路の利得可変幅ΔＧは、負荷抵抗器７３、７４、７
５、７６の抵抗値Ｒ2、Ｒ3の比のみで決定されることが
分かる。
幅回路の利得可変幅ΔＧは、負荷抵抗器７３、７４、７
５、７６の抵抗値Ｒ2、Ｒ3の比のみで決定されることが
分かる。
【００２７】出力端子４６における出力直流電位Ｖ
OUT(DC)は、上記数式（５）を用いて次の数式（８）で
与えられる。
OUT(DC)は、上記数式（５）を用いて次の数式（８）で
与えられる。
【００２８】
【数８】
【００２９】よって、最大利得時および最小利得時の出
力直流電位ＶOUT(DC)は、上記数式（８）を用いて、各
々次の数式（９ａ）、（９ｂ）のように表される。
力直流電位ＶOUT(DC)は、上記数式（８）を用いて、各
々次の数式（９ａ）、（９ｂ）のように表される。
【００３０】
【数９】
【００３１】上記数式（９ａ）、（９ｂ）より、図７の
従来の可変利得増幅回路では、利得可変幅ΔＧを大きく
すると、つまり数式（７）における抵抗値の比［１＋
（Ｒ2／Ｒ3）］を大きくすると、出力端子４６の直流電
位ＶOUT(DC)の変動が大きくなることが分かる。
従来の可変利得増幅回路では、利得可変幅ΔＧを大きく
すると、つまり数式（７）における抵抗値の比［１＋
（Ｒ2／Ｒ3）］を大きくすると、出力端子４６の直流電
位ＶOUT(DC)の変動が大きくなることが分かる。
【００３２】図８に、図７に示した従来の可変利得増幅
回路の利得制御電圧−利得制御特性および利得制御電圧
−出力直流電位特性の一例を示す。利得Ｇの変化を実線
で、出力直流電位ＶOUT(DC)の変化を破線で示してあ
る。
回路の利得制御電圧−利得制御特性および利得制御電圧
−出力直流電位特性の一例を示す。利得Ｇの変化を実線
で、出力直流電位ＶOUT(DC)の変化を破線で示してあ
る。
【００３３】図８の例では、負荷抵抗器７１と７２、７
３と７４、７５と７６の抵抗値Ｒ1、Ｒ2、Ｒ3を各々２
３０Ω、２３Ω、２３００Ωとし、トランジスタ５１、
５２のエミッタ電流Ｉ0を各々１ｍＡとしている。この
場合、利得可変幅ΔＧは約４０ｄＢ、最大利得Ｇmaxは
約１２ｄＢである。また、出力端子４６の直流電位ＶO
UT(DC)の変動は、約２０７ｍＶとかなり大きな値となっ
ている。
３と７４、７５と７６の抵抗値Ｒ1、Ｒ2、Ｒ3を各々２
３０Ω、２３Ω、２３００Ωとし、トランジスタ５１、
５２のエミッタ電流Ｉ0を各々１ｍＡとしている。この
場合、利得可変幅ΔＧは約４０ｄＢ、最大利得Ｇmaxは
約１２ｄＢである。また、出力端子４６の直流電位ＶO
UT(DC)の変動は、約２０７ｍＶとかなり大きな値となっ
ている。
【００３４】（従来例２）図９は、特開平１１−０５５
０５４号公報に記載された従来の可変利得増幅回路を示
す。
０５４号公報に記載された従来の可変利得増幅回路を示
す。
【００３５】図９に示す可変利得増幅回路は、図７に示
した従来の可変利得増幅回路と同じ構成の入力差動回路
Ａ１と、六個のｎｐｎ型バイポーラ・トランジスタ６
３、６４、６５、６６、６７、６８を含む利得制御差動
回路Ａ２と、四個の負荷抵抗器８１、８２、８３、８４
とを備えている。この可変利得増幅回路は、図７に示し
た従来の可変利得増幅回路と同様に、電源端子４７と接
地端子４８との間に接続されており、一対の利得制御端
子４１、４２間に入力される利得制御電圧Ｖdに従っ
て、一対の入力端子４３、４４間に入力される入力電圧
ＶINを差動増幅し、一対の出力端子４５、４６間に出力
電圧ＶOUTを出力する。
した従来の可変利得増幅回路と同じ構成の入力差動回路
Ａ１と、六個のｎｐｎ型バイポーラ・トランジスタ６
３、６４、６５、６６、６７、６８を含む利得制御差動
回路Ａ２と、四個の負荷抵抗器８１、８２、８３、８４
とを備えている。この可変利得増幅回路は、図７に示し
た従来の可変利得増幅回路と同様に、電源端子４７と接
地端子４８との間に接続されており、一対の利得制御端
子４１、４２間に入力される利得制御電圧Ｖdに従っ
て、一対の入力端子４３、４４間に入力される入力電圧
ＶINを差動増幅し、一対の出力端子４５、４６間に出力
電圧ＶOUTを出力する。
【００３６】図９の入力差動回路Ａ１の構成と動作は、
図７のそれと同じであるから、それらに関する説明は省
略する。
図７のそれと同じであるから、それらに関する説明は省
略する。
【００３７】図９の利得制御差動回路Ａ２では、トラン
ジスタ６３と６５と６７の結合エミッタが、入力差動回
路Ａ１のトランジスタ５１のコレクタに接続され、トラ
ンジスタ６４と６６と６８の結合エミッタが、入力差動
回路Ａ１のトランジスタ５２のコレクタに接続されてい
る。トランジスタ６３と６４のベースは、利得制御端子
４１に共通接続され、トランジスタ６５と６６と６７と
６８のベースは、利得制御端子４２に共通接続されてい
る。トランジスタ６３のコレクタは、直列接続された負
荷抵抗器８１と８３を介して電源端子４７に接続され、
トランジスタ６５のコレクタは、負荷抵抗器８３を介し
て電源端子４７に接続されている。トランジスタ６４の
コレクタは、直列接続された負荷抵抗器８２と８４を介
して電源端子４７に接続され、トランジスタ６６のコレ
クタは、負荷抵抗器８４を介して電源端子４７に接続さ
れている。トランジスタ６７と６８のコレクタは、負荷
抵抗器を介さずに直接、電源端子４７に接続されてい
る。換言すれば、負荷抵抗器８１は、トランジスタ６３
のコレクタとトランジスタ６５のコレクタの間に接続さ
れ、負荷抵抗器８３は、トランジスタ６５のコレクタと
電源端子４７の間に接続されている。負荷抵抗器８２
は、トランジスタ６４のコレクタとトランジスタ６６の
コレクタの間に接続され、負荷抵抗器８４は、トランジ
スタ６６のコレクタと電源端子４７の間に接続されてい
る。
ジスタ６３と６５と６７の結合エミッタが、入力差動回
路Ａ１のトランジスタ５１のコレクタに接続され、トラ
ンジスタ６４と６６と６８の結合エミッタが、入力差動
回路Ａ１のトランジスタ５２のコレクタに接続されてい
る。トランジスタ６３と６４のベースは、利得制御端子
４１に共通接続され、トランジスタ６５と６６と６７と
６８のベースは、利得制御端子４２に共通接続されてい
る。トランジスタ６３のコレクタは、直列接続された負
荷抵抗器８１と８３を介して電源端子４７に接続され、
トランジスタ６５のコレクタは、負荷抵抗器８３を介し
て電源端子４７に接続されている。トランジスタ６４の
コレクタは、直列接続された負荷抵抗器８２と８４を介
して電源端子４７に接続され、トランジスタ６６のコレ
クタは、負荷抵抗器８４を介して電源端子４７に接続さ
れている。トランジスタ６７と６８のコレクタは、負荷
抵抗器を介さずに直接、電源端子４７に接続されてい
る。換言すれば、負荷抵抗器８１は、トランジスタ６３
のコレクタとトランジスタ６５のコレクタの間に接続さ
れ、負荷抵抗器８３は、トランジスタ６５のコレクタと
電源端子４７の間に接続されている。負荷抵抗器８２
は、トランジスタ６４のコレクタとトランジスタ６６の
コレクタの間に接続され、負荷抵抗器８４は、トランジ
スタ６６のコレクタと電源端子４７の間に接続されてい
る。
【００３８】一方の出力端子４５は、トランジスタ６３
のコレクタに接続され、他方の出力端子４６は、トラン
ジスタ６４のコレクタに接続されている。
のコレクタに接続され、他方の出力端子４６は、トラン
ジスタ６４のコレクタに接続されている。
【００３９】トランジスタ６３と６４のエミッタ面積は
互いに同一であり、トランジスタ６５と６６のエミッタ
面積も互いに同一であり、トランジスタ６７と６８のエ
ミッタ面積も互いに同一である。トランジスタ６３と６
４のエミッタ面積とトランジスタ６５、６６のエミッタ
面積とトランジスタ６７、６８のエミッタ面積との比は
任意であり、ここではｌ：ｍ：ｎに設定されているとす
る（ｌ、ｍ、ｎは正の定数）。
互いに同一であり、トランジスタ６５と６６のエミッタ
面積も互いに同一であり、トランジスタ６７と６８のエ
ミッタ面積も互いに同一である。トランジスタ６３と６
４のエミッタ面積とトランジスタ６５、６６のエミッタ
面積とトランジスタ６７、６８のエミッタ面積との比は
任意であり、ここではｌ：ｍ：ｎに設定されているとす
る（ｌ、ｍ、ｎは正の定数）。
【００４０】負荷抵抗器８１と８２の抵抗値は互いに同
一（Ｒ1）であり、負荷抵抗器８３、８４の抵抗値も互
いに同一（Ｒ2）である。Ｒ1とＲ2との比は任意であ
る。
一（Ｒ1）であり、負荷抵抗器８３、８４の抵抗値も互
いに同一（Ｒ2）である。Ｒ1とＲ2との比は任意であ
る。
【００４１】図９の従来の可変利得増幅回路は、次のよ
うに動作する。
うに動作する。
【００４２】利得制御差動回路Ａ２のトランジスタ６
３、６４、６５、６６、６７、６８のコレクタ電流の交
流成分を各々ｉCQ3、ｉCQ4、ｉCQ5、ｉCQ6、ｉCQ7、ｉ
CQ8とし、入力差動回路Ａ１のトランジスタ５１、５２
のコレクタ電流の交流成分を各々ｉO、−ｉOとすると、
ｉCQ3、ｉCQ4、ｉCQ5、ｉCQ6、ｉCQ7、ｉCQ8は次の数式
（１０ａ）、（１０ｂ）、（１０ｃ）で与えられる。
３、６４、６５、６６、６７、６８のコレクタ電流の交
流成分を各々ｉCQ3、ｉCQ4、ｉCQ5、ｉCQ6、ｉCQ7、ｉ
CQ8とし、入力差動回路Ａ１のトランジスタ５１、５２
のコレクタ電流の交流成分を各々ｉO、−ｉOとすると、
ｉCQ3、ｉCQ4、ｉCQ5、ｉCQ6、ｉCQ7、ｉCQ8は次の数式
（１０ａ）、（１０ｂ）、（１０ｃ）で与えられる。
【００４３】
【数１０】
【００４４】また、トランジスタ６３と６５のコレクタ
電流の交流成分ｉCQ3とｉCQ5による出力電圧における負
荷抵抗器８１と８３の抵抗値の寄与分ＲL3とＲL5は、次
のようにして求められる。
電流の交流成分ｉCQ3とｉCQ5による出力電圧における負
荷抵抗器８１と８３の抵抗値の寄与分ＲL3とＲL5は、次
のようにして求められる。
【００４５】すなわち、まず、全交流成分ｉoに対する
ｉCQ3とｉCQ5の比を、次の数式（１１ａ）、（１１ｂ）
のように設定する。
ｉCQ3とｉCQ5の比を、次の数式（１１ａ）、（１１ｂ）
のように設定する。
【００４６】
【数１１】
【００４７】すると、トランジスタ６７と６８のコレク
タ電流の交流成分ｉCQ7とｉCQ8は出力に寄与しないため
無視できるから、負荷抵抗器８１、８３の抵抗値の寄与
分Ｒ L3、ＲL5は次の数式（１２ａ）、（１２ｂ）のよう
に表される。
タ電流の交流成分ｉCQ7とｉCQ8は出力に寄与しないため
無視できるから、負荷抵抗器８１、８３の抵抗値の寄与
分Ｒ L3、ＲL5は次の数式（１２ａ）、（１２ｂ）のよう
に表される。
【００４８】
【数１２】
【００４９】入力差動回路Ａ１に対する等価的な負荷抵
抗値ＲLeqは、負荷抵抗器８１、８３の抵抗値の寄与分
ＲL3とＲL5の和で与えられるから、数式（１２ａ）、
（１２ｂ）を用いると、次の数式（１３）のようにな
る。
抗値ＲLeqは、負荷抵抗器８１、８３の抵抗値の寄与分
ＲL3とＲL5の和で与えられるから、数式（１２ａ）、
（１２ｂ）を用いると、次の数式（１３）のようにな
る。
【００５０】
【数１３】
【００５１】入力差動回路Ａ１の伝達コンダクタンスを
Ｇmとおくと、図９の従来の可変利得増幅回路の利得Ｇ
は、数式（１３）を用いて次の数式（１４）で与えられ
る。
Ｇmとおくと、図９の従来の可変利得増幅回路の利得Ｇ
は、数式（１３）を用いて次の数式（１４）で与えられ
る。
【００５２】
【数１４】
【００５３】また、図９の従来の可変利得増幅回路の最
大利得Ｇmaxと最小利得Ｇminは、各々、次の数式（１５
ａ）、（１５ｂ）のようになる。
大利得Ｇmaxと最小利得Ｇminは、各々、次の数式（１５
ａ）、（１５ｂ）のようになる。
【００５４】
【数１５】
【００５５】よって、数式（１５ａ）、（１５ｂ）を用
いて、その利得可変幅ΔＧは次の数式（１６）で与えら
れる。
いて、その利得可変幅ΔＧは次の数式（１６）で与えら
れる。
【００５６】
【数１６】
【００５７】数式（１６）より、図９の従来の可変利得
増幅回路では、利得可変幅ΔＧは、抵抗値の比［１＋
（Ｒ2／Ｒ1）］と利得制御差動回路Ａ２のトランジスタ
のエミッタ面積比［ｌ＋（ｎ／ｍ）］との積で決まるこ
とが分かる。
増幅回路では、利得可変幅ΔＧは、抵抗値の比［１＋
（Ｒ2／Ｒ1）］と利得制御差動回路Ａ２のトランジスタ
のエミッタ面積比［ｌ＋（ｎ／ｍ）］との積で決まるこ
とが分かる。
【００５８】また、出力端子４５、４６の直流電位Ｖ
OUT(DC)は、次の数式（１７）で与えられる。
OUT(DC)は、次の数式（１７）で与えられる。
【００５９】
【数１７】
【００６０】よって、最大利得時および最小利得時の出
力直流電位は、数式（１７）を用いて、次の数式（１８
ａ）、（１８ｂ）のように表される。
力直流電位は、数式（１７）を用いて、次の数式（１８
ａ）、（１８ｂ）のように表される。
【００６１】
【数１８】
【００６２】数式（１８ａ）、（１８ｂ）より、数式
（１６）で与えられる利得可変幅ΔＧを大きくすると、
つまりエミッタ面積比［１＋（ｎ／ｍ）］を大きくする
と、出力端子の直流電位ＶOUT(DC)の変動が大きくなる
ことが分かる。
（１６）で与えられる利得可変幅ΔＧを大きくすると、
つまりエミッタ面積比［１＋（ｎ／ｍ）］を大きくする
と、出力端子の直流電位ＶOUT(DC)の変動が大きくなる
ことが分かる。
【００６３】図１０に、図９に示した従来の可変利得増
幅回路の利得制御電圧−利得制御特性および利得制御電
圧−出力直流電位特性の一例を示す。利得Ｇの変化を実
線、出力端子の直流電位ＶOUT(DC)の変化を破線で示し
ている。
幅回路の利得制御電圧−利得制御特性および利得制御電
圧−出力直流電位特性の一例を示す。利得Ｇの変化を実
線、出力端子の直流電位ＶOUT(DC)の変化を破線で示し
ている。
【００６４】この例では、負荷抵抗器８１と８２、８３
と８４の抵抗値Ｒ1、Ｒ2を各々２００Ω、２０Ωとし、
トランジスタ６３、６５、６７のエミッタ面積比を１：
１：８とし、トランジスタ６４、６６、６８のエミッタ
面積比を同じく１：１：８とし、トランジスタ５１、５
２のエミッタ電流Ｉ0を各々１ｍＡとしている。この場
合、利得可変幅ΔＧは約４０ｄＢであり、最大利得Ｇ
maxは約１２．５ｄＢである。出力直流電位ＶOUT(DC)の
変動は、約２１７ｍＶと大きな値になっている。
と８４の抵抗値Ｒ1、Ｒ2を各々２００Ω、２０Ωとし、
トランジスタ６３、６５、６７のエミッタ面積比を１：
１：８とし、トランジスタ６４、６６、６８のエミッタ
面積比を同じく１：１：８とし、トランジスタ５１、５
２のエミッタ電流Ｉ0を各々１ｍＡとしている。この場
合、利得可変幅ΔＧは約４０ｄＢであり、最大利得Ｇ
maxは約１２．５ｄＢである。出力直流電位ＶOUT(DC)の
変動は、約２１７ｍＶと大きな値になっている。
【００６５】（従来例３）図１１は、特開平１１−２３
９０３４号公報に記載された従来の可変利得増幅回路を
示す。
９０３４号公報に記載された従来の可変利得増幅回路を
示す。
【００６６】図１１に示す可変利得増幅回路は、図７に
示した従来の可変利得増幅回路と同じ構成の入力差動回
路Ａ１と、六個のｎｐｎ型バイポーラ・トランジスタ９
３、９４、９５、９６、９７、９８を含む利得制御差動
回路Ａ２と、二個の負荷抵抗器１０１、１０２とを備え
ている。この可変利得増幅回路は、図７に示した従来の
可変利得増幅回路と同様に、電源端子４７と接地端子４
８との間に接続されており、一対の利得制御端子４１、
４２間に入力される利得制御電圧Ｖdに従って、一対の
入力端子４３、４４間に入力される入力電圧ＶINを差動
増幅し、一対の出力端子４５、４６間に出力電圧ＶOUT
を出力する。
示した従来の可変利得増幅回路と同じ構成の入力差動回
路Ａ１と、六個のｎｐｎ型バイポーラ・トランジスタ９
３、９４、９５、９６、９７、９８を含む利得制御差動
回路Ａ２と、二個の負荷抵抗器１０１、１０２とを備え
ている。この可変利得増幅回路は、図７に示した従来の
可変利得増幅回路と同様に、電源端子４７と接地端子４
８との間に接続されており、一対の利得制御端子４１、
４２間に入力される利得制御電圧Ｖdに従って、一対の
入力端子４３、４４間に入力される入力電圧ＶINを差動
増幅し、一対の出力端子４５、４６間に出力電圧ＶOUT
を出力する。
【００６７】利得制御差動回路Ａ２では、トランジスタ
９３と９５と９７のエミッタが、入力差動回路Ａ１のト
ランジスタ５１のコレクタに共通接続され、トランジス
タ９４と９６と９８のエミッタが、入力差動回路Ａ１の
トランジスタ５２のコレクタに共通接続されている。ト
ランジスタ９３と９４のベースは、利得制御端子４１に
共通接続され、トランジスタ９５と９６と９７と９８の
ベースは、利得制御端子４２に共通接続されている。ト
ランジスタ９３のコレクタは、負荷抵抗器１０１を介し
て電源端子４７に接続され、トランジスタ９５のコレク
タも、負荷抵抗器１０１を介して電源端子４７に接続さ
れている。トランジスタ９７のコレクタは、負荷抵抗器
１０２を介して電源端子４７に接続されている。トラン
ジスタ９４のコレクタは、負荷抵抗器１０２を介して電
源端子４７に接続され、トランジスタ９６のコレクタ
も、負荷抵抗器１０２を介して電源端子４７に接続され
ている。トランジスタ９８のコレクタは、負荷抵抗器１
０１を介して電源端子４７に接続されている。換言すれ
ば、負荷抵抗器１０１は、トランジスタ９３、９５、９
８の結合コレクタと電源端子４７の間に接続され、負荷
抵抗器１０２は、トランジスタ９４、９６、９７の結合
コレクタと電源端子４７の間に接続されている。
９３と９５と９７のエミッタが、入力差動回路Ａ１のト
ランジスタ５１のコレクタに共通接続され、トランジス
タ９４と９６と９８のエミッタが、入力差動回路Ａ１の
トランジスタ５２のコレクタに共通接続されている。ト
ランジスタ９３と９４のベースは、利得制御端子４１に
共通接続され、トランジスタ９５と９６と９７と９８の
ベースは、利得制御端子４２に共通接続されている。ト
ランジスタ９３のコレクタは、負荷抵抗器１０１を介し
て電源端子４７に接続され、トランジスタ９５のコレク
タも、負荷抵抗器１０１を介して電源端子４７に接続さ
れている。トランジスタ９７のコレクタは、負荷抵抗器
１０２を介して電源端子４７に接続されている。トラン
ジスタ９４のコレクタは、負荷抵抗器１０２を介して電
源端子４７に接続され、トランジスタ９６のコレクタ
も、負荷抵抗器１０２を介して電源端子４７に接続され
ている。トランジスタ９８のコレクタは、負荷抵抗器１
０１を介して電源端子４７に接続されている。換言すれ
ば、負荷抵抗器１０１は、トランジスタ９３、９５、９
８の結合コレクタと電源端子４７の間に接続され、負荷
抵抗器１０２は、トランジスタ９４、９６、９７の結合
コレクタと電源端子４７の間に接続されている。
【００６８】一方の出力端子４５は、トランジスタ９
３、９５、９８の結合コレクタに接続され、他方の出力
端子４６は、トランジスタ９４、９６，９７の結合コレ
クタに接続されている。
３、９５、９８の結合コレクタに接続され、他方の出力
端子４６は、トランジスタ９４、９６，９７の結合コレ
クタに接続されている。
【００６９】トランジスタ９３と９４のエミッタ面積は
同一であり、トランジスタ９５と９６のエミッタ面積も
同一であり、トランジスタ９７と９８のエミッタ面積も
同一である。トランジスタ９５と９６のエミッタ面積
は、トランジスタ９７と９８のエミッタ面積よりも大き
い。トランジスタ９３と９４のエミッタ面積とトランジ
スタ９５、９６のエミッタ面積とトランジスタ９７、９
８のエミッタ面積との比は任意であり、ここではｌ：
ｍ：ｎに設定されているとする（ｌ、ｍ、ｎは正の定
数）。
同一であり、トランジスタ９５と９６のエミッタ面積も
同一であり、トランジスタ９７と９８のエミッタ面積も
同一である。トランジスタ９５と９６のエミッタ面積
は、トランジスタ９７と９８のエミッタ面積よりも大き
い。トランジスタ９３と９４のエミッタ面積とトランジ
スタ９５、９６のエミッタ面積とトランジスタ９７、９
８のエミッタ面積との比は任意であり、ここではｌ：
ｍ：ｎに設定されているとする（ｌ、ｍ、ｎは正の定
数）。
【００７０】負荷抵抗器１０１と１０２の抵抗値は、互
いに同一（Ｒ1）である。
いに同一（Ｒ1）である。
【００７１】図１１の従来の可変利得増幅回路は、次の
ように動作する。
ように動作する。
【００７２】利得制御差動回路Ａ２のトランジスタ９
３、９４、９５、９６、９７、９８のコレクタ電流の交
流成分を各々ｉCQ3、ｉCQ4、ｉCQ5、ｉCQ6、ｉCQ7、ｉ
CQ8とし、入力差動回路Ａ１のトランジスタ５１、５２
のコレクタ電流の交流成分を各々ｉO、−ｉOとすると、
ｉCQ3、ｉCQ4、ｉCQ5、ｉCQ6、ｉCQ7、ｉCQ8は次の数式
（１９ａ）、（１９ｂ）、（１９ｃ）で与えられる。
３、９４、９５、９６、９７、９８のコレクタ電流の交
流成分を各々ｉCQ3、ｉCQ4、ｉCQ5、ｉCQ6、ｉCQ7、ｉ
CQ8とし、入力差動回路Ａ１のトランジスタ５１、５２
のコレクタ電流の交流成分を各々ｉO、−ｉOとすると、
ｉCQ3、ｉCQ4、ｉCQ5、ｉCQ6、ｉCQ7、ｉCQ8は次の数式
（１９ａ）、（１９ｂ）、（１９ｃ）で与えられる。
【００７３】
【数１９】
【００７４】ここで、負荷抵抗器１０１に流れる電流の
交流成分ｉCOは、数式（１９ａ）、（１９ｂ）、（１９
ｃ）を用いて、次の数式（２０）で与えられる。
交流成分ｉCOは、数式（１９ａ）、（１９ｂ）、（１９
ｃ）を用いて、次の数式（２０）で与えられる。
【００７５】
【数２０】
【００７６】よって、数式（２０）より、入力差動回路
Ａ１に対する等価的な負荷抵抗値Ｒ Leqは、次の数式
（２１）で与えられる。
Ａ１に対する等価的な負荷抵抗値Ｒ Leqは、次の数式
（２１）で与えられる。
【００７７】
【数２１】
【００７８】入力差動回路Ａ１の伝達コンダクタンスを
Ｇmとすると、図１１の可変利得増幅回路の利得Ｇは、
数式（２１）を用いて次の数式（２２）で与えられる。
Ｇmとすると、図１１の可変利得増幅回路の利得Ｇは、
数式（２１）を用いて次の数式（２２）で与えられる。
【００７９】
【数２２】
【００８０】また、数式（２２）より、この可変利得増
幅回路の最大利得Ｇmaxと最小利得Ｇminは、各々、次の
数式（２３ａ）、（２３ｂ）で与えられる。
幅回路の最大利得Ｇmaxと最小利得Ｇminは、各々、次の
数式（２３ａ）、（２３ｂ）で与えられる。
【００８１】
【数２３】
【００８２】よって、利得可変幅ΔＧは、数式（２３
ａ）、（２３ｂ）を用いて、次の数式（２４）で与えら
れる。
ａ）、（２３ｂ）を用いて、次の数式（２４）で与えら
れる。
【００８３】
【数２４】
【００８４】数式（２４）より、図１１の従来の可変利
得増幅回路では、利得可変幅ΔＧは、利得制御差動回路
Ａ２のトランジスタのエミッタ面積比［（ｍ＋ｎ）／
（ｍ−ｎ）］で決まることが分かる。
得増幅回路では、利得可変幅ΔＧは、利得制御差動回路
Ａ２のトランジスタのエミッタ面積比［（ｍ＋ｎ）／
（ｍ−ｎ）］で決まることが分かる。
【００８５】また、トランジスタ９３、９５、９８のコ
レクタ電流の直流成分ＩCQ3、ＩCQ5、ＩCQ8は、次の数
式（２５ａ）、（２５ｂ）、（２５ｃ）で与えられる。
レクタ電流の直流成分ＩCQ3、ＩCQ5、ＩCQ8は、次の数
式（２５ａ）、（２５ｂ）、（２５ｃ）で与えられる。
【００８６】
【数２５】
【００８７】したがって、出力端子の直流電位Ｖ
OUT(DC)は、数式（２５ａ）、（２５ｂ）、（２５ｃ）
を用いて次の数式（２６）で与えられる。
OUT(DC)は、数式（２５ａ）、（２５ｂ）、（２５ｃ）
を用いて次の数式（２６）で与えられる。
【００８８】
【数２６】
【００８９】数式（２６）より、図１１の従来の可変利
得増幅回路では、出力端子の直流電位ＶOUT(DC)は、利
得Ｇを変化させても変動しないことが分かる。
得増幅回路では、出力端子の直流電位ＶOUT(DC)は、利
得Ｇを変化させても変動しないことが分かる。
【００９０】図１２に、図１１の従来の可変利得増幅回
路の利得制御電圧−利得制御特性および利得制御電圧−
出力直流電位特性の一例を示す。利得Ｇの変化を実線、
出力直流電位ＶOUT(DC)の変化を破線で示している。
路の利得制御電圧−利得制御特性および利得制御電圧−
出力直流電位特性の一例を示す。利得Ｇの変化を実線、
出力直流電位ＶOUT(DC)の変化を破線で示している。
【００９１】この例では、負荷抵抗器１０１、１０２の
抵抗値Ｒ1を２２０Ωとし、トランジスタ９３、９５、
９７のエミッタ面積比を４５：４５：４４、トランジス
タ９４、９６、９８のエミッタ面積比を同じく４５：４
５：４４とし、トランジスタ５１、５２のエミッタ電流
Ｉ0を各々１ｍＡとしている。この場合、利得可変幅Δ
Ｇは約３９ｄＢ、最大利得Ｇmaxは約１２．５ｄＢであ
る。出力直流電位ＶOUT (DC)の変動は見られない。
抵抗値Ｒ1を２２０Ωとし、トランジスタ９３、９５、
９７のエミッタ面積比を４５：４５：４４、トランジス
タ９４、９６、９８のエミッタ面積比を同じく４５：４
５：４４とし、トランジスタ５１、５２のエミッタ電流
Ｉ0を各々１ｍＡとしている。この場合、利得可変幅Δ
Ｇは約３９ｄＢ、最大利得Ｇmaxは約１２．５ｄＢであ
る。出力直流電位ＶOUT (DC)の変動は見られない。
【００９２】なお、本発明に関連する他の従来技術とし
て、次のものがある。すなわち、特開平８−５１３２６
号公報には、利得制御の際に出力直流電位の変動しな
い、バイポーラ・トランジスタを利用した利得制御回路
が開示されている。また、特開平３−１５３１１３号公
報には、利得を調整しても出力信号の直流変動がない、
バイポーラ・トランジスタを利用した可変利得増幅器が
開示されている。
て、次のものがある。すなわち、特開平８−５１３２６
号公報には、利得制御の際に出力直流電位の変動しな
い、バイポーラ・トランジスタを利用した利得制御回路
が開示されている。また、特開平３−１５３１１３号公
報には、利得を調整しても出力信号の直流変動がない、
バイポーラ・トランジスタを利用した可変利得増幅器が
開示されている。
【００９３】
【発明が解決しようとする課題】しかしながら、上記従
来の可変利得増幅回路にはそれぞれ、次のような問題が
ある。
来の可変利得増幅回路にはそれぞれ、次のような問題が
ある。
【００９４】すなわち、図７の可変利得増幅回路には、
上記の数式（７）で与えられる利得可変幅ΔＧを大きな
値に設定しようとすると、ペレットサイズ（半導体チッ
プのサイズ）が大きくなってしまう、という問題があ
る。これは、利得可変幅ΔＧを大きくするには、数式
（７）より明らかなように、抵抗値の比［１＋（Ｒ2／
Ｒ3）］の値を大きくしなければならないからである。
上記の数式（７）で与えられる利得可変幅ΔＧを大きな
値に設定しようとすると、ペレットサイズ（半導体チッ
プのサイズ）が大きくなってしまう、という問題があ
る。これは、利得可変幅ΔＧを大きくするには、数式
（７）より明らかなように、抵抗値の比［１＋（Ｒ2／
Ｒ3）］の値を大きくしなければならないからである。
【００９５】例えば、１００：１という大きな負荷抵抗
器を通常の集積回路（ＩＣ）プロセスで実現しようとす
れば、負荷抵抗器の面積（チップエリア）が非常に大き
くなる。その結果、負荷抵抗器の面積に応じてペレット
サイズが大きくなる。
器を通常の集積回路（ＩＣ）プロセスで実現しようとす
れば、負荷抵抗器の面積（チップエリア）が非常に大き
くなる。その結果、負荷抵抗器の面積に応じてペレット
サイズが大きくなる。
【００９６】さらに、数式（９ａ）、（９ｂ）から分か
るように、利得制御信号Ｖdによって利得Ｇを最大にし
た場合と最小にした場合とでは、出力直流電位Ｖ
OUT(DC)が大きく異なる。このため、例えば、図１３に
示すように、結合回路２０４を介さずに、レベルシフタ
回路２０３のみを用いて縦続接続された２段の可変利得
増幅回路２０１と２０２として、図７の可変利得増幅回
路を使用すると、第２段の可変利得増幅回路２０２にお
いて入力差動回路Ａ１のトランジスタ５１、５２が飽和
状態で動作する恐れが生じる。
るように、利得制御信号Ｖdによって利得Ｇを最大にし
た場合と最小にした場合とでは、出力直流電位Ｖ
OUT(DC)が大きく異なる。このため、例えば、図１３に
示すように、結合回路２０４を介さずに、レベルシフタ
回路２０３のみを用いて縦続接続された２段の可変利得
増幅回路２０１と２０２として、図７の可変利得増幅回
路を使用すると、第２段の可変利得増幅回路２０２にお
いて入力差動回路Ａ１のトランジスタ５１、５２が飽和
状態で動作する恐れが生じる。
【００９７】そこで、この場合には、図１４に示したよ
うに、容量素子を含む結合回路２０４を介して段間を結
合すると共に、第２段の入力差動回路Ａ１用に改めてバ
イアス回路２０５が必要となる。つまり、それらの結合
回路２０４とバイアス回路２０５が占有する面積の分だ
けペレットサイズが大きくなるのである。
うに、容量素子を含む結合回路２０４を介して段間を結
合すると共に、第２段の入力差動回路Ａ１用に改めてバ
イアス回路２０５が必要となる。つまり、それらの結合
回路２０４とバイアス回路２０５が占有する面積の分だ
けペレットサイズが大きくなるのである。
【００９８】図９の従来の可変利得増幅回路について
も、図７の従来の可変利得増幅回路と同様に、結合回路
２０４とバイアス回路２０５の面積だけペレットサイズ
が大きくなる、という問題がある。
も、図７の従来の可変利得増幅回路と同様に、結合回路
２０４とバイアス回路２０５の面積だけペレットサイズ
が大きくなる、という問題がある。
【００９９】すなわち、図９の従来の可変利得増幅回路
では、数式（１６）から分かるように、利得可変幅ΔＧ
が抵抗値の比［ｌ＋（Ｒ2／Ｒ3）］と利得制御差動回路
Ａ２のトランジスタのエミッタ面積比［ｌ＋（ｎ／
ｍ）］との積で決まる。このため、大きな利得可変幅Δ
Ｇは、抵抗値比［ｌ＋（Ｒ2／Ｒ3）］だけでなく、エミ
ッタ面積比［ｌ＋（ｎ／ｍ）］を大きくすることによっ
ても実現できる。よって、図７の回路に比べて、ペレッ
トサイズの増加は抑制できる。
では、数式（１６）から分かるように、利得可変幅ΔＧ
が抵抗値の比［ｌ＋（Ｒ2／Ｒ3）］と利得制御差動回路
Ａ２のトランジスタのエミッタ面積比［ｌ＋（ｎ／
ｍ）］との積で決まる。このため、大きな利得可変幅Δ
Ｇは、抵抗値比［ｌ＋（Ｒ2／Ｒ3）］だけでなく、エミ
ッタ面積比［ｌ＋（ｎ／ｍ）］を大きくすることによっ
ても実現できる。よって、図７の回路に比べて、ペレッ
トサイズの増加は抑制できる。
【０１００】しかし、数式（１８ａ）、（１８ｂ）より
明らかなように、エミッタ面積比［ｌ＋（ｎ／ｍ）］を
大きくすると、それに応じて出力直流電位ＶOUT(DC)の
変動が大きくなってしまう。このため、図９の回路にお
いても、図７の可変利得増幅回路の持つ出力直流電位Ｖ
OUT(DC)の変動に関する問題を解消することはできな
い。
明らかなように、エミッタ面積比［ｌ＋（ｎ／ｍ）］を
大きくすると、それに応じて出力直流電位ＶOUT(DC)の
変動が大きくなってしまう。このため、図９の回路にお
いても、図７の可変利得増幅回路の持つ出力直流電位Ｖ
OUT(DC)の変動に関する問題を解消することはできな
い。
【０１０１】これに対し、図１１の従来の可変利得増幅
回路では、図７と図９の従来の可変利得増幅回路とは異
なり、出力直流電位ＶOUT(DC)の変動がないため、図１
３のように段間を直流結合できる。よって、結合回路２
０４とバイアス回路２０５は不要となる。その反面、大
きな利得可変幅ΔＧを得るには、数式（２４）より明ら
かなように、トランジスタのエミッタ面積比［（ｍ＋
ｎ）／（ｍ−ｎ）］を大きくする必要がある。
回路では、図７と図９の従来の可変利得増幅回路とは異
なり、出力直流電位ＶOUT(DC)の変動がないため、図１
３のように段間を直流結合できる。よって、結合回路２
０４とバイアス回路２０５は不要となる。その反面、大
きな利得可変幅ΔＧを得るには、数式（２４）より明ら
かなように、トランジスタのエミッタ面積比［（ｍ＋
ｎ）／（ｍ−ｎ）］を大きくする必要がある。
【０１０２】しかし、例えば４５：４４というような、
エミッタ面積がわずかに異なる２つの小トランジスタ
で、所望のエミッタ面積比［（ｍ＋ｎ）／（ｍ−ｎ）］
を実現することは難しい。そこで、実際には、最小エミ
ッタ面積のトランジスタを複数個並べるか、または、僅
かにエミッタ面積の異なる二つの大きいトランジスタを
用いて実現することになる。
エミッタ面積がわずかに異なる２つの小トランジスタ
で、所望のエミッタ面積比［（ｍ＋ｎ）／（ｍ−ｎ）］
を実現することは難しい。そこで、実際には、最小エミ
ッタ面積のトランジスタを複数個並べるか、または、僅
かにエミッタ面積の異なる二つの大きいトランジスタを
用いて実現することになる。
【０１０３】よって、図１１の従来の可変利得増幅回路
においても、図７の可変利得増幅回路の持つペレットサ
イズに関する問題を解消することはできない。
においても、図７の可変利得増幅回路の持つペレットサ
イズに関する問題を解消することはできない。
【０１０４】大きな利得可変幅ΔＧを有する可変利得増
幅回路は、入力周波数の低い中間周波数（ＩＦ）増幅段
において必要性が高いため、この場合には上記問題の解
決はより重要なものになる。
幅回路は、入力周波数の低い中間周波数（ＩＦ）増幅段
において必要性が高いため、この場合には上記問題の解
決はより重要なものになる。
【０１０５】本発明は、かかる事情に鑑みてなされたも
のであり、その目的とするところは、ペレットサイズを
増大することなく大きな利得可変幅が得られ、しかも出
力端子における直流電位の変動も抑制できる可変利得増
幅回路を提供することにある。
のであり、その目的とするところは、ペレットサイズを
増大することなく大きな利得可変幅が得られ、しかも出
力端子における直流電位の変動も抑制できる可変利得増
幅回路を提供することにある。
【０１０６】本発明の他の目的は、利得可変幅が負荷抵
抗器の抵抗値の比とトランジスタのエミッタ面積の比と
の積で決定され、しかも出力端子における直流電位の変
動が少ない可変利得増幅回路を提供することにある。
抗器の抵抗値の比とトランジスタのエミッタ面積の比と
の積で決定され、しかも出力端子における直流電位の変
動が少ない可変利得増幅回路を提供することにある。
【０１０７】本発明のさらに他の目的は、大きな利得可
変幅に設定しながら、直流結合して複数段に縦続接続で
きる可変利得増幅回路を提供することにある。
変幅に設定しながら、直流結合して複数段に縦続接続で
きる可変利得増幅回路を提供することにある。
【０１０８】本発明のさらに他の目的は、複数段に縦続
接続する場合にペレットサイズの増加を抑制できる可変
利得増幅回路を提供することにある。
接続する場合にペレットサイズの増加を抑制できる可変
利得増幅回路を提供することにある。
【０１０９】
【課題を解決するための手段】（１） 上記目的を達成
するために、本発明の可変利得増幅回路は、（ａ） 一
対の入力端子と、（ｂ） 一対の利得制御端子と、
（ｃ） エミッタ結合された第１トランジスタと第２ト
ランジスタを有し、且つ、定電流により駆動されて、前
記一対の入力端子間に印加される入力電圧に応じて、前
記第１トランジスタのコレクタと前記第２トランジスタ
のコレクタにそれぞれ第１出力電流と第２出力電流を生
成する第１差動回路と、（ｄ） エミッタ結合された第
３トランジスタ、第５トランジスタ、第７トランジスタ
および第９トランジスタを有すると共に、前記第１差動
回路の前記第１出力電流で駆動される第２差動回路と、
（ｅ） エミッタ結合された第４トランジスタ、第６ト
ランジスタ、第８トランジスタおよび第１０トランジス
タを有すると共に、前記第１差動回路の前記第２出力電
流で駆動される第３差動回路と、（ｆ） 前記第２差動
回路の前記第３トランジスタのコレクタに接続された、
互いに直列接続された第１負荷抵抗器および第３負荷抵
抗器と、（ｇ） 前記第３差動回路の前記第４トランジ
スタのコレクタに接続された、互いに直列接続された第
２負荷抵抗器および第４負荷抵抗器とを備えており、前
記第２差動回路の前記第５トランジスタのコレクタは、
前記第１負荷抵抗器と前記第３負荷抵抗器の接続点に接
続され、前記第２差動回路の前記第７トランジスタのコ
レクタは、前記第３トランジスタのコレクタに接続さ
れ、前記第２差動回路の前記第９トランジスタのコレク
タは、前記第３差動回路の前記第４トランジスタのコレ
クタに接続され、前記第３差動回路の前記第６トランジ
スタのコレクタは、前記第２負荷抵抗器と前記第４負荷
抵抗器の接続点に接続され、前記第３差動回路の前記第
８トランジスタのコレクタは、前記第４トランジスタの
コレクタに接続され、前記第３差動回路の前記第１０ト
ランジスタのコレクタは、前記第２差動回路の前記第３
トランジスタのコレクタに接続され、前記一対の利得制
御端子間に印加される利得制御電圧は、前記第２差動回
路の第３トランジスタおよび前記第３差動回路の第４ト
ランジスタの結合されたベースと、前記第２差動回路の
第５トランジスタ、第７トランジスタ、第９トランジス
タおよび前記第３差動回路の第６トランジスタ、第８ト
ランジスタおよび第１０トランジスタの結合されたベー
スとの間に印加され、前記第２差動回路の前記第３トラ
ンジスタのコレクタと、前記第３差動回路の前記第４ト
ランジスタのコレクタは、一対の出力端子を形成してい
て、出力電圧は前記一対の出力端子から取り出されるよ
うにしている。
するために、本発明の可変利得増幅回路は、（ａ） 一
対の入力端子と、（ｂ） 一対の利得制御端子と、
（ｃ） エミッタ結合された第１トランジスタと第２ト
ランジスタを有し、且つ、定電流により駆動されて、前
記一対の入力端子間に印加される入力電圧に応じて、前
記第１トランジスタのコレクタと前記第２トランジスタ
のコレクタにそれぞれ第１出力電流と第２出力電流を生
成する第１差動回路と、（ｄ） エミッタ結合された第
３トランジスタ、第５トランジスタ、第７トランジスタ
および第９トランジスタを有すると共に、前記第１差動
回路の前記第１出力電流で駆動される第２差動回路と、
（ｅ） エミッタ結合された第４トランジスタ、第６ト
ランジスタ、第８トランジスタおよび第１０トランジス
タを有すると共に、前記第１差動回路の前記第２出力電
流で駆動される第３差動回路と、（ｆ） 前記第２差動
回路の前記第３トランジスタのコレクタに接続された、
互いに直列接続された第１負荷抵抗器および第３負荷抵
抗器と、（ｇ） 前記第３差動回路の前記第４トランジ
スタのコレクタに接続された、互いに直列接続された第
２負荷抵抗器および第４負荷抵抗器とを備えており、前
記第２差動回路の前記第５トランジスタのコレクタは、
前記第１負荷抵抗器と前記第３負荷抵抗器の接続点に接
続され、前記第２差動回路の前記第７トランジスタのコ
レクタは、前記第３トランジスタのコレクタに接続さ
れ、前記第２差動回路の前記第９トランジスタのコレク
タは、前記第３差動回路の前記第４トランジスタのコレ
クタに接続され、前記第３差動回路の前記第６トランジ
スタのコレクタは、前記第２負荷抵抗器と前記第４負荷
抵抗器の接続点に接続され、前記第３差動回路の前記第
８トランジスタのコレクタは、前記第４トランジスタの
コレクタに接続され、前記第３差動回路の前記第１０ト
ランジスタのコレクタは、前記第２差動回路の前記第３
トランジスタのコレクタに接続され、前記一対の利得制
御端子間に印加される利得制御電圧は、前記第２差動回
路の第３トランジスタおよび前記第３差動回路の第４ト
ランジスタの結合されたベースと、前記第２差動回路の
第５トランジスタ、第７トランジスタ、第９トランジス
タおよび前記第３差動回路の第６トランジスタ、第８ト
ランジスタおよび第１０トランジスタの結合されたベー
スとの間に印加され、前記第２差動回路の前記第３トラ
ンジスタのコレクタと、前記第３差動回路の前記第４ト
ランジスタのコレクタは、一対の出力端子を形成してい
て、出力電圧は前記一対の出力端子から取り出されるよ
うにしている。
【０１１０】（２） 本発明の可変利得増幅回路では、
エミッタ結合された第１および第２のトランジスタを有
し、且つ、定電流により駆動されて、一対の入力端子間
に印加される入力電圧に応じて、それら第１および第２
のトランジスタのコレクタにそれぞれ第１出力電流と第
２出力電流を生成する第１差動回路を有している。そし
て、それら第１および第２の出力電流により、エミッタ
結合された第３、第５、第７および第９のトランジスタ
を有する第２差動回路と、エミッタ結合された第４、第
６、第８および第１０のトランジスタを有する第３差動
回路をそれぞれ駆動する。
エミッタ結合された第１および第２のトランジスタを有
し、且つ、定電流により駆動されて、一対の入力端子間
に印加される入力電圧に応じて、それら第１および第２
のトランジスタのコレクタにそれぞれ第１出力電流と第
２出力電流を生成する第１差動回路を有している。そし
て、それら第１および第２の出力電流により、エミッタ
結合された第３、第５、第７および第９のトランジスタ
を有する第２差動回路と、エミッタ結合された第４、第
６、第８および第１０のトランジスタを有する第３差動
回路をそれぞれ駆動する。
【０１１１】さらに、第２差動回路の第３、第５、第７
および第９のトランジスタのベースと、第３差動回路の
第４、第６、第８および第１０のトランジスタのベース
は、上記のように接続されていて、一対の利得制御端子
間に印加される利得制御電圧は、それらベースの間に印
加される。第２差動回路と第３差動回路は、こうして印
加された利得制御電圧に応じてそれぞれ出力電流を生成
し、それら出力電流が上記のように接続された第１負荷
抵抗器および第３負荷抵抗器と第２負荷抵抗器および第
４負荷抵抗器によって電圧にそれぞれ変換されて、一対
の出力端子から出力電圧として取り出される。
および第９のトランジスタのベースと、第３差動回路の
第４、第６、第８および第１０のトランジスタのベース
は、上記のように接続されていて、一対の利得制御端子
間に印加される利得制御電圧は、それらベースの間に印
加される。第２差動回路と第３差動回路は、こうして印
加された利得制御電圧に応じてそれぞれ出力電流を生成
し、それら出力電流が上記のように接続された第１負荷
抵抗器および第３負荷抵抗器と第２負荷抵抗器および第
４負荷抵抗器によって電圧にそれぞれ変換されて、一対
の出力端子から出力電圧として取り出される。
【０１１２】その結果、当該可変利得増幅回路の利得
（入力電圧に対する出力電圧の比）の利得可変幅（利得
の最小値に対する最大値の比）は、第１〜第４の負荷抵
抗器の抵抗値の比と、第２および第３の差動回路を構成
する第３〜第１０のトランジスタのエミッタ面積の比と
の積で表される。しかも、利得可変幅を大きくしても、
一対の出力端子における直流電位の変動は小さい、ある
いはまったく生じない。
（入力電圧に対する出力電圧の比）の利得可変幅（利得
の最小値に対する最大値の比）は、第１〜第４の負荷抵
抗器の抵抗値の比と、第２および第３の差動回路を構成
する第３〜第１０のトランジスタのエミッタ面積の比と
の積で表される。しかも、利得可変幅を大きくしても、
一対の出力端子における直流電位の変動は小さい、ある
いはまったく生じない。
【０１１３】よって、ペレットサイズを増大することな
く大きな利得可変幅が得られ、しかも出力端子における
直流電位の変動も抑制できる。また、このために、大き
な利得可変幅に設定しながら、直流結合して複数段に縦
続接続することが可能となる。よって、当該可変利得増
幅回路を複数段に縦続接続した場合にも、ペレットサイ
ズの増加を抑制できる。
く大きな利得可変幅が得られ、しかも出力端子における
直流電位の変動も抑制できる。また、このために、大き
な利得可変幅に設定しながら、直流結合して複数段に縦
続接続することが可能となる。よって、当該可変利得増
幅回路を複数段に縦続接続した場合にも、ペレットサイ
ズの増加を抑制できる。
【０１１４】（３） 本発明の可変利得増幅回路の好ま
しい例では、前記第２差動回路が第１１バイポーラ・ト
ランジスタをさらに含むと共に、前記第３差動回路が第
１２バイポーラ・トランジスタをさらに含む。前記第１
１トランジスタのエミッタ、ベース、コレクタは、前記
第３、第５、第７および第９のトランジスタの結合エミ
ッタと、前記第３トランジスタのベースと、前記第５ト
ランジスタのコレクタにそれぞれ接続され、前記第１２
トランジスタのエミッタ、ベース、コレクタは、前記第
４、第６、第８および第１０のトランジスタの結合エミ
ッタと、前記第４トランジスタのベースと、前記第６ト
ランジスタのコレクタにそれぞれ接続される。この例で
は、前記一対の出力端子における直流電位の変動をゼロ
に設定できる利点がある。
しい例では、前記第２差動回路が第１１バイポーラ・ト
ランジスタをさらに含むと共に、前記第３差動回路が第
１２バイポーラ・トランジスタをさらに含む。前記第１
１トランジスタのエミッタ、ベース、コレクタは、前記
第３、第５、第７および第９のトランジスタの結合エミ
ッタと、前記第３トランジスタのベースと、前記第５ト
ランジスタのコレクタにそれぞれ接続され、前記第１２
トランジスタのエミッタ、ベース、コレクタは、前記第
４、第６、第８および第１０のトランジスタの結合エミ
ッタと、前記第４トランジスタのベースと、前記第６ト
ランジスタのコレクタにそれぞれ接続される。この例で
は、前記一対の出力端子における直流電位の変動をゼロ
に設定できる利点がある。
【０１１５】本発明の可変利得増幅回路の他の好ましい
例では、前記第１差動回路の前記第１トランジスタと前
記第２トランジスタのエミッタが、前記第１差動回路を
駆動する前記定電流を生成する共通の定電流源に共通に
接続される。この場合、前記第１トランジスタと前記第
２トランジスタがそれぞれ第１エミッタ帰還抵抗器と第
２エミッタ帰還抵抗器を有するのが好ましい。
例では、前記第１差動回路の前記第１トランジスタと前
記第２トランジスタのエミッタが、前記第１差動回路を
駆動する前記定電流を生成する共通の定電流源に共通に
接続される。この場合、前記第１トランジスタと前記第
２トランジスタがそれぞれ第１エミッタ帰還抵抗器と第
２エミッタ帰還抵抗器を有するのが好ましい。
【０１１６】本発明の可変利得増幅回路の他の好ましい
例では、前記第１差動回路の前記第１トランジスタと前
記第２トランジスタのエミッタが、前記第１差動回路を
駆動する前記定電流を生成する第１定電流源と第２定電
流源にそれぞれ接続される。この場合、前記第１トラン
ジスタのエミッタと前記第２トランジスタのエミッタの
間に、共通のエミッタ帰還抵抗器が接続されるのが好ま
しい。
例では、前記第１差動回路の前記第１トランジスタと前
記第２トランジスタのエミッタが、前記第１差動回路を
駆動する前記定電流を生成する第１定電流源と第２定電
流源にそれぞれ接続される。この場合、前記第１トラン
ジスタのエミッタと前記第２トランジスタのエミッタの
間に、共通のエミッタ帰還抵抗器が接続されるのが好ま
しい。
【０１１７】本発明の可変利得増幅回路のさらに他の好
ましい例では、前記第３トランジスタと前記第４トラン
ジスタのエミッタ面積は同一とされ、前記第５トランジ
スタと前記第６トランジスタのエミッタ面積は同一とさ
れ、前記第７トランジスタと前記第８トランジスタと前
記第９トランジスタと前記第１０トランジスタのエミッ
タ面積は同一とされる。また、前記第３トランジスタの
エミッタ面積と、前記第５トランジスタエミッタ面積
と、前記第７トランジスタのエミッタ面積は、ｌ：ｍ：
ｎに設定される（ｌ、ｍ、ｎはそれぞれ任意の正の定
数）。
ましい例では、前記第３トランジスタと前記第４トラン
ジスタのエミッタ面積は同一とされ、前記第５トランジ
スタと前記第６トランジスタのエミッタ面積は同一とさ
れ、前記第７トランジスタと前記第８トランジスタと前
記第９トランジスタと前記第１０トランジスタのエミッ
タ面積は同一とされる。また、前記第３トランジスタの
エミッタ面積と、前記第５トランジスタエミッタ面積
と、前記第７トランジスタのエミッタ面積は、ｌ：ｍ：
ｎに設定される（ｌ、ｍ、ｎはそれぞれ任意の正の定
数）。
【０１１８】本発明の可変利得増幅回路のさらに他の好
ましい例では、前記第３トランジスタと前記第４トラン
ジスタのエミッタ面積は同一とされ、前記第５トランジ
スタと前記第６トランジスタのエミッタ面積は同一とさ
れ、前記第７トランジスタと前記第８トランジスタと前
記第９トランジスタと前記第１０トランジスタのエミッ
タ面積は同一とされ、前記第１１トランジスタと前記第
１２トランジスタのエミッタ面積は同一とされる。ま
た、前記第３トランジスタのエミッタ面積と、前記第１
１トランジスタのエミッタ面積と、前記第５トランジス
タのエミッタ面積と、前記第７トランジスタのエミッタ
面積と、前記第９トランジスタのエミッタ面積は、
ｌ1：ｌ2：ｍ：ｎ：ｎに設定される（ｌ1、ｌ2、ｍ、ｎ
はそれぞれ任意の正の定数）。
ましい例では、前記第３トランジスタと前記第４トラン
ジスタのエミッタ面積は同一とされ、前記第５トランジ
スタと前記第６トランジスタのエミッタ面積は同一とさ
れ、前記第７トランジスタと前記第８トランジスタと前
記第９トランジスタと前記第１０トランジスタのエミッ
タ面積は同一とされ、前記第１１トランジスタと前記第
１２トランジスタのエミッタ面積は同一とされる。ま
た、前記第３トランジスタのエミッタ面積と、前記第１
１トランジスタのエミッタ面積と、前記第５トランジス
タのエミッタ面積と、前記第７トランジスタのエミッタ
面積と、前記第９トランジスタのエミッタ面積は、
ｌ1：ｌ2：ｍ：ｎ：ｎに設定される（ｌ1、ｌ2、ｍ、ｎ
はそれぞれ任意の正の定数）。
【０１１９】本発明の可変利得増幅回路のさらに他の好
ましい例では、前記第１負荷抵抗器と前記第２負荷抵抗
器の抵抗値は同一とされ、前記第３負荷抵抗器と前記第
４負荷抵抗器の抵抗値は同一とされ、前記第１負荷抵抗
器の抵抗値と前記第３負荷抵抗器の抵抗値とは、所定の
比に設定される。
ましい例では、前記第１負荷抵抗器と前記第２負荷抵抗
器の抵抗値は同一とされ、前記第３負荷抵抗器と前記第
４負荷抵抗器の抵抗値は同一とされ、前記第１負荷抵抗
器の抵抗値と前記第３負荷抵抗器の抵抗値とは、所定の
比に設定される。
【０１２０】
【発明の実施の形態】次に、本発明の実施の形態につい
て添付図面を参照して詳細に説明する。
て添付図面を参照して詳細に説明する。
【０１２１】（第１実施形態）図１は、本発明の第１実
施形態の可変利得増幅回路を示す回路図である。
施形態の可変利得増幅回路を示す回路図である。
【０１２２】図１に示すように、本発明の第１実施形態
の可変利得増幅回路は、入力差動回路Ａ１と、利得制御
差動回路Ａ２と、四個の負荷抵抗器３１、３２、３３、
３４とを備えている。負荷抵抗器３１と３２の抵抗値は
共にＲ2であり、負荷抵抗器３３と３４の抵抗値は共に
Ｒ1である。
の可変利得増幅回路は、入力差動回路Ａ１と、利得制御
差動回路Ａ２と、四個の負荷抵抗器３１、３２、３３、
３４とを備えている。負荷抵抗器３１と３２の抵抗値は
共にＲ2であり、負荷抵抗器３３と３４の抵抗値は共に
Ｒ1である。
【０１２３】この可変利得増幅回路は、電源端子（電圧
値：ＶCC）７と接地端子（電位：０）８との間に接続さ
れており、一対の利得制御端子１、２の間に印加される
利得制御電圧Ｖdによって設定される利得で、一対の入
力端子３、４の間に入力される入力電圧ＶINを差動増幅
し、一対の出力端子５、６間に出力電圧ＶOUTを生成す
る。
値：ＶCC）７と接地端子（電位：０）８との間に接続さ
れており、一対の利得制御端子１、２の間に印加される
利得制御電圧Ｖdによって設定される利得で、一対の入
力端子３、４の間に入力される入力電圧ＶINを差動増幅
し、一対の出力端子５、６間に出力電圧ＶOUTを生成す
る。
【０１２４】入力差動回路Ａ１は、エミッタ結合された
二つのｎｐｎ型バイポーラ・トランジスタ１１、１２か
らなる差動対と、この差動対を駆動する定電流源９（電
流値：２Ｉ0）とを含んでいる。トランジスタ１１、１
２のベースは、一対の入力端子３、４にそれぞれ接続さ
れており、入力端子３、４の間に差動入力される入力電
圧ＶINはトランジスタ１１、１２のベース間に印加され
る。トランジスタ１１、１２のエミッタ面積は同一であ
る。トランジスタ１１と１２の結合エミッタは、定電流
源９の一端に接続されている。定電流源９の他端は、接
地端子８に接続されている。
二つのｎｐｎ型バイポーラ・トランジスタ１１、１２か
らなる差動対と、この差動対を駆動する定電流源９（電
流値：２Ｉ0）とを含んでいる。トランジスタ１１、１
２のベースは、一対の入力端子３、４にそれぞれ接続さ
れており、入力端子３、４の間に差動入力される入力電
圧ＶINはトランジスタ１１、１２のベース間に印加され
る。トランジスタ１１、１２のエミッタ面積は同一であ
る。トランジスタ１１と１２の結合エミッタは、定電流
源９の一端に接続されている。定電流源９の他端は、接
地端子８に接続されている。
【０１２５】トランジスタ１１、１２からなる差動対と
定電流源９は、「第１差動回路」を構成し、入力電圧Ｖ
INに応じて第１および第２の差動出力電流をトランジス
タ１１、１２のコレクタにそれぞれ生成する。
定電流源９は、「第１差動回路」を構成し、入力電圧Ｖ
INに応じて第１および第２の差動出力電流をトランジス
タ１１、１２のコレクタにそれぞれ生成する。
【０１２６】利得制御差動回路Ａ２では、八個のｎｐｎ
型バイポーラ・トランジスタ１３、１４、１５、１６、
１７、１８、１９、２０を有している。
型バイポーラ・トランジスタ１３、１４、１５、１６、
１７、１８、１９、２０を有している。
【０１２７】四個のｎｐｎ型バイポーラ・トランジスタ
１３、１５、１７、１９のエミッタは、互いに結合され
ており、それらの結合エミッタはさらに入力差動回路Ａ
１のトランジスタ１１のコレクタに接続されている。こ
れらトランジスタ１３、１５、１７、１９は、「第２差
動回路」を構成しており、第１差動回路の第１差動出力
電流で駆動される。
１３、１５、１７、１９のエミッタは、互いに結合され
ており、それらの結合エミッタはさらに入力差動回路Ａ
１のトランジスタ１１のコレクタに接続されている。こ
れらトランジスタ１３、１５、１７、１９は、「第２差
動回路」を構成しており、第１差動回路の第１差動出力
電流で駆動される。
【０１２８】同様に、四個のトランジスタ１４、１６、
１８、２０のエミッタは、互いに結合されており、それ
らの結合エミッタはさらに入力差動回路Ａ１のトランジ
スタ１２のコレクタに接続されている。これらトランジ
スタ１４、１６、１８、２０は、「第３差動回路」を構
成しており、第１差動回路の第２差動出力電流で駆動さ
れる。
１８、２０のエミッタは、互いに結合されており、それ
らの結合エミッタはさらに入力差動回路Ａ１のトランジ
スタ１２のコレクタに接続されている。これらトランジ
スタ１４、１６、１８、２０は、「第３差動回路」を構
成しており、第１差動回路の第２差動出力電流で駆動さ
れる。
【０１２９】「第２差動回路」と「第３差動回路」は協
動して利得制御差動回路Ａ２として機能するものであ
り、一対の利得制御端子１、２の間に印加される利得制
御電圧Ｖdに応じて差動出力電流をそれぞれ生成する。
これらの差動出力電流は、負荷抵抗器３１、３２、３
３、３４によって電圧に変換され、一対の出力端子５、
６間に生成される出力電圧ＶOUTとなる。
動して利得制御差動回路Ａ２として機能するものであ
り、一対の利得制御端子１、２の間に印加される利得制
御電圧Ｖdに応じて差動出力電流をそれぞれ生成する。
これらの差動出力電流は、負荷抵抗器３１、３２、３
３、３４によって電圧に変換され、一対の出力端子５、
６間に生成される出力電圧ＶOUTとなる。
【０１３０】第２差動回路と第３差動回路において、ト
ランジスタ１３、１４のベースは、利得制御端子１に共
通接続され、トランジスタ１５、１６、１７、１８、１
９、２０のベースは、利得制御端子２に共通接続されて
いる。その結果、利得制御端子１、２の間に印加される
利得制御電圧Ｖdは、トランジスタ１３、１４の結合ベ
ースと、トランジスタ１５、１６、１７、１８、１９、
２０の結合ベースの間に差動入力される。
ランジスタ１３、１４のベースは、利得制御端子１に共
通接続され、トランジスタ１５、１６、１７、１８、１
９、２０のベースは、利得制御端子２に共通接続されて
いる。その結果、利得制御端子１、２の間に印加される
利得制御電圧Ｖdは、トランジスタ１３、１４の結合ベ
ースと、トランジスタ１５、１６、１７、１８、１９、
２０の結合ベースの間に差動入力される。
【０１３１】また、トランジスタ１３のコレクタは、直
列接続された二つの負荷抵抗器３１と３３を介して電源
端子７に接続され、トランジスタ１５のコレクタは、負
荷抵抗器３３を介して電源端子７に接続されている。ト
ランジスタ１７のコレクタは、トランジスタ１３のコレ
クタに接続されている。トランジスタ１９のコレクタ
は、トランジスタ１４のコレクタに接続されている。換
言すれば、負荷抵抗器３１は、トランジスタ１３のコレ
クタとトランジスタ１５のコレクタの間に接続され、負
荷抵抗器３３は、トランジスタ１５のコレクタと電源端
子７の間に接続されている。
列接続された二つの負荷抵抗器３１と３３を介して電源
端子７に接続され、トランジスタ１５のコレクタは、負
荷抵抗器３３を介して電源端子７に接続されている。ト
ランジスタ１７のコレクタは、トランジスタ１３のコレ
クタに接続されている。トランジスタ１９のコレクタ
は、トランジスタ１４のコレクタに接続されている。換
言すれば、負荷抵抗器３１は、トランジスタ１３のコレ
クタとトランジスタ１５のコレクタの間に接続され、負
荷抵抗器３３は、トランジスタ１５のコレクタと電源端
子７の間に接続されている。
【０１３２】同様に、トランジスタ１４のコレクタは、
直列接続された二つの負荷抵抗器３２と３４を介して電
源端子７に接続され、トランジスタ１６のコレクタは、
負荷抵抗器３４を介して電源端子７に接続されている。
トランジスタ１８のコレクタは、トランジスタ１４のコ
レクタに接続されている。トランジスタ２０のコレクタ
は、トランジスタ１３のコレクタに接続されている。換
言すれば、負荷抵抗器３２は、トランジスタ１４のコレ
クタとトランジスタ１６のコレクタの間に接続され、負
荷抵抗器３４は、トランジスタ１６のコレクタと電源端
子７の間に接続されている。
直列接続された二つの負荷抵抗器３２と３４を介して電
源端子７に接続され、トランジスタ１６のコレクタは、
負荷抵抗器３４を介して電源端子７に接続されている。
トランジスタ１８のコレクタは、トランジスタ１４のコ
レクタに接続されている。トランジスタ２０のコレクタ
は、トランジスタ１３のコレクタに接続されている。換
言すれば、負荷抵抗器３２は、トランジスタ１４のコレ
クタとトランジスタ１６のコレクタの間に接続され、負
荷抵抗器３４は、トランジスタ１６のコレクタと電源端
子７の間に接続されている。
【０１３３】一方の出力端子５は、トランジスタ１３の
コレクタに接続され、他方の出力端子６は、トランジス
タ１４のコレクタに接続されている。
コレクタに接続され、他方の出力端子６は、トランジス
タ１４のコレクタに接続されている。
【０１３４】トランジスタ１３と１４のエミッタ面積は
同一であり、トランジスタ１５と１６のエミッタ面積も
同一であり、トランジスタ１７と１８と１９と２０のエ
ミッタ面積も同一である。トランジスタ１３のエミッタ
面積とトランジスタ１５のエミッタ面積とトランジスタ
１７のエミッタ面積との比は任意であるが、ここでは
ｌ：ｍ：ｎに設定されているとする（ｌ、ｍ、ｎは正の
定数）。
同一であり、トランジスタ１５と１６のエミッタ面積も
同一であり、トランジスタ１７と１８と１９と２０のエ
ミッタ面積も同一である。トランジスタ１３のエミッタ
面積とトランジスタ１５のエミッタ面積とトランジスタ
１７のエミッタ面積との比は任意であるが、ここでは
ｌ：ｍ：ｎに設定されているとする（ｌ、ｍ、ｎは正の
定数）。
【０１３５】負荷抵抗器３１と３２の抵抗値は同一（Ｒ
2）であり、負荷抵抗器３３、３４の抵抗値も同一
（Ｒ1）である。Ｒ1とＲ2との比は任意である。
2）であり、負荷抵抗器３３、３４の抵抗値も同一
（Ｒ1）である。Ｒ1とＲ2との比は任意である。
【０１３６】次に、以上の構成を持つ第１実施形態の可
変利得増幅回路の動作について説明する。
変利得増幅回路の動作について説明する。
【０１３７】一対の入力端子３、４の間に差動入力され
る入力電圧ＶINは、エミッタ結合されたトランジスタ１
１、１２からなる差動対によって第１および第２の差動
出力電流に変換される。これら第１および第２の差動出
力電流は、トランジスタ１１、１２のコレクタにそれぞ
れ生成される。
る入力電圧ＶINは、エミッタ結合されたトランジスタ１
１、１２からなる差動対によって第１および第２の差動
出力電流に変換される。これら第１および第２の差動出
力電流は、トランジスタ１１、１２のコレクタにそれぞ
れ生成される。
【０１３８】トランジスタ１１のコレクタに生成された
第１差動出力電流は、エミッタ結合されたトランジスタ
１３、１５、１７、１９からなる第２差動回路に入力さ
れる。また、トランジスタ１２のコレクタに生成された
第２差動出力電流は、エミッタ結合されたトランジスタ
１４、１６、１８、２０からなる第３差動回路に入力さ
れる。
第１差動出力電流は、エミッタ結合されたトランジスタ
１３、１５、１７、１９からなる第２差動回路に入力さ
れる。また、トランジスタ１２のコレクタに生成された
第２差動出力電流は、エミッタ結合されたトランジスタ
１４、１６、１８、２０からなる第３差動回路に入力さ
れる。
【０１３９】こうして、第２および第３の差動回路にそ
れぞれ入力された第１および第２の差動出力電流は、一
対の利得制御端子１、２の間に印加される利得制御電圧
Ｖdにしたがって、八つのトランジスタ１３、１４、１
５、１６、１７、１８、１９、２０に分配される。こう
して分配された電流のうち、トランジスタ１３のコレク
タに流れる電流は、直列接続された負荷抵抗器３１と３
３によって電圧に変換され、トランジスタ１４のコレク
タに流れる電流は、直列接続された負荷抵抗器３２と３
４によって電圧に変換される。また、トランジスタ１５
のコレクタに流れる電流は、負荷抵抗器３３によって電
圧に変換され、トランジスタ１６のコレクタに流れる電
流は、負荷抵抗器３４によって電圧に変換される。
れぞれ入力された第１および第２の差動出力電流は、一
対の利得制御端子１、２の間に印加される利得制御電圧
Ｖdにしたがって、八つのトランジスタ１３、１４、１
５、１６、１７、１８、１９、２０に分配される。こう
して分配された電流のうち、トランジスタ１３のコレク
タに流れる電流は、直列接続された負荷抵抗器３１と３
３によって電圧に変換され、トランジスタ１４のコレク
タに流れる電流は、直列接続された負荷抵抗器３２と３
４によって電圧に変換される。また、トランジスタ１５
のコレクタに流れる電流は、負荷抵抗器３３によって電
圧に変換され、トランジスタ１６のコレクタに流れる電
流は、負荷抵抗器３４によって電圧に変換される。
【０１４０】第２差動回路において、トランジスタ１３
のコレクタに流れる電流によって生成された電圧と、ト
ランジスタ１５のコレクタに流れる電流によって生成さ
れた電圧は、負荷抵抗器３１で互いに合成される。ま
た、第３差動回路において、トランジスタ１４のコレク
タに流れる電流によって生成された電圧と、トランジス
タ１６のコレクタに流れる電流によって生成された電圧
は、負荷抵抗器３２で互いに合成される。そして、これ
ら二つの合成電圧が出力電圧ＶOUTとなって、出力端子
５、６間から差動出力される。
のコレクタに流れる電流によって生成された電圧と、ト
ランジスタ１５のコレクタに流れる電流によって生成さ
れた電圧は、負荷抵抗器３１で互いに合成される。ま
た、第３差動回路において、トランジスタ１４のコレク
タに流れる電流によって生成された電圧と、トランジス
タ１６のコレクタに流れる電流によって生成された電圧
は、負荷抵抗器３２で互いに合成される。そして、これ
ら二つの合成電圧が出力電圧ＶOUTとなって、出力端子
５、６間から差動出力される。
【０１４１】以下において、上記第１実施形態の可変利
得増幅回路の動作をさらに詳細に説明する。
得増幅回路の動作をさらに詳細に説明する。
【０１４２】利得制御差動回路Ａ２のトランジスタ１
３、１４、１５、１６、１７、１８、１９、２０のコレ
クタ電流の交流成分を各々ｉCQ3、ｉCQ4、ｉCQ5、
ｉCQ6、ｉCQ 7、ｉCQ8、ｉCQ9、ｉCQ10とし、入力差動回
路Ａ１のトランジスタ１１、１２のコレクタ電流の交流
成分を各々ｉO、−ｉOとする。すると、ｉCQ3、ｉCQ4、
ｉCQ 5、ｉCQ6、ｉCQ7、ｉCQ8、ｉCQ9、ｉCQ10は次の数
式（２７ａ）、（２７ｂ）、（２７ｃ）、（２７ｄ）で
与えられる。
３、１４、１５、１６、１７、１８、１９、２０のコレ
クタ電流の交流成分を各々ｉCQ3、ｉCQ4、ｉCQ5、
ｉCQ6、ｉCQ 7、ｉCQ8、ｉCQ9、ｉCQ10とし、入力差動回
路Ａ１のトランジスタ１１、１２のコレクタ電流の交流
成分を各々ｉO、−ｉOとする。すると、ｉCQ3、ｉCQ4、
ｉCQ 5、ｉCQ6、ｉCQ7、ｉCQ8、ｉCQ9、ｉCQ10は次の数
式（２７ａ）、（２７ｂ）、（２７ｃ）、（２７ｄ）で
与えられる。
【０１４３】
【数２７】
【０１４４】次に、第２および第３の差動回路の四つの
トランジスタ１３、１７、２０、１５のコレクタ電流の
交流成分ｉCQ3、ｉCQ7、ｉCQ10、ｉCQ5による第２差動
回路の出力電流に対して、負荷抵抗器３１、３３の抵抗
値の寄与分ＲL3、ＲL5は、次のようにして求められる。
トランジスタ１３、１７、２０、１５のコレクタ電流の
交流成分ｉCQ3、ｉCQ7、ｉCQ10、ｉCQ5による第２差動
回路の出力電流に対して、負荷抵抗器３１、３３の抵抗
値の寄与分ＲL3、ＲL5は、次のようにして求められる。
【０１４５】すなわち、全交流成分ｉｏに対する
ｉCQ3、ｉCQ7、ｉCQ10、ｉCQ5の比は、上記の数式（２
７ａ）、（２７ｂ）、（２７ｃ）、（２７ｄ）より、次
の数式（２８ａ）、（２８ｂ）、（２８ｃ）、（２８
ｄ）で与えられる。
ｉCQ3、ｉCQ7、ｉCQ10、ｉCQ5の比は、上記の数式（２
７ａ）、（２７ｂ）、（２７ｃ）、（２７ｄ）より、次
の数式（２８ａ）、（２８ｂ）、（２８ｃ）、（２８
ｄ）で与えられる。
【０１４６】
【数２８】
【０１４７】すると、第２差動回路における負荷抵抗器
３１、３３の抵抗値の寄与分ＲL3、ＲL5は、それぞれ次
の数式（２９ａ）、（２９ｂ）のようになる。
３１、３３の抵抗値の寄与分ＲL3、ＲL5は、それぞれ次
の数式（２９ａ）、（２９ｂ）のようになる。
【０１４８】
【数２９】
【０１４９】よって、入力差動回路Ａ１に対する等価的
な負荷抵抗値ＲLeqは、次の数式（３０）のようにな
る。
な負荷抵抗値ＲLeqは、次の数式（３０）のようにな
る。
【０１５０】
【数３０】
【０１５１】回路の対称性より、第３差動回路における
負荷抵抗器３２、３４の抵抗値の寄与分は、第２差動回
路におけるものと同じである。
負荷抵抗器３２、３４の抵抗値の寄与分は、第２差動回
路におけるものと同じである。
【０１５２】入力差動回路Ａ１の伝達コンダクタンスを
Ｇmとおくと、第１実施形態の可変増幅回路の利得Ｇ
は、次の数式（３１）で与えられる。
Ｇmとおくと、第１実施形態の可変増幅回路の利得Ｇ
は、次の数式（３１）で与えられる。
【０１５３】
【数３１】
【０１５４】数式（３１）より、第１実施形態の可変利
得増幅回路の最大利得Ｇmaxと最小利得Ｇminは、各々、
次の数式（３２ａ）、（３２ｂ）のようになる。
得増幅回路の最大利得Ｇmaxと最小利得Ｇminは、各々、
次の数式（３２ａ）、（３２ｂ）のようになる。
【０１５５】
【数３２】
【０１５６】よって、これら数式（３２ａ）、（３２
ｂ）より、第１実施形態の可変利得増幅回路の利得可変
幅ΔＧは、次の数式（３３）のようになる。
ｂ）より、第１実施形態の可変利得増幅回路の利得可変
幅ΔＧは、次の数式（３３）のようになる。
【０１５７】
【数３３】
【０１５８】数式（３３）より明らかなように、利得可
変幅ΔＧは、負荷抵抗器３１、３２、３３、３４の抵抗
値の比（Ｒ2／Ｒ1）と、利得制御差動回路Ａ２のトラン
ジスタ１３、１４、１５、１６、１７、１８、１９、２
０のエミッタ面積の比［ｌ＋（２ｎ／ｍ）］との積で表
される。
変幅ΔＧは、負荷抵抗器３１、３２、３３、３４の抵抗
値の比（Ｒ2／Ｒ1）と、利得制御差動回路Ａ２のトラン
ジスタ１３、１４、１５、１６、１７、１８、１９、２
０のエミッタ面積の比［ｌ＋（２ｎ／ｍ）］との積で表
される。
【０１５９】次に、出力端子５、６の直流電位Ｖ
OUT(DC)を以下のようにして求める。
OUT(DC)を以下のようにして求める。
【０１６０】トランジスタ１３、１５、１７、２０のコ
レクタ電流の直流成分をＩCQ3、ＩC Q5、ＩCQ7、ＩCQ10
とすれば、これらは次の数式（３４ａ）、（３４ｂ）、
（３４ｃ）、（３４ｄ）のように表される。
レクタ電流の直流成分をＩCQ3、ＩC Q5、ＩCQ7、ＩCQ10
とすれば、これらは次の数式（３４ａ）、（３４ｂ）、
（３４ｃ）、（３４ｄ）のように表される。
【０１６１】
【数３４】
【０１６２】よって、出力端子５の直流電位ＶOUT(DC)
は、次の数式（３５）のようになる。
は、次の数式（３５）のようになる。
【０１６３】
【数３５】
【０１６４】第３差動回路における出力端子６の直流電
位ＶOUT(DC)も、上記数式（３５）で与えられる。
位ＶOUT(DC)も、上記数式（３５）で与えられる。
【０１６５】上記数式（３５）より、最大利得時および
最小利得時の出力端子５、６の直流電位ＶOUT(DCmax)、
ＶOUT(DCmin)は、各々、次の数式（３６ａ）、（３６
ｂ）のようになる。
最小利得時の出力端子５、６の直流電位ＶOUT(DCmax)、
ＶOUT(DCmin)は、各々、次の数式（３６ａ）、（３６
ｂ）のようになる。
【０１６６】
【数３６】
【０１６７】数式（３６ａ）、（３６ｂ）より明らかな
ように、利得可変幅ΔＧを大きくするために、エミッタ
面積比［１＋（２ｎ／ｍ）］を大きくすると、出力端子
５、６の直流電位ＶOUT(DC)の変動は小さくなる。
ように、利得可変幅ΔＧを大きくするために、エミッタ
面積比［１＋（２ｎ／ｍ）］を大きくすると、出力端子
５、６の直流電位ＶOUT(DC)の変動は小さくなる。
【０１６８】以上説明したところから明らかなように、
本発明の第１実施形態の可変利得増幅回路では、利得可
変幅ΔＧは、負荷抵抗器３１、３２、３３、３４の抵抗
値の比［１＋（Ｒ2／Ｒ1）］と、利得制御差動回路Ａ２
のトランジスタ１３、１４、１５、１６、１７、１８、
１９、２０のエミッタ面積の比［ｌ＋（２ｎ／ｍ）］と
の積で表される。しかも、利得可変幅ΔＧを大きくして
も、一対の出力端子５、６における直流電位ＶOUT(DC)
の変動は低く抑えられる。
本発明の第１実施形態の可変利得増幅回路では、利得可
変幅ΔＧは、負荷抵抗器３１、３２、３３、３４の抵抗
値の比［１＋（Ｒ2／Ｒ1）］と、利得制御差動回路Ａ２
のトランジスタ１３、１４、１５、１６、１７、１８、
１９、２０のエミッタ面積の比［ｌ＋（２ｎ／ｍ）］と
の積で表される。しかも、利得可変幅ΔＧを大きくして
も、一対の出力端子５、６における直流電位ＶOUT(DC)
の変動は低く抑えられる。
【０１６９】よって、ペレットサイズを増大することな
く大きな利得可変幅ΔＧが得られ、しかも出力端子５、
６における直流電位ＶOUT(DC)の変動も抑制できる。
く大きな利得可変幅ΔＧが得られ、しかも出力端子５、
６における直流電位ＶOUT(DC)の変動も抑制できる。
【０１７０】また、同じ理由により、大きな利得可変幅
ΔＧに設定しながら、図１３に示したように、複数の当
該可変利得増幅回路を直流結合して縦続接続することが
可能となる。よって、段間の結合回路を省略でき且つバ
イアス回路を各段に設ける必要がないから、複数段に縦
続接続した場合にもペレットサイズの増加を抑制でき
る。
ΔＧに設定しながら、図１３に示したように、複数の当
該可変利得増幅回路を直流結合して縦続接続することが
可能となる。よって、段間の結合回路を省略でき且つバ
イアス回路を各段に設ける必要がないから、複数段に縦
続接続した場合にもペレットサイズの増加を抑制でき
る。
【０１７１】図２に、本発明の第１実施形態１の可変利
得増幅回路の利得制御電圧−利得制御特性および利得制
御電圧−出力直流電位特性の一例を示す。利得Ｇを実
線、出力直流電位ＶOUT(DC)を点線で示してある。
得増幅回路の利得制御電圧−利得制御特性および利得制
御電圧−出力直流電位特性の一例を示す。利得Ｇを実
線、出力直流電位ＶOUT(DC)を点線で示してある。
【０１７２】この例では、負荷抵抗器３１、３３の抵抗
値Ｒ2、Ｒ1を各々２００Ω、２０Ωとし、トランジスタ
１３、１５、１７、１９のエミッタ面積比を１：１：
４：４、トランジスタ１４、１６、１８、２０のエミッ
タ面積比を同じく１：１：４：４とし、トランジスタ１
１、１２のエミッタ電流Ｉ0を各々１ｍＡとしている。
この例では、利得可変幅ΔＧは約４０ｄＢ、最大利得Ｇ
maxは１２．５ｄＢであるが、その場合でも、出力端子
の直流電位ＶOUT(DC)の変動は約２２ｍＶに抑えられて
いることが分かる。
値Ｒ2、Ｒ1を各々２００Ω、２０Ωとし、トランジスタ
１３、１５、１７、１９のエミッタ面積比を１：１：
４：４、トランジスタ１４、１６、１８、２０のエミッ
タ面積比を同じく１：１：４：４とし、トランジスタ１
１、１２のエミッタ電流Ｉ0を各々１ｍＡとしている。
この例では、利得可変幅ΔＧは約４０ｄＢ、最大利得Ｇ
maxは１２．５ｄＢであるが、その場合でも、出力端子
の直流電位ＶOUT(DC)の変動は約２２ｍＶに抑えられて
いることが分かる。
【０１７３】（第２実施形態）図３は、本発明の第２実
施形態の可変利得増幅回路を示す回路図である。
施形態の可変利得増幅回路を示す回路図である。
【０１７４】図３に示すように、本発明の第２実施形態
の可変利得増幅回路は、図１に示す第１実施形態の可変
利得増幅回路の八個のｎｐｎ型バイポーラ・トランジス
タ１３、１４、１５、１６、１７、１８、１９、２０に
代えて、十個のｎｐｎ型バイポーラ・トランジスタ２
１、２２、２３、２４、２５、２６、２７、２８、２
９、３０を用いて利得制御回路Ａ２を構成したものであ
る。
の可変利得増幅回路は、図１に示す第１実施形態の可変
利得増幅回路の八個のｎｐｎ型バイポーラ・トランジス
タ１３、１４、１５、１６、１７、１８、１９、２０に
代えて、十個のｎｐｎ型バイポーラ・トランジスタ２
１、２２、２３、２４、２５、２６、２７、２８、２
９、３０を用いて利得制御回路Ａ２を構成したものであ
る。
【０１７５】第２実施形態のトランジスタ２１と２２
は、第１実施形態のトランジスタ１３と１４にそれぞれ
対応する。第２実施形態のトランジスタ２５と２６は、
第１実施形態のトランジスタ１５と１６それぞれ対応す
る。第２実施形態のトランジスタ２７と２８は、第１実
施形態のトランジスタ１７と１８にそれぞれ対応する。
第２実施形態のトランジスタ２９と３０は、第１実施形
態のトランジスタ１９と２０にそれぞれ対応する。した
がって、第２実施形態の可変利得増幅回路は、第１実施
形態の可変利得増幅回路の構成に、トランジスタ２３と
２４を追加したものに相当する。
は、第１実施形態のトランジスタ１３と１４にそれぞれ
対応する。第２実施形態のトランジスタ２５と２６は、
第１実施形態のトランジスタ１５と１６それぞれ対応す
る。第２実施形態のトランジスタ２７と２８は、第１実
施形態のトランジスタ１７と１８にそれぞれ対応する。
第２実施形態のトランジスタ２９と３０は、第１実施形
態のトランジスタ１９と２０にそれぞれ対応する。した
がって、第２実施形態の可変利得増幅回路は、第１実施
形態の可変利得増幅回路の構成に、トランジスタ２３と
２４を追加したものに相当する。
【０１７６】入力差動回路Ａ１の構成は、第１実施形態
のそれと同じである。負荷抵抗器３１、３２、３３、３
４も第１実施形態の場合と同じ接続である。
のそれと同じである。負荷抵抗器３１、３２、３３、３
４も第１実施形態の場合と同じ接続である。
【０１７７】この第２実施形態の可変利得増幅回路は、
第１実施形態の場合と同様に、電源端子（電圧値：
ＶCC）７と接地端子（電位：０）８との間に接続されて
おり、一対の利得制御端子１、２の間に印加される利得
制御電圧Ｖdに従って、一対の入力端子３、４の間に入
力される入力電圧ＶINを差動増幅し、一対の出力端子
５、６間に出力電圧ＶOUTを生成する。
第１実施形態の場合と同様に、電源端子（電圧値：
ＶCC）７と接地端子（電位：０）８との間に接続されて
おり、一対の利得制御端子１、２の間に印加される利得
制御電圧Ｖdに従って、一対の入力端子３、４の間に入
力される入力電圧ＶINを差動増幅し、一対の出力端子
５、６間に出力電圧ＶOUTを生成する。
【０１７８】入力差動回路Ａ１の構成と動作は、第１実
施形態の場合と同じであるから、それらについての説明
は省略する。
施形態の場合と同じであるから、それらについての説明
は省略する。
【０１７９】利得制御差動回路Ａ２では、トランジスタ
２１、２３、２５、２７、２９のエミッタが結合されて
おり、それらの結合エミッタはさらに入力差動回路Ａ１
のトランジスタ１１のコレクタに接続されている。トラ
ンジスタ２１、２３、２５、２７、２９は、「第２差動
回路」を構成しており、第１差動回路の第１差動出力電
流で駆動される。
２１、２３、２５、２７、２９のエミッタが結合されて
おり、それらの結合エミッタはさらに入力差動回路Ａ１
のトランジスタ１１のコレクタに接続されている。トラ
ンジスタ２１、２３、２５、２７、２９は、「第２差動
回路」を構成しており、第１差動回路の第１差動出力電
流で駆動される。
【０１８０】同様に、トランジスタ２２、２４、２６、
２８、３０のエミッタが結合されており、それらの結合
エミッタはさらに入力差動回路Ａ１のトランジスタ１２
のコレクタに接続されている。トランジスタ２２、２
４、２６、２８、３０は、「第３差動回路」を構成して
おり、第１差動回路の第２差動出力電流で駆動される。
２８、３０のエミッタが結合されており、それらの結合
エミッタはさらに入力差動回路Ａ１のトランジスタ１２
のコレクタに接続されている。トランジスタ２２、２
４、２６、２８、３０は、「第３差動回路」を構成して
おり、第１差動回路の第２差動出力電流で駆動される。
【０１８１】「第２差動回路」と「第３差動回路」は協
動して利得制御差動回路Ａ２として機能するものであ
り、一対の利得制御端子１、２の間に印加される利得制
御電圧Ｖdに応じて差動出力電流をそれぞれ生成する。
これらの差動出力電流は、負荷抵抗器３１、３２、３
３、３４によって電圧に変換されて、一対の出力端子
５、６に生成される出力電圧ＶOUTとなる。
動して利得制御差動回路Ａ２として機能するものであ
り、一対の利得制御端子１、２の間に印加される利得制
御電圧Ｖdに応じて差動出力電流をそれぞれ生成する。
これらの差動出力電流は、負荷抵抗器３１、３２、３
３、３４によって電圧に変換されて、一対の出力端子
５、６に生成される出力電圧ＶOUTとなる。
【０１８２】第２差動回路と第３差動回路において、ト
ランジスタ２１、２２、２３、２４のベースは、利得制
御端子１に共通接続され、トランジスタ２５、２６、２
７、２８、２９、３０のベースは、利得制御端子２に共
通接続されている。その結果、利得制御端子１、２の間
に印加される利得制御電圧Ｖdは、トランジスタ２１、
２２、２３、２４の結合ベースと、トランジスタ２５、
２６、２７、２８、２９、３０の結合ベースの間に差動
入力される。
ランジスタ２１、２２、２３、２４のベースは、利得制
御端子１に共通接続され、トランジスタ２５、２６、２
７、２８、２９、３０のベースは、利得制御端子２に共
通接続されている。その結果、利得制御端子１、２の間
に印加される利得制御電圧Ｖdは、トランジスタ２１、
２２、２３、２４の結合ベースと、トランジスタ２５、
２６、２７、２８、２９、３０の結合ベースの間に差動
入力される。
【０１８３】また、トランジスタ２１のコレクタは、直
列接続された負荷抵抗器３１と３３を介して電源端子７
に接続され、トランジスタ２３、２５のコレクタは負荷
抵抗器３３を介して電源端子７に共通接続されている。
トランジスタ２７のコレクタは、トランジスタ２１のコ
レクタに接続されている。トランジスタ２９のコレクタ
は、トランジスタ２２のコレクタに接続されている。換
言すれば、負荷抵抗器３１は、トランジスタ２１のコレ
クタと、トランジスタ２３、２５の結合コレクタの間に
接続され、負荷抵抗器３３は、トランジスタ２３、２５
の結合コレクタと電源端子７の間に接続されている。
列接続された負荷抵抗器３１と３３を介して電源端子７
に接続され、トランジスタ２３、２５のコレクタは負荷
抵抗器３３を介して電源端子７に共通接続されている。
トランジスタ２７のコレクタは、トランジスタ２１のコ
レクタに接続されている。トランジスタ２９のコレクタ
は、トランジスタ２２のコレクタに接続されている。換
言すれば、負荷抵抗器３１は、トランジスタ２１のコレ
クタと、トランジスタ２３、２５の結合コレクタの間に
接続され、負荷抵抗器３３は、トランジスタ２３、２５
の結合コレクタと電源端子７の間に接続されている。
【０１８４】同様に、トランジスタ２２のコレクタは、
直列接続された負荷抵抗器３２と３４を介して電源端子
７に接続され、トランジスタ２４、２６のコレクタは、
負荷抵抗器３４を介して電源端子７に共通接続されてい
る。トランジスタ２８のコレクタは、トランジスタ２２
のコレクタに接続されている。トランジスタ３０のコレ
クタは、トランジスタ２１のコレクタに接続されてい
る。換言すれば、負荷抵抗器３２は、トランジスタ２２
のコレクタとトランジスタ２４、２６の結合コレクタの
間に接続され、負荷抵抗器３４は、トランジスタ２４、
２６の結合コレクタと電源端子７の間に接続されてい
る。
直列接続された負荷抵抗器３２と３４を介して電源端子
７に接続され、トランジスタ２４、２６のコレクタは、
負荷抵抗器３４を介して電源端子７に共通接続されてい
る。トランジスタ２８のコレクタは、トランジスタ２２
のコレクタに接続されている。トランジスタ３０のコレ
クタは、トランジスタ２１のコレクタに接続されてい
る。換言すれば、負荷抵抗器３２は、トランジスタ２２
のコレクタとトランジスタ２４、２６の結合コレクタの
間に接続され、負荷抵抗器３４は、トランジスタ２４、
２６の結合コレクタと電源端子７の間に接続されてい
る。
【０１８５】一方の出力端子５は、トランジスタ２１の
コレクタに接続され、他方の出力端子６は、トランジス
タ２２のコレクタに接続されている。
コレクタに接続され、他方の出力端子６は、トランジス
タ２２のコレクタに接続されている。
【０１８６】トランジスタ２１と２２のエミッタ面積は
同一であり、トランジスタ２３と２４のエミッタ面積も
同一であり、トランジスタ２５と２６のエミッタ面積も
同一であり、トランジスタ２７と２８と２９と３０のエ
ミッタ面積も同一である。また、トランジスタ２１のエ
ミッタ面積とトランジスタ２３のエミッタ面積との比
は、トランジスタ２７のエミッタ面積およびトランジス
タ２９のエミッタ面積の和と、トランジスタ２５のエミ
ッタ面積との比に等しい。
同一であり、トランジスタ２３と２４のエミッタ面積も
同一であり、トランジスタ２５と２６のエミッタ面積も
同一であり、トランジスタ２７と２８と２９と３０のエ
ミッタ面積も同一である。また、トランジスタ２１のエ
ミッタ面積とトランジスタ２３のエミッタ面積との比
は、トランジスタ２７のエミッタ面積およびトランジス
タ２９のエミッタ面積の和と、トランジスタ２５のエミ
ッタ面積との比に等しい。
【０１８７】ここでは、トランジスタ２１のエミッタ面
積と、トランジスタ２３のエミッタ面積と、トランジス
タ２５のエミッタ面積と、トランジスタ２７のエミッタ
面積と、トランジスタ２９のエミッタ面積の比を、
ｌ1：ｌ2：ｍ：ｎ：ｎに設定されているとする（ｌ1、
ｌ2、ｍ、ｎは正の定数）。
積と、トランジスタ２３のエミッタ面積と、トランジス
タ２５のエミッタ面積と、トランジスタ２７のエミッタ
面積と、トランジスタ２９のエミッタ面積の比を、
ｌ1：ｌ2：ｍ：ｎ：ｎに設定されているとする（ｌ1、
ｌ2、ｍ、ｎは正の定数）。
【０１８８】負荷抵抗器３１と３２の抵抗値は同一（Ｒ
2）であり、負荷抵抗器３３、３４の抵抗値も同一
（Ｒ1）である。Ｒ1とＲ2との比は任意である。
2）であり、負荷抵抗器３３、３４の抵抗値も同一
（Ｒ1）である。Ｒ1とＲ2との比は任意である。
【０１８９】次に、以上の構成を持つ第２実施形態の可
変利得増幅回路の動作について説明する。
変利得増幅回路の動作について説明する。
【０１９０】一対の入力端子３、４の間に差動入力され
る入力電圧ＶINは、エミッタ結合されたトランジスタ１
１、１２からなる差動対によって第１および第２の差動
出力電流に変換される。これら第１および第２の差動出
力電流は、トランジスタ１１、１２のコレクタにそれぞ
れ生成される。この点は、第１実施形態の場合と同じで
ある。
る入力電圧ＶINは、エミッタ結合されたトランジスタ１
１、１２からなる差動対によって第１および第２の差動
出力電流に変換される。これら第１および第２の差動出
力電流は、トランジスタ１１、１２のコレクタにそれぞ
れ生成される。この点は、第１実施形態の場合と同じで
ある。
【０１９１】トランジスタ１１のコレクタに生成された
第１差動出力電流は、五つのエミッタ結合されたトラン
ジスタ２１、２３、２５、２７、２９からなる第２差動
回路に入力される。また、トランジスタ１２のコレクタ
に生成された第２差動出力電流は、五つのエミッタ結合
されたトランジスタ２２、２４、２６、２８、３０から
なる第３差動回路に入力される。
第１差動出力電流は、五つのエミッタ結合されたトラン
ジスタ２１、２３、２５、２７、２９からなる第２差動
回路に入力される。また、トランジスタ１２のコレクタ
に生成された第２差動出力電流は、五つのエミッタ結合
されたトランジスタ２２、２４、２６、２８、３０から
なる第３差動回路に入力される。
【０１９２】こうして、第２および第３の差動回路にそ
れぞれ入力された第１および第２の差動出力電流は、一
対の利得制御端子１、２の間に印加される利得制御電圧
Ｖdにしたがって、十個のトランジスタ２１、２２、２
３、２４、２５、２６、２７、２８、２９、３０に分配
される。こうして分配された電流のうち、トランジスタ
２１のコレクタに流れる電流は、直列接続された負荷抵
抗器３１と３３によって電圧に変換され、トランジスタ
２２のコレクタに流れる電流は、直列接続された負荷抵
抗器３２と３４によって電圧に変換される。また、トラ
ンジスタ２３と２５のコレクタに流れる電流の和は、負
荷抵抗器３３によって電圧に変換され、トランジスタ２
４と２６のコレクタに流れる電流の和は、負荷抵抗器３
４によって電圧に変換される。
れぞれ入力された第１および第２の差動出力電流は、一
対の利得制御端子１、２の間に印加される利得制御電圧
Ｖdにしたがって、十個のトランジスタ２１、２２、２
３、２４、２５、２６、２７、２８、２９、３０に分配
される。こうして分配された電流のうち、トランジスタ
２１のコレクタに流れる電流は、直列接続された負荷抵
抗器３１と３３によって電圧に変換され、トランジスタ
２２のコレクタに流れる電流は、直列接続された負荷抵
抗器３２と３４によって電圧に変換される。また、トラ
ンジスタ２３と２５のコレクタに流れる電流の和は、負
荷抵抗器３３によって電圧に変換され、トランジスタ２
４と２６のコレクタに流れる電流の和は、負荷抵抗器３
４によって電圧に変換される。
【０１９３】第２差動回路において、トランジスタ２１
のコレクタに流れる電流によって生成された電圧と、ト
ランジスタ２３と２５のコレクタに流れる電流の和によ
って生成された電圧は、負荷抵抗器３１で互いに合成さ
れる。また、第３差動回路において、トランジスタ２２
のコレクタに流れる電流によって生成された電圧と、ト
ランジスタ２４と２６のコレクタに流れる電流の和によ
って生成された電圧は、負荷抵抗器３２で互いに合成さ
れる。そして、これら二つの合成電圧が出力電圧ＶOUT
となって、出力端子５、６間から差動出力される。
のコレクタに流れる電流によって生成された電圧と、ト
ランジスタ２３と２５のコレクタに流れる電流の和によ
って生成された電圧は、負荷抵抗器３１で互いに合成さ
れる。また、第３差動回路において、トランジスタ２２
のコレクタに流れる電流によって生成された電圧と、ト
ランジスタ２４と２６のコレクタに流れる電流の和によ
って生成された電圧は、負荷抵抗器３２で互いに合成さ
れる。そして、これら二つの合成電圧が出力電圧ＶOUT
となって、出力端子５、６間から差動出力される。
【０１９４】以下において、上記第２実施形態の可変利
得増幅回路の動作をさらに詳細に説明する。
得増幅回路の動作をさらに詳細に説明する。
【０１９５】利得制御差動回路Ａ２の各トランジスタ２
１、２２、２３、２４、２５、２６、２７、２８、２
９、３０のコレクタ電流の交流成分をｉCQ11、ｉCQ12、
ｉCQ13、ｉCQ14、ｉCQ15、ｉCQ16、ｉCQ17、ｉCQ18、ｉ
CQ19、ｉCQ20は、入力差動回路Ａ１の第１及び第２のト
ランジスタ１１、１２のコレクタ電流の交流成分ｉO、
−ｉOを用いて、次の数式（３７ａ）、（３７ｂ）、
（３７ｃ）、（３７ｄ）、（３７ｅ）のように表され
る。
１、２２、２３、２４、２５、２６、２７、２８、２
９、３０のコレクタ電流の交流成分をｉCQ11、ｉCQ12、
ｉCQ13、ｉCQ14、ｉCQ15、ｉCQ16、ｉCQ17、ｉCQ18、ｉ
CQ19、ｉCQ20は、入力差動回路Ａ１の第１及び第２のト
ランジスタ１１、１２のコレクタ電流の交流成分ｉO、
−ｉOを用いて、次の数式（３７ａ）、（３７ｂ）、
（３７ｃ）、（３７ｄ）、（３７ｅ）のように表され
る。
【０１９６】
【数３７】
【０１９７】次に、第２および第３の差動回路の五つの
トランジスタ２１、２７、３０、２３、２５のコレクタ
電流の交流成分ｉCQ11、ｉCQ17、ｉCQ20とｉCQ13、ｉ
CQ15による第２差動回路の出力電流において、負荷抵抗
器３１、３３の抵抗値の寄与分ＲL11、ＲL15は、次のよ
うにして求められる。
トランジスタ２１、２７、３０、２３、２５のコレクタ
電流の交流成分ｉCQ11、ｉCQ17、ｉCQ20とｉCQ13、ｉ
CQ15による第２差動回路の出力電流において、負荷抵抗
器３１、３３の抵抗値の寄与分ＲL11、ＲL15は、次のよ
うにして求められる。
【０１９８】すなわち、全交流成分ｉｏに対する
ｉCQ11、ｉCQ17、ｉCQ20とｉCQ13、ｉCQ15の比は、上記
の数式（３７ａ）、（３７ｂ）、（３７ｃ）、（３７
ｄ）、（３７ｅ）より、次の数式（３８ａ）、（３８
ｂ）、（３８ｃ）、（３８ｄ）、（３８ｅ）で与えられ
る。
ｉCQ11、ｉCQ17、ｉCQ20とｉCQ13、ｉCQ15の比は、上記
の数式（３７ａ）、（３７ｂ）、（３７ｃ）、（３７
ｄ）、（３７ｅ）より、次の数式（３８ａ）、（３８
ｂ）、（３８ｃ）、（３８ｄ）、（３８ｅ）で与えられ
る。
【０１９９】
【数３８】
【０２００】すると、第２差動回路における負荷抵抗器
３１、３３の抵抗値の寄与分ＲL11、ＲL15は、次の数式
（３９ａ）、（３９ｂ）で与えられる。
３１、３３の抵抗値の寄与分ＲL11、ＲL15は、次の数式
（３９ａ）、（３９ｂ）で与えられる。
【０２０１】
【数３９】
【０２０２】よって、数式（３９ａ）、（３９ｂ）、入
力差動回路Ａ１に対する等価的な負荷抵抗値ＲLeqは、
次の数式（４０）のようになる。
力差動回路Ａ１に対する等価的な負荷抵抗値ＲLeqは、
次の数式（４０）のようになる。
【０２０３】
【数４０】
【０２０４】入力差動回路Ａ１の伝達コンダクタンスを
Ｇmとおくと、第２実施形態の可変利得増幅回路の利得
Ｇは、次の数式（４１）で与えられる。
Ｇmとおくと、第２実施形態の可変利得増幅回路の利得
Ｇは、次の数式（４１）で与えられる。
【０２０５】
【数４１】
【０２０６】数式（４１）より、第２実施形態の可変利
得増幅回路の最大利得Ｇmaxと最小利得Ｇminは、各々、
次の数式（４２ａ）、（４２ｂ）のようになる。
得増幅回路の最大利得Ｇmaxと最小利得Ｇminは、各々、
次の数式（４２ａ）、（４２ｂ）のようになる。
【０２０７】
【数４２】
【０２０８】よって、これら数式（４２ａ）、（４２
ｂ）より、第２実施形態の可変利得増幅回路の利得可変
幅ΔＧは、次の数式（４３）のようになる。
ｂ）より、第２実施形態の可変利得増幅回路の利得可変
幅ΔＧは、次の数式（４３）のようになる。
【０２０９】
【数４３】
【０２１０】この第２実施形態では、以下の数式（４
４）が成立している。
４）が成立している。
【０２１１】
【数４４】
【０２１２】よって、数式（４４）を用いて、上記の数
式（４３）は次の数式（４５）のように書き換えられ
る。
式（４３）は次の数式（４５）のように書き換えられ
る。
【０２１３】
【数４５】
【０２１４】数式（４５）より明らかなように、利得可
変幅ΔＧは、負荷抵抗器３１、３２、３３、３４の抵抗
値の比［１＋（Ｒ2／Ｒ1）］と、利得制御差動回路Ａ２
のトランジスタ２１、２２、２３、２４、２５、２６、
２７、２８、２９、３０のエミッタ面積の比（２ｎ／
ｍ）との積で表される。
変幅ΔＧは、負荷抵抗器３１、３２、３３、３４の抵抗
値の比［１＋（Ｒ2／Ｒ1）］と、利得制御差動回路Ａ２
のトランジスタ２１、２２、２３、２４、２５、２６、
２７、２８、２９、３０のエミッタ面積の比（２ｎ／
ｍ）との積で表される。
【０２１５】次に、出力端子５、６の直流電位Ｖ
OUT(DC)を求める。
OUT(DC)を求める。
【０２１６】トランジスタ２１、２３、２５、２７、３
０のコレクタ電流の直流成分をＩCQ 11、ＩCQ13、
ＩCQ15、ＩCQ17、ＩCQ20とすれば、これらは次の数式
（４６ａ）、（４６ｂ）、（４６ｃ）、（４６ｄ）、
（４６ｅ）のように表される。
０のコレクタ電流の直流成分をＩCQ 11、ＩCQ13、
ＩCQ15、ＩCQ17、ＩCQ20とすれば、これらは次の数式
（４６ａ）、（４６ｂ）、（４６ｃ）、（４６ｄ）、
（４６ｅ）のように表される。
【０２１７】
【数４６】
【０２１８】よって、出力端子５の直流電位ＶOUT(DC)
は、次の数式（４７）のようになる。
は、次の数式（４７）のようになる。
【０２１９】
【数４７】
【０２２０】ここで、利得Ｇの場合と同様に、上記数式
（４４）が成立するので、上記数式（４７）は次の数式
（４８）のように書き換えられる。
（４４）が成立するので、上記数式（４７）は次の数式
（４８）のように書き換えられる。
【０２２１】
【数４８】
【０２２２】第３差動回路は、第２差動回路と同じ構成
であるから、出力端子６の直流電位ＶOUT(DC)も上記数
式（４８）で与えられる。
であるから、出力端子６の直流電位ＶOUT(DC)も上記数
式（４８）で与えられる。
【０２２３】上記数式（４８）より明らかなように、出
力端子５、６の直流電位ＶOUT(DC)は、利得Ｇを変化さ
せても変動しない。
力端子５、６の直流電位ＶOUT(DC)は、利得Ｇを変化さ
せても変動しない。
【０２２４】以上説明したところから明らかなように、
本発明の第２実施形態の可変利得増幅回路では、利得可
変幅ΔＧは、負荷抵抗器３１、３２、３３、３４の抵抗
値の比［１＋（Ｒ2／Ｒ1）］と、利得制御差動回路Ａ２
のトランジスタ２１、２２、２３、２４、２５、２６、
２７、２８、２９、３０のエミッタ面積の比（２ｎ／
ｍ）との積で表される。しかも、利得可変幅ΔＧを大き
くしても、一対の出力端子５、６における直流電位Ｖ
OUT(DC)の変動はゼロである。
本発明の第２実施形態の可変利得増幅回路では、利得可
変幅ΔＧは、負荷抵抗器３１、３２、３３、３４の抵抗
値の比［１＋（Ｒ2／Ｒ1）］と、利得制御差動回路Ａ２
のトランジスタ２１、２２、２３、２４、２５、２６、
２７、２８、２９、３０のエミッタ面積の比（２ｎ／
ｍ）との積で表される。しかも、利得可変幅ΔＧを大き
くしても、一対の出力端子５、６における直流電位Ｖ
OUT(DC)の変動はゼロである。
【０２２５】よって、ペレットサイズを増大することな
く大きな利得可変幅ΔＧが得られ、しかも出力端子５、
６における直流電位ＶOUT(DC)の変動も生じない。
く大きな利得可変幅ΔＧが得られ、しかも出力端子５、
６における直流電位ＶOUT(DC)の変動も生じない。
【０２２６】また、同じ理由により、大きな利得可変幅
ΔＧに設定しながら、図１３に示したように、複数の当
該可変利得増幅回路を直流結合して縦続接続することが
可能となる。よって、段間の結合回路を省略でき且つバ
イアス回路を各段に設ける必要がないから、複数段に縦
続接続した場合にもペレットサイズの増加を抑制でき
る。
ΔＧに設定しながら、図１３に示したように、複数の当
該可変利得増幅回路を直流結合して縦続接続することが
可能となる。よって、段間の結合回路を省略でき且つバ
イアス回路を各段に設ける必要がないから、複数段に縦
続接続した場合にもペレットサイズの増加を抑制でき
る。
【０２２７】図４に、本発明の第２実施形態の可変利得
増幅回路の利得制御電圧−利得制御特性および利得制御
電圧−出力直流電位特性の一例を示す。利得Ｇを実線、
出力直流電位ＶOUT(DC)を点線で示してある。
増幅回路の利得制御電圧−利得制御特性および利得制御
電圧−出力直流電位特性の一例を示す。利得Ｇを実線、
出力直流電位ＶOUT(DC)を点線で示してある。
【０２２８】この例では、負荷抵抗器３１、３３の抵抗
値Ｒ2、Ｒ1を各々２００Ω、２０Ωとし、トランジスタ
２１、２３、２５、２７、３０のエミッタ面積比を８：
１：１：４：４、トランジスタ２２、２４、２６、２
８、２９のエミッタ面積比を同じく８：１：１：４：４
とし、さらに、トランジスタ１１、１２のエミッタ電流
Ｉ0を各々１ｍＡとしている。この場合、利得可変幅Δ
Ｇは３９ｄＢ、最大利得Ｇmaxは１１．６ｄＢである
が、出力直流電位ＶOUT(DC)の変動はゼロである。
値Ｒ2、Ｒ1を各々２００Ω、２０Ωとし、トランジスタ
２１、２３、２５、２７、３０のエミッタ面積比を８：
１：１：４：４、トランジスタ２２、２４、２６、２
８、２９のエミッタ面積比を同じく８：１：１：４：４
とし、さらに、トランジスタ１１、１２のエミッタ電流
Ｉ0を各々１ｍＡとしている。この場合、利得可変幅Δ
Ｇは３９ｄＢ、最大利得Ｇmaxは１１．６ｄＢである
が、出力直流電位ＶOUT(DC)の変動はゼロである。
【０２２９】（第３実施形態）図５は、本発明の第３実
施形態の可変利得増幅回路を示す回路図である。
施形態の可変利得増幅回路を示す回路図である。
【０２３０】図５に示すように、本発明の第３実施形態
の可変利得増幅回路は、図１に示す第１実施形態の可変
利得増幅回路において、入力増幅回路Ａ１のトランジス
タ１１と１２のエミッタにそれぞれエミッタ帰還抵抗器
３５、３６を接続したものである。エミッタ帰還抵抗器
３５は、トランジスタ１１のエミッタと定電流源９の間
に接続され、エミッタ帰還抵抗器３６は、トランジスタ
１２のエミッタと定電流源９の間に接続されている。そ
れ以外の構成は、第１実施形態の可変利得増幅回路と同
じであり、その動作も同じである。
の可変利得増幅回路は、図１に示す第１実施形態の可変
利得増幅回路において、入力増幅回路Ａ１のトランジス
タ１１と１２のエミッタにそれぞれエミッタ帰還抵抗器
３５、３６を接続したものである。エミッタ帰還抵抗器
３５は、トランジスタ１１のエミッタと定電流源９の間
に接続され、エミッタ帰還抵抗器３６は、トランジスタ
１２のエミッタと定電流源９の間に接続されている。そ
れ以外の構成は、第１実施形態の可変利得増幅回路と同
じであり、その動作も同じである。
【０２３１】しかし、第３実施形態の可変利得増幅回路
では、エミッタ帰還抵抗器３５、３６が挿入されたこと
により、トランジスタ１１、１２のエミッタ電流を各々
Ｉｏとし、エミッタ帰還抵抗器３５、３６の抵抗値を共
にＲEとすれば、入力差動回路の線形動作範囲が（２ＩO
×ＲE）だけ広がる。このため、第１実施形態における
効果に加えて、入力端子３、４からの入力信号ＶINの振
幅が大きい場合でも歪み特性が劣化しない、という効果
がある。
では、エミッタ帰還抵抗器３５、３６が挿入されたこと
により、トランジスタ１１、１２のエミッタ電流を各々
Ｉｏとし、エミッタ帰還抵抗器３５、３６の抵抗値を共
にＲEとすれば、入力差動回路の線形動作範囲が（２ＩO
×ＲE）だけ広がる。このため、第１実施形態における
効果に加えて、入力端子３、４からの入力信号ＶINの振
幅が大きい場合でも歪み特性が劣化しない、という効果
がある。
【０２３２】（第４実施形態）図６は、本発明の第４実
施形態の可変利得増幅回路を示す回路図である。
施形態の可変利得増幅回路を示す回路図である。
【０２３３】図６に示すように、本発明の第４実施形態
の可変利得増幅回路は、図１に示す第１実施形態の可変
利得増幅回路において、入力増幅回路Ａ１のトランジス
タ１１と１２のエミッタ間に共通のエミッタ帰還抵抗器
３７を接続し、さらに、定電流源９に代えて、トランジ
スタ１１と１２のエミッタに定電流源９ａと９ｂ（いず
れも電流値：Ｉ0）をそれぞれ接続したものである。定
電流源９ａは、トランジスタ１１のエミッタと接地端子
８の間に接続され、定電流源９ｂは、トランジスタ１２
のエミッタと接地端子８の間に接続されている。それ以
外の構成は、第１実施形態の可変利得増幅回路と同じで
あり、その動作も同じである。
の可変利得増幅回路は、図１に示す第１実施形態の可変
利得増幅回路において、入力増幅回路Ａ１のトランジス
タ１１と１２のエミッタ間に共通のエミッタ帰還抵抗器
３７を接続し、さらに、定電流源９に代えて、トランジ
スタ１１と１２のエミッタに定電流源９ａと９ｂ（いず
れも電流値：Ｉ0）をそれぞれ接続したものである。定
電流源９ａは、トランジスタ１１のエミッタと接地端子
８の間に接続され、定電流源９ｂは、トランジスタ１２
のエミッタと接地端子８の間に接続されている。それ以
外の構成は、第１実施形態の可変利得増幅回路と同じで
あり、その動作も同じである。
【０２３４】第４実施形態の可変利得増幅回路では、定
電流源９に代えて、トランジスタ１１と１２をそれぞれ
駆動する定電流源９ａと９ｂが設けられているため、ト
ランジスタ１１、１２のエミッタ電流を各々Ｉｏとし、
エミッタ帰還抵抗器３７の抵抗値を２ＲEとすれば、入
力差動回路の線形動作範囲が（２ＩO×ＲE）だけ広が
る。このため、第１実施形態における効果に加えて、入
力端子３、４からの入力信号ＶINの振幅が大きい場合で
も歪み特性が劣化しない、という効果がある。
電流源９に代えて、トランジスタ１１と１２をそれぞれ
駆動する定電流源９ａと９ｂが設けられているため、ト
ランジスタ１１、１２のエミッタ電流を各々Ｉｏとし、
エミッタ帰還抵抗器３７の抵抗値を２ＲEとすれば、入
力差動回路の線形動作範囲が（２ＩO×ＲE）だけ広が
る。このため、第１実施形態における効果に加えて、入
力端子３、４からの入力信号ＶINの振幅が大きい場合で
も歪み特性が劣化しない、という効果がある。
【０２３５】さらに、エミッタ帰還抵抗器３７において
直流電位降下が生じないため、第１および第３の実施形
態の可変利得増幅回路よりも低い電源電圧ＶCCで動作が
可能となる、という効果もある。
直流電位降下が生じないため、第１および第３の実施形
態の可変利得増幅回路よりも低い電源電圧ＶCCで動作が
可能となる、という効果もある。
【０２３６】（第５実施形態）本発明の第３実施形態の
可変利得増幅回路では、図１に示す第１実施形態の可変
利得増幅回路において、入力増幅回路Ａ１のトランジス
タ１１と１２のエミッタにそれぞれエミッタ帰還抵抗器
３５、３６を接続している。しかし、エミッタ帰還抵抗
器３５、３６は、図３に示す第２実施形態の可変利得増
幅回路にも適用できる。
可変利得増幅回路では、図１に示す第１実施形態の可変
利得増幅回路において、入力増幅回路Ａ１のトランジス
タ１１と１２のエミッタにそれぞれエミッタ帰還抵抗器
３５、３６を接続している。しかし、エミッタ帰還抵抗
器３５、３６は、図３に示す第２実施形態の可変利得増
幅回路にも適用できる。
【０２３７】こうして得た第３実施形態の可変利得増幅
回路（図示省略）においても、第２実施形態の可変利得
増幅回路と同じ効果が得られる。
回路（図示省略）においても、第２実施形態の可変利得
増幅回路と同じ効果が得られる。
【０２３８】（第６実施形態）本発明の第４実施形態の
可変利得増幅回路では、図１に示す第１実施形態の可変
利得増幅回路において、入力増幅回路Ａ１のトランジス
タ１１と１２のエミッタ間に共通のエミッタ帰還抵抗器
３７を接続し、さらに、定電流源９に代えて、トランジ
スタ１１と１２のエミッタに定電流源９ａと９ｂ（いず
れも電流値：Ｉ 0）をそれぞれ接続している。しかし、
エミッタ帰還抵抗器３７と定電流源９ａと９ｂは、図３
に示す第２実施形態の可変利得増幅回路にも適用でき
る。
可変利得増幅回路では、図１に示す第１実施形態の可変
利得増幅回路において、入力増幅回路Ａ１のトランジス
タ１１と１２のエミッタ間に共通のエミッタ帰還抵抗器
３７を接続し、さらに、定電流源９に代えて、トランジ
スタ１１と１２のエミッタに定電流源９ａと９ｂ（いず
れも電流値：Ｉ 0）をそれぞれ接続している。しかし、
エミッタ帰還抵抗器３７と定電流源９ａと９ｂは、図３
に示す第２実施形態の可変利得増幅回路にも適用でき
る。
【０２３９】こうして得た第４実施形態の可変利得増幅
回路（図示省略）においても、第２実施形態の可変利得
増幅回路と同じ効果が得られる。
回路（図示省略）においても、第２実施形態の可変利得
増幅回路と同じ効果が得られる。
【０２４０】（変形例）以上、本発明の好適な実施形態
について説明したが、本発明の可変利得増幅回路は上記
第１〜第６の実施形態のみに限定されるものではなく、
これら実施形態の構成に種々の修正や変更を施した可変
利得増幅回路も本発明の範囲に含まれる。
について説明したが、本発明の可変利得増幅回路は上記
第１〜第６の実施形態のみに限定されるものではなく、
これら実施形態の構成に種々の修正や変更を施した可変
利得増幅回路も本発明の範囲に含まれる。
【０２４１】例えば、上記第１〜第６の実施形態ではｎ
ｐｎ型バイポーラ・トランジスタを用いているが、ｐｎ
ｐ型バイポーラ・トランジスタを用いてもよいことは言
うまでもない。また、負荷抵抗器の抵抗値の比やエミッ
タ面積の比についても、上記第１〜第６の実施形態で述
べたものに限定されるものではなく、本発明の作用効果
が得られるものであれば、任意に変更できる。
ｐｎ型バイポーラ・トランジスタを用いているが、ｐｎ
ｐ型バイポーラ・トランジスタを用いてもよいことは言
うまでもない。また、負荷抵抗器の抵抗値の比やエミッ
タ面積の比についても、上記第１〜第６の実施形態で述
べたものに限定されるものではなく、本発明の作用効果
が得られるものであれば、任意に変更できる。
【０２４２】
【発明の効果】以上説明したように、本発明の可変利得
増幅回路は、利得可変幅が負荷抵抗器の抵抗値の比とト
ランジスタのエミッタ面積の比との積で決定され、しか
も出力端子における直流電位の変動が少ない。したがっ
て、ペレットサイズを増大することなく大きな利得可変
幅が得られ、しかも出力端子における直流電位の変動も
抑制できる。
増幅回路は、利得可変幅が負荷抵抗器の抵抗値の比とト
ランジスタのエミッタ面積の比との積で決定され、しか
も出力端子における直流電位の変動が少ない。したがっ
て、ペレットサイズを増大することなく大きな利得可変
幅が得られ、しかも出力端子における直流電位の変動も
抑制できる。
【０２４３】さらに、大きな利得可変幅に設定しなが
ら、直流結合して複数段に縦続接続することができる。
よって、複数段に縦続接続した場合にもペレットサイズ
の増加を抑制できる。
ら、直流結合して複数段に縦続接続することができる。
よって、複数段に縦続接続した場合にもペレットサイズ
の増加を抑制できる。
【図１】 本発明の第１実施形態の可変利得増幅回路の
構成を示す回路図である。
構成を示す回路図である。
【図２】 本発明の第１実施形態の可変利得増幅回路に
おいて、利得の変化と出力端子の直流電位の変化を示す
特性図である。
おいて、利得の変化と出力端子の直流電位の変化を示す
特性図である。
【図３】 本発明の第２実施形態の可変利得増幅回路の
構成を示す回路図である。
構成を示す回路図である。
【図４】 本発明の第２実施形態において、利得の変化
と出力端子の直流電位の変化を示す特性図である。
と出力端子の直流電位の変化を示す特性図である。
【図５】 本発明の第３実施形態の可変利得増幅回路の
構成を示す回路図である。
構成を示す回路図である。
【図６】 本発明の第４実施形態の可変利得増幅回路の
構成を示す回路図である。
構成を示す回路図である。
【図７】 従来の可変利得増幅回路の第１例の構成を示
す回路図である。
す回路図である。
【図８】 図７の従来の可変利得増幅回路において、利
得の変化と出力端子の直流電位の変化を示す特性図であ
る。
得の変化と出力端子の直流電位の変化を示す特性図であ
る。
【図９】 従来の可変利得増幅回路の第２例の構成を示
す回路図である。
す回路図である。
【図１０】 図９の従来の可変利得増幅回路において、
利得の変化と出力端子の直流電位の変化を示す特性図で
ある。
利得の変化と出力端子の直流電位の変化を示す特性図で
ある。
【図１１】 従来の可変利得増幅回路の第３例の構成を
示す回路図である。
示す回路図である。
【図１２】 図１１の従来の可変利得増幅回路におい
て、利得の変化と出力端子の直流電位の変化を示す特性
図である。
て、利得の変化と出力端子の直流電位の変化を示す特性
図である。
【図１３】 複数の利得可変増幅回路を直流結合で縦続
接続する場合の構成を示す回路図である。
接続する場合の構成を示す回路図である。
【図１４】 複数の利得可変増幅回路を結合回路を介し
て縦続接続する場合の構成を示す回路図である。
て縦続接続する場合の構成を示す回路図である。
１、２ 利得制御端子 ３、４ 入力端子 ５、６出力端子 ７ 電源端子 ８ 接地端子 ９、９ａ、９ｂ 定電流源 １１、１２、１３、１４、１５、１６、１７、１８、１
９、２０、２１、２２、２３、２４、２５、２６、２
７、２８、２９、３０ バイポーラ・トランジスタ ３１、３２、３３、３４ 負荷抵抗器 ３５、３６、３７、 エミッタ帰還抵抗器
９、２０、２１、２２、２３、２４、２５、２６、２
７、２８、２９、３０ バイポーラ・トランジスタ ３１、３２、３３、３４ 負荷抵抗器 ３５、３６、３７、 エミッタ帰還抵抗器
Claims (8)
- 【請求項１】 （ａ） 一対の入力端子と、 （ｂ） 一対の利得制御端子と、 （ｃ） エミッタ結合された第１トランジスタと第２ト
ランジスタを有し、且つ、定電流により駆動されて、前
記一対の入力端子間に印加される入力電圧に応じて、前
記第１トランジスタのコレクタと前記第２トランジスタ
のコレクタにそれぞれ第１出力電流と第２出力電流を生
成する第１差動回路と、 （ｄ） エミッタ結合された第３トランジスタ、第５ト
ランジスタ、第７トランジスタおよび第９トランジスタ
を有すると共に、前記第１差動回路の前記第１出力電流
で駆動される第２差動回路と、 （ｅ） エミッタ結合された第４トランジスタ、第６ト
ランジスタ、第８トランジスタおよび第１０トランジス
タを有すると共に、前記第１差動回路の前記第２出力電
流で駆動される第３差動回路と、 （ｆ） 前記第２差動回路の前記第３トランジスタのコ
レクタに接続された、互いに直列接続された第１負荷抵
抗器および第３負荷抵抗器と、 （ｇ） 前記第３差動回路の前記第４トランジスタのコ
レクタに接続された、互いに直列接続された第２負荷抵
抗器および第４負荷抵抗器とを備えており、 前記第２差動回路の前記第５トランジスタのコレクタ
は、前記第１負荷抵抗器と前記第３負荷抵抗器の接続点
に接続され、 前記第２差動回路の前記第７トランジスタのコレクタ
は、前記第３トランジスタのコレクタに接続され、 前記第２差動回路の前記第９トランジスタのコレクタ
は、前記第３差動回路の前記第４トランジスタのコレク
タに接続され、 前記第３差動回路の前記第６トランジスタのコレクタ
は、前記第２負荷抵抗器と前記第４負荷抵抗器の接続点
に接続され、 前記第３差動回路の前記第８トランジスタのコレクタ
は、前記第４トランジスタのコレクタに接続され、 前記第３差動回路の前記第１０トランジスタのコレクタ
は、前記第２差動回路の前記第３トランジスタのコレク
タに接続され、 前記一対の利得制御端子間に印加される利得制御電圧
は、前記第２差動回路の第３トランジスタおよび前記第
３差動回路の第４トランジスタの結合されたベースと、
前記第２差動回路の第５トランジスタ、第７トランジス
タ、第９トランジスタおよび前記第３差動回路の第６ト
ランジスタ、第８トランジスタおよび第１０トランジス
タの結合されたベースとの間に印加され、 前記第２差動回路の前記第３トランジスタのコレクタ
と、前記第３差動回路の前記第４トランジスタのコレク
タは、一対の出力端子を形成していて、出力電圧は前記
一対の出力端子から取り出される可変利得増幅回路。 - 【請求項２】 前記第２差動回路が第１１バイポーラ・
トランジスタをさらに含むと共に、前記第３差動回路が
第１２バイポーラ・トランジスタをさらに含んでおり、 前記第１１トランジスタのエミッタ、ベース、コレクタ
は、前記第３、第５、第７および第９のトランジスタの
結合エミッタと、前記第３トランジスタのベースと、前
記第５トランジスタのコレクタにそれぞれ接続され、 前記第１２トランジスタのエミッタ、ベース、コレクタ
は、前記第４、第６、第８および第１０のトランジスタ
の結合エミッタと、前記第４トランジスタのベースと、
前記第６トランジスタのコレクタにそれぞれ接続されて
いる請求項１に記載の可変利得増幅回路。 - 【請求項３】 前記第１差動回路の前記第１トランジス
タと前記第２トランジスタのエミッタが、前記第１差動
回路を駆動する前記定電流を生成する共通の定電流源に
共通に接続されている請求項１または２に記載の可変利
得増幅回路。 - 【請求項４】 前記第１トランジスタと前記第２トラン
ジスタがそれぞれ第１エミッタ帰還抵抗器と第２エミッ
タ帰還抵抗器を有している請求項１〜３のいずれか１に
記載の可変利得増幅回路。 - 【請求項５】 前記第１差動回路の前記第１トランジス
タと前記第２トランジスタのエミッタが、前記第１差動
回路を駆動する前記定電流を生成する第１定電流源と第
２定電流源にそれぞれ接続され、且つ前記第１トランジ
スタのエミッタと前記第２トランジスタのエミッタの間
に、共通のエミッタ帰還抵抗器が接続されている請求項
１または２に記載の可変利得増幅回路。 - 【請求項６】 前記第３トランジスタと前記第４トラン
ジスタのエミッタ面積は同一とされ、前記第５トランジ
スタと前記第６トランジスタのエミッタ面積は同一とさ
れ、前記第７トランジスタと前記第８トランジスタと前
記第９トランジスタと前記第１０トランジスタのエミッ
タ面積は同一とされ、 前記第３トランジスタのエミッタ面積と、前記第５トラ
ンジスタエミッタ面積と、前記第７トランジスタのエミ
ッタ面積は、ｌ：ｍ：ｎに設定されている（ｌ、ｍ、ｎ
はそれぞれ任意の正の定数）請求項１〜５のいずれか１
に記載の可変利得増幅回路。 - 【請求項７】 前記第３トランジスタと前記第４トラン
ジスタのエミッタ面積は同一とされ、前記第５トランジ
スタと前記第６トランジスタのエミッタ面積は同一とさ
れ、前記第７トランジスタと前記第８トランジスタと前
記第９トランジスタと前記第１０トランジスタのエミッ
タ面積は同一とされ、前記第１１トランジスタと前記第
１２トランジスタのエミッタ面積は同一とされ、 前記第３トランジスタのエミッタ面積と、前記第１１ト
ランジスタのエミッタ面積と、前記第５トランジスタの
エミッタ面積と、前記第７トランジスタのエミッタ面積
と、前記第９トランジスタのエミッタ面積は、ｌ1：
ｌ2：ｍ：ｎ：ｎに設定されている（ｌ1、ｌ2、ｍ、ｎ
はそれぞれ任意の正の定数）請求項２〜５のいずれか１
に記載の可変利得増幅回路。 - 【請求項８】 前記第１負荷抵抗器と前記第２負荷抵抗
器の抵抗値は同一とされ、前記第３負荷抵抗器と前記第
４負荷抵抗器の抵抗値は同一とされ、前記第１負荷抵抗
器の抵抗値と前記第３負荷抵抗器の抵抗値とは所定の比
に設定されている請求項１〜７のいずれか１に記載の可
変利得増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001075097A JP3544950B2 (ja) | 2001-03-15 | 2001-03-15 | 可変利得増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001075097A JP3544950B2 (ja) | 2001-03-15 | 2001-03-15 | 可変利得増幅回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002280850A true JP2002280850A (ja) | 2002-09-27 |
| JP3544950B2 JP3544950B2 (ja) | 2004-07-21 |
Family
ID=18932230
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001075097A Expired - Fee Related JP3544950B2 (ja) | 2001-03-15 | 2001-03-15 | 可変利得増幅回路 |
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|---|---|
| JP (1) | JP3544950B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007529149A (ja) * | 2003-07-07 | 2007-10-18 | アナログデバイス，インコーポレイテッド | システム |
| JP2015192268A (ja) * | 2014-03-28 | 2015-11-02 | 日本電信電話株式会社 | 可変利得トランスインピーダンスアンプ |
-
2001
- 2001-03-15 JP JP2001075097A patent/JP3544950B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007529149A (ja) * | 2003-07-07 | 2007-10-18 | アナログデバイス，インコーポレイテッド | システム |
| JP2015192268A (ja) * | 2014-03-28 | 2015-11-02 | 日本電信電話株式会社 | 可変利得トランスインピーダンスアンプ |
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