JP3093687B2 - 利得可変増幅回路 - Google Patents
利得可変増幅回路Info
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- JP3093687B2 JP3093687B2 JP09204047A JP20404797A JP3093687B2 JP 3093687 B2 JP3093687 B2 JP 3093687B2 JP 09204047 A JP09204047 A JP 09204047A JP 20404797 A JP20404797 A JP 20404797A JP 3093687 B2 JP3093687 B2 JP 3093687B2
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Description
【０００１】
【発明の属する技術分野】本発明は、利得可変増幅回路
に関し、特に、最小利得の設定が容易な利得可変増幅回
路に関する。
に関し、特に、最小利得の設定が容易な利得可変増幅回
路に関する。
【０００２】
【従来の技術】利得可変増幅回路では、利得をある最小
値から最大値まで変化させる場合に、最小利得が容易に
設定できることが要求される。従来の利得可変増幅回路
では、利得制御電圧に対する利得変化の感度が高く、ま
た、利得制御電圧が負に振り切ったときに利得が負の無
限大になるため、最小利得を一定の値に制御することが
困難であった。この問題に対処する利得可変増幅回路
が、特開昭62-245809号公報に記載されている。
値から最大値まで変化させる場合に、最小利得が容易に
設定できることが要求される。従来の利得可変増幅回路
では、利得制御電圧に対する利得変化の感度が高く、ま
た、利得制御電圧が負に振り切ったときに利得が負の無
限大になるため、最小利得を一定の値に制御することが
困難であった。この問題に対処する利得可変増幅回路
が、特開昭62-245809号公報に記載されている。
【０００３】図６は、上記公報に記載の従来の利得可変
増幅回路の構成を示す回路図である。利得可変増幅回路
は、入力される利得制御信号に対応して負の無限大と最
大値との間で利得を変化させる第１及び第２の差動増幅
回路と、一定の利得を有する第３の差動増幅回路とを備
えている。この利得可変増幅回路は、第１の電源端子６
５と第１の定電流源４９との間に接続され、第１及び第
２の利得制御端子４３、４４からの利得制御信号に従っ
て、第１及び第２の入力端子４５、４６からの入力信号
を差動増幅して出力する。
増幅回路の構成を示す回路図である。利得可変増幅回路
は、入力される利得制御信号に対応して負の無限大と最
大値との間で利得を変化させる第１及び第２の差動増幅
回路と、一定の利得を有する第３の差動増幅回路とを備
えている。この利得可変増幅回路は、第１の電源端子６
５と第１の定電流源４９との間に接続され、第１及び第
２の利得制御端子４３、４４からの利得制御信号に従っ
て、第１及び第２の入力端子４５、４６からの入力信号
を差動増幅して出力する。
【０００４】第１の差動増幅回路は、ベースが第１の入
力端子に接続され且つエミッタが第１の定電流源４９に
接続された第１のトランジスタ４７と、ベースが第２の
入力端子に接続され且つエミッタが第１の定電流源４９
に接続された第２のトランジスタ４８とから構成され
る。
力端子に接続され且つエミッタが第１の定電流源４９に
接続された第１のトランジスタ４７と、ベースが第２の
入力端子に接続され且つエミッタが第１の定電流源４９
に接続された第２のトランジスタ４８とから構成され
る。
【０００５】第２の差動増幅回路は、各ベースが第１及
び第２の利得制御端子４３、４４に夫々接続され、且つ
各エミッタが第１のトランジスタ４７のコレクタに共通
接続された第３及び第４のトランジスタ５１、５２と、
各ベースが第１及び第２の利得制御端子４３、４４に夫
々接続され、且つ各エミッタが第２のトランジスタ４８
のコレクタに共通接続された第５及び第６のトランジス
タ５４、５３とから構成される。第３のトランジスタ５
１のコレクタは、第１の出力端子６３に接続されると共
に負荷抵抗５５を介して第１の電源端子６５に接続さ
れ、第５のトランジスタ５４のコレクタは、第２の出力
端子６４に接続されると共に負荷抵抗５６を介して第１
の電源端子６５に接続される。第４及び第６のトランジ
スタ５２、５３の各コレクタは、第１の電源端子６５に
共通接続される。
び第２の利得制御端子４３、４４に夫々接続され、且つ
各エミッタが第１のトランジスタ４７のコレクタに共通
接続された第３及び第４のトランジスタ５１、５２と、
各ベースが第１及び第２の利得制御端子４３、４４に夫
々接続され、且つ各エミッタが第２のトランジスタ４８
のコレクタに共通接続された第５及び第６のトランジス
タ５４、５３とから構成される。第３のトランジスタ５
１のコレクタは、第１の出力端子６３に接続されると共
に負荷抵抗５５を介して第１の電源端子６５に接続さ
れ、第５のトランジスタ５４のコレクタは、第２の出力
端子６４に接続されると共に負荷抵抗５６を介して第１
の電源端子６５に接続される。第４及び第６のトランジ
スタ５２、５３の各コレクタは、第１の電源端子６５に
共通接続される。
【０００６】第３の差動増幅回路は、各ベースが第１及
び第２の入力端子４５、４６に夫々接続され、且つ各エ
ミッタがエミッタ帰還抵抗５９又は６０を介して第２の
定電流源６１に共通接続された第７及び第８のトランジ
スタ５７、５８から構成される。
び第２の入力端子４５、４６に夫々接続され、且つ各エ
ミッタがエミッタ帰還抵抗５９又は６０を介して第２の
定電流源６１に共通接続された第７及び第８のトランジ
スタ５７、５８から構成される。
【０００７】上記従来の利得可変増幅回路は、次のよう
に動作する。第１及び第２の入力端子４５、４６から入
力された信号は、第１及び第２のトランジスタ４７、４
８によって電流に変換され、利得制御用の第３、第４の
トランジスタ５１、５２及び第５、第６のトランジスタ
５４、５３の各エミッタに共通に入力される。各エミッ
タに入力された電流は、利得制御端子４３、４４に印加
される利得制御電圧に対応して、第３及び第５のトラン
ジスタ５１、５４の各コレクタと、第４及び第６のトラ
ンジスタ５２、５３の各コレクタとに分配される。
に動作する。第１及び第２の入力端子４５、４６から入
力された信号は、第１及び第２のトランジスタ４７、４
８によって電流に変換され、利得制御用の第３、第４の
トランジスタ５１、５２及び第５、第６のトランジスタ
５４、５３の各エミッタに共通に入力される。各エミッ
タに入力された電流は、利得制御端子４３、４４に印加
される利得制御電圧に対応して、第３及び第５のトラン
ジスタ５１、５４の各コレクタと、第４及び第６のトラ
ンジスタ５２、５３の各コレクタとに分配される。
【０００８】ここで、利得制御電圧をＶd、第１及び第
２のトランジスタ４７、４８の伝達コンダクタンスをｇ
m、負荷抵抗５５、５６の各抵抗値をRc、ＶTを熱電圧と
するとき、図中の一点鎖線で囲まれた一般的な利得可変
回路における利得Ｇ1は、 Ｇ1=20log｛ｇmRc/（1+ｅ-Vd/VT）｝ =20log（ｇmRc）+20log｛1/（1+ｅ-Vd/VT）｝ =20log（ｇmRc）-20log（1+ｅ-Vd/VT） となる。熱電圧ＶTは、ＶT=ｋＴ／ｑで求まる（但し、
ｋ：ボルツマン定数、Ｔ：絶対温度、ｑ：電気素量）。
このように、利得Ｇ1は、利得制御電圧Ｖdの変化に対応
して、−∞と20log（ｇmRc）との間で変化する。
２のトランジスタ４７、４８の伝達コンダクタンスをｇ
m、負荷抵抗５５、５６の各抵抗値をRc、ＶTを熱電圧と
するとき、図中の一点鎖線で囲まれた一般的な利得可変
回路における利得Ｇ1は、 Ｇ1=20log｛ｇmRc/（1+ｅ-Vd/VT）｝ =20log（ｇmRc）+20log｛1/（1+ｅ-Vd/VT）｝ =20log（ｇmRc）-20log（1+ｅ-Vd/VT） となる。熱電圧ＶTは、ＶT=ｋＴ／ｑで求まる（但し、
ｋ：ボルツマン定数、Ｔ：絶対温度、ｑ：電気素量）。
このように、利得Ｇ1は、利得制御電圧Ｖdの変化に対応
して、−∞と20log（ｇmRc）との間で変化する。
【０００９】利得可変増幅回路は更に、一点鎖線内の利
得可変回路に加え、第３の差動増幅回路を備えるので、
エミッタ帰還抵抗５９、６０の各抵抗値をＲｅとすると
き、利得可変増幅回路の全体における利得Ｇ2は、 Ｇ2=20log｛ｇmRc/（1+ｅ-Vd/VT）+Rc/（２Re）｝ となる。つまり、利得Ｇ2は、概ね20log｛Rc/（2Re）｝
と20log（ｇmRc）との間で変化し、最小利得は、負荷抵
抗５５、５６とエミッタ帰還抵抗５９、６０との抵抗値
の比であるRc/2Reのみによって決まる。
得可変回路に加え、第３の差動増幅回路を備えるので、
エミッタ帰還抵抗５９、６０の各抵抗値をＲｅとすると
き、利得可変増幅回路の全体における利得Ｇ2は、 Ｇ2=20log｛ｇmRc/（1+ｅ-Vd/VT）+Rc/（２Re）｝ となる。つまり、利得Ｇ2は、概ね20log｛Rc/（2Re）｝
と20log（ｇmRc）との間で変化し、最小利得は、負荷抵
抗５５、５６とエミッタ帰還抵抗５９、６０との抵抗値
の比であるRc/2Reのみによって決まる。
【００１０】上記従来の利得可変増幅回路では、利得制
御信号Vdが負の方向に大きくなると、利得は負の無限大
に近づくが、追加された利得可変回路により、抵抗値の
比Rc/2Reで決定された利得以下になることが抑止され、
最小利得が安定する。
御信号Vdが負の方向に大きくなると、利得は負の無限大
に近づくが、追加された利得可変回路により、抵抗値の
比Rc/2Reで決定された利得以下になることが抑止され、
最小利得が安定する。
【００１１】
【発明が解決しようとする課題】ところで、上記従来の
利得可変増幅回路では、最小利得決定のための第７及び
第８のトランジスタ５７、５８が、入力端子４５、４６
と負荷抵抗５５、５６との間に接続されるので、入力端
子４５、４６と負荷抵抗５５、５６との間で、ミラー効
果による負帰還作用が生じる。このため、特に、最大利
得時における周波数特性が劣化し、最大利得が低下する
ことによって利得可変幅が減少するという問題がある。
また、入力信号が高周波の場合に、ミラー効果による負
帰還作用が大きくなり、最大利得の低下が顕著になる。
利得可変増幅回路では、最小利得決定のための第７及び
第８のトランジスタ５７、５８が、入力端子４５、４６
と負荷抵抗５５、５６との間に接続されるので、入力端
子４５、４６と負荷抵抗５５、５６との間で、ミラー効
果による負帰還作用が生じる。このため、特に、最大利
得時における周波数特性が劣化し、最大利得が低下する
ことによって利得可変幅が減少するという問題がある。
また、入力信号が高周波の場合に、ミラー効果による負
帰還作用が大きくなり、最大利得の低下が顕著になる。
【００１２】本発明は、上記に鑑み、最小利得を容易に
設定できる機能を持ちながらも、最大利得時における周
波数特性の劣化による最大利得の低下を抑え、利得可変
幅の減少を抑止することが可能な利得可変増幅回路を提
供することを目的とする。
設定できる機能を持ちながらも、最大利得時における周
波数特性の劣化による最大利得の低下を抑え、利得可変
幅の減少を抑止することが可能な利得可変増幅回路を提
供することを目的とする。
【００１３】
【課題を解決するための手段】上記目的を達成するため
に、本発明の利得可変増幅回路は、第１の電源と第１の
定電流源との間に接続され、第１及び第２の利得制御端
子からの利得制御信号に従って、第１及び第２の入力信
号を差動増幅して出力する利得可変増幅回路において、
ベースが第１の入力端子に接続された第１のトランジス
タと、ベースが第２の入力端子に接続された第２のトラ
ンジスタとを有し、前記第１及び第２のトランジスタの
各エミッタが前記第１の定電流源に共通接続された入力
差動回路と、各ベースが前記第１の利得制御端子に夫々
接続され且つ各コレクタが第１及び第２の出力端子に夫
々接続された第３及び第４のトランジスタと、各ベース
が前記第２の利得制御端子に共通接続された第５、第
６、第７及び第８のトランジスタとを有し、前記第３、
第５及び第６のトランジスタのエミッタが前記第１のト
ランジスタのコレクタに共通接続され、前記第７、第８
及び第４のトランジスタのエミッタが前記第２のトラン
ジスタのコレクタに共通接続され、前記第６及び第７の
トランジスタの各コレクタが前記第１の電源に共通接続
された利得制御差動回路とを備え、第１及び第２の負荷
抵抗は相互に直列に接続され、該直列接続点に前記第５
のトランジスタのコレクタが接続され、前記第１の負荷
抵抗の他の一端は前記第１の電源に接続され、前記第２
の負荷抵抗の他の一端は前記第３のトランジスタのコレ
クタに接続され、第３及び第４の負荷抵抗は相互に直列
に接続され、該直列接続点に前記第８のトランジスタの
コレクタが接続され、前記第３の負荷抵抗の他の一端は
前記第１の電源に接続され、前記第４の負荷抵抗の他の
一端は前記第４のトランジスタのコレクタに接続され、
前記第３と第４のトランジスタ、前記第５と第８のトラ
ンジスタ、及び前記第６と第７のトランジスタの夫々に
おける各エミッタ面積が相互に等しく設定され、前記第
３又は第４のトランジスタと、前記第５又は第８のトラ
ンジスタと、前記第６又は第７のトランジスタとのエミ
ッタ面積の比が１：ｍ：ｎに設定され、前記第１及び第
３の負荷抵抗の抵抗値が相互に等しく、前記第２及び第
４の負荷抵抗の抵抗値が相互に等しく設定され、前記第
１又は第３の負荷抵抗の抵抗値と前記第２又は第４の負
荷抵抗の抵抗値との比がｐ：ｑに設定され、利得可変範
囲が２０log｛（ｍ＋ｎ）（ｐ＋ｑ）／（ｍｐ）｝であ
ることを特徴とする。
に、本発明の利得可変増幅回路は、第１の電源と第１の
定電流源との間に接続され、第１及び第２の利得制御端
子からの利得制御信号に従って、第１及び第２の入力信
号を差動増幅して出力する利得可変増幅回路において、
ベースが第１の入力端子に接続された第１のトランジス
タと、ベースが第２の入力端子に接続された第２のトラ
ンジスタとを有し、前記第１及び第２のトランジスタの
各エミッタが前記第１の定電流源に共通接続された入力
差動回路と、各ベースが前記第１の利得制御端子に夫々
接続され且つ各コレクタが第１及び第２の出力端子に夫
々接続された第３及び第４のトランジスタと、各ベース
が前記第２の利得制御端子に共通接続された第５、第
６、第７及び第８のトランジスタとを有し、前記第３、
第５及び第６のトランジスタのエミッタが前記第１のト
ランジスタのコレクタに共通接続され、前記第７、第８
及び第４のトランジスタのエミッタが前記第２のトラン
ジスタのコレクタに共通接続され、前記第６及び第７の
トランジスタの各コレクタが前記第１の電源に共通接続
された利得制御差動回路とを備え、第１及び第２の負荷
抵抗は相互に直列に接続され、該直列接続点に前記第５
のトランジスタのコレクタが接続され、前記第１の負荷
抵抗の他の一端は前記第１の電源に接続され、前記第２
の負荷抵抗の他の一端は前記第３のトランジスタのコレ
クタに接続され、第３及び第４の負荷抵抗は相互に直列
に接続され、該直列接続点に前記第８のトランジスタの
コレクタが接続され、前記第３の負荷抵抗の他の一端は
前記第１の電源に接続され、前記第４の負荷抵抗の他の
一端は前記第４のトランジスタのコレクタに接続され、
前記第３と第４のトランジスタ、前記第５と第８のトラ
ンジスタ、及び前記第６と第７のトランジスタの夫々に
おける各エミッタ面積が相互に等しく設定され、前記第
３又は第４のトランジスタと、前記第５又は第８のトラ
ンジスタと、前記第６又は第７のトランジスタとのエミ
ッタ面積の比が１：ｍ：ｎに設定され、前記第１及び第
３の負荷抵抗の抵抗値が相互に等しく、前記第２及び第
４の負荷抵抗の抵抗値が相互に等しく設定され、前記第
１又は第３の負荷抵抗の抵抗値と前記第２又は第４の負
荷抵抗の抵抗値との比がｐ：ｑに設定され、利得可変範
囲が２０log｛（ｍ＋ｎ）（ｐ＋ｑ）／（ｍｐ）｝であ
ることを特徴とする。
【００１４】本発明の利得可変増幅回路によると、第１
及び第２の入力端子と負荷抵抗との間におけるミラー効
果による負帰還作用を無くすることができるので、最大
利得時における周波数特性の劣化を抑えることができ
る。また、入力信号が高周波である場合でも、最大利得
を低下させず充分な利得可変幅を得ることができる。こ
こで、第３〜第８のトランジスタの各エミッタ面積、或
いは、第１〜第４の負荷抵抗の各抵抗値を適正に設定す
れば、利得制御信号で最小利得を制御することなく最小
利得を所定の値に定めることができる。
及び第２の入力端子と負荷抵抗との間におけるミラー効
果による負帰還作用を無くすることができるので、最大
利得時における周波数特性の劣化を抑えることができ
る。また、入力信号が高周波である場合でも、最大利得
を低下させず充分な利得可変幅を得ることができる。こ
こで、第３〜第８のトランジスタの各エミッタ面積、或
いは、第１〜第４の負荷抵抗の各抵抗値を適正に設定す
れば、利得制御信号で最小利得を制御することなく最小
利得を所定の値に定めることができる。
【００１５】
【００１６】
【００１７】また、第１のトランジスタと第１の定電流
源との間、及び第２のトランジスタと前記第１の定電流
源との間には、夫々、等しい抵抗値を有する第１及び第
２のエミッタ帰還抵抗が接続されることも好ましい態様
である。この場合、入力信号の振幅が大きいときでも歪
み特性が劣化しない。
源との間、及び第２のトランジスタと前記第１の定電流
源との間には、夫々、等しい抵抗値を有する第１及び第
２のエミッタ帰還抵抗が接続されることも好ましい態様
である。この場合、入力信号の振幅が大きいときでも歪
み特性が劣化しない。
【００１８】
【発明の実施の形態】図面を参照して本発明を更に詳細
に説明する。図１は、本発明による第１実施形態例の利
得可変増幅回路の構成を示すブロック図である。利得可
変増幅回路は、入力差動回路と利得制御差動回路とを備
えている。この利得可変増幅回路は、電圧源としての第
１の電源端子（第１の電源）３０と第１の定電流源２７
との間に接続され、第１及び第２の利得制御端子２１、
２２からの利得制御信号に従って、第１及び第２の入力
端子２３、２４からの入力信号を差動増幅して出力す
る。
に説明する。図１は、本発明による第１実施形態例の利
得可変増幅回路の構成を示すブロック図である。利得可
変増幅回路は、入力差動回路と利得制御差動回路とを備
えている。この利得可変増幅回路は、電圧源としての第
１の電源端子（第１の電源）３０と第１の定電流源２７
との間に接続され、第１及び第２の利得制御端子２１、
２２からの利得制御信号に従って、第１及び第２の入力
端子２３、２４からの入力信号を差動増幅して出力す
る。
【００１９】入力差動回路は、ベースが第１の入力端子
２３に接続された第１のトランジスタ２５と、ベースが
第２の入力端子２４に接続された第２のトランジスタ２
６とを備える。第１及び第２のトランジスタ２５、２６
の各エミッタは、第１の定電流源２７に共通接続されて
いる。
２３に接続された第１のトランジスタ２５と、ベースが
第２の入力端子２４に接続された第２のトランジスタ２
６とを備える。第１及び第２のトランジスタ２５、２６
の各エミッタは、第１の定電流源２７に共通接続されて
いる。
【００２０】利得制御差動回路は、各ベースが第１の利
得制御端子２１に夫々接続され且つ各コレクタが第１及
び第２の出力端子１９、２０に夫々接続された第３及び
第４のトランジスタ９、１４と、各ベースが第２の利得
制御端子２２に共通接続された第５、第６、第７及び第
８のトランジスタ１０、１１、１２、１３とを備える。
第３、第５及び第６のトランジスタ９、１０、１１は、
第１のトランジスタ２５のコレクタに共通接続され、第
７、第８及び第４のトランジスタ１２、１３、１４は、
第２のトランジスタ２６のコレクタに共通接続される。
また、第６及び第７のトランジスタ１１、１２の各コレ
クタは、第１の電源端子３０に共通接続される。
得制御端子２１に夫々接続され且つ各コレクタが第１及
び第２の出力端子１９、２０に夫々接続された第３及び
第４のトランジスタ９、１４と、各ベースが第２の利得
制御端子２２に共通接続された第５、第６、第７及び第
８のトランジスタ１０、１１、１２、１３とを備える。
第３、第５及び第６のトランジスタ９、１０、１１は、
第１のトランジスタ２５のコレクタに共通接続され、第
７、第８及び第４のトランジスタ１２、１３、１４は、
第２のトランジスタ２６のコレクタに共通接続される。
また、第６及び第７のトランジスタ１１、１２の各コレ
クタは、第１の電源端子３０に共通接続される。
【００２１】第３のトランジスタ９のコレクタと第１の
電源端子３０との間には第１及び第２の負荷抵抗１５、
１６が直列に接続されており、負荷抵抗１５と１６との
直列接続点には、第５のトランジスタ１０のコレクタが
接続される。第４のトランジスタ１４のコレクタと第１
の電源端子３０との間には第３及び第４の負荷抵抗１
７、１８が直列に接続されており、負荷抵抗１７と１８
との直列接続点には、第８のトランジスタ１３のコレク
タが接続される。
電源端子３０との間には第１及び第２の負荷抵抗１５、
１６が直列に接続されており、負荷抵抗１５と１６との
直列接続点には、第５のトランジスタ１０のコレクタが
接続される。第４のトランジスタ１４のコレクタと第１
の電源端子３０との間には第３及び第４の負荷抵抗１
７、１８が直列に接続されており、負荷抵抗１７と１８
との直列接続点には、第８のトランジスタ１３のコレク
タが接続される。
【００２２】第３のトランジスタ９と第４のトランジス
タ１４とはエミッタ面積が相互に等しく、第５のトラン
ジスタ１０と第８のトランジスタ１３とはエミッタ面積
が相互に等しく、第６のトランジスタ１１と第７のトラ
ンジスタ１２とはエミッタ面積が相互に等しい。第３の
トランジスタ９又は第４のトランジスタ１４と、第５の
トランジスタ１０又は第８のトランジスタ１３と、第６
のトランジスタ１１又は第７のトランジスタ１２とのエ
ミッタ面積の比は、任意に設定される。また、第１及び
第３の負荷抵抗１５、１７の抵抗値が相互に等しく、第
２及び第４の負荷抵抗１６、１８の抵抗値が相互に等し
い。第１の負荷抵抗１５又は第３の負荷抵抗１７の抵抗
値と、第２の負荷抵抗１６又は第４の負荷抵抗１８の抵
抗値との比は、任意に設定される。
タ１４とはエミッタ面積が相互に等しく、第５のトラン
ジスタ１０と第８のトランジスタ１３とはエミッタ面積
が相互に等しく、第６のトランジスタ１１と第７のトラ
ンジスタ１２とはエミッタ面積が相互に等しい。第３の
トランジスタ９又は第４のトランジスタ１４と、第５の
トランジスタ１０又は第８のトランジスタ１３と、第６
のトランジスタ１１又は第７のトランジスタ１２とのエ
ミッタ面積の比は、任意に設定される。また、第１及び
第３の負荷抵抗１５、１７の抵抗値が相互に等しく、第
２及び第４の負荷抵抗１６、１８の抵抗値が相互に等し
い。第１の負荷抵抗１５又は第３の負荷抵抗１７の抵抗
値と、第２の負荷抵抗１６又は第４の負荷抵抗１８の抵
抗値との比は、任意に設定される。
【００２３】上記構成の利得可変増幅回路では、入力端
子２３、２４から入力された信号は、第１及び第２のト
ランジスタ２５、２６によって夫々電流に変換される。
この電流は、第１のトランジスタ２５から第３、第５及
び第６のトランジスタ９、１０、１１の各エミッタに共
通に入力され、また、第２のトランジスタ２６から第
７、第８及び第４のトランジスタ１２、１３、１４の各
エミッタに共通に入力される。電流は更に、利得制御端
子２１、２２からの利得制御電圧Ｖdに従って、トラン
ジスタ９〜１４の各コレクタに分配され、負荷抵抗１
５、１６及び１７、１８によって電圧に変換されて出力
端子１９、２０から出力される。
子２３、２４から入力された信号は、第１及び第２のト
ランジスタ２５、２６によって夫々電流に変換される。
この電流は、第１のトランジスタ２５から第３、第５及
び第６のトランジスタ９、１０、１１の各エミッタに共
通に入力され、また、第２のトランジスタ２６から第
７、第８及び第４のトランジスタ１２、１３、１４の各
エミッタに共通に入力される。電流は更に、利得制御端
子２１、２２からの利得制御電圧Ｖdに従って、トラン
ジスタ９〜１４の各コレクタに分配され、負荷抵抗１
５、１６及び１７、１８によって電圧に変換されて出力
端子１９、２０から出力される。
【００２４】ここで、第３のトランジスタ９又は第４の
トランジスタ１４と、第５のトランジスタ１０又は第８
のトランジスタ１３と、第６のトランジスタ１１又は第
７のトランジスタ１２とのエミッタ面積の比が１：ｍ：
ｎであるとする。負荷抵抗１５と１６（又は負荷抵抗１
７と１８）との抵抗値の比がｐ：ｑであるとする。ま
た、負荷抵抗１５と１６との抵抗値の和及び負荷抵抗１
７と１８との抵抗値の和を夫々Ｒｃ、利得制御電圧（利
得制御信号）をＶd、第１及び第２のトランジスタ２
５、２６の伝達コンダクタンスをｇm、ＶTを熱電圧とす
る。
トランジスタ１４と、第５のトランジスタ１０又は第８
のトランジスタ１３と、第６のトランジスタ１１又は第
７のトランジスタ１２とのエミッタ面積の比が１：ｍ：
ｎであるとする。負荷抵抗１５と１６（又は負荷抵抗１
７と１８）との抵抗値の比がｐ：ｑであるとする。ま
た、負荷抵抗１５と１６との抵抗値の和及び負荷抵抗１
７と１８との抵抗値の和を夫々Ｒｃ、利得制御電圧（利
得制御信号）をＶd、第１及び第２のトランジスタ２
５、２６の伝達コンダクタンスをｇm、ＶTを熱電圧とす
る。
【００２５】このとき、利得可変増幅回路の利得Ｇは、 Ｇ=20log(ｇmRc)-20log［｛1+(m+n)e-Vd/VT｝/｛1+(mp/
(p+q))e-Vd/VT｝］ となる。ここで、利得制御電圧Ｖdが負の方向に大きく
なったとき最小利得Ｇminは、 Ｇmin=20log（ｇmRc）-20log｛(m+n)(p+q)/(mp)｝ となる。最小利得Ｇminは、第５のトランジスタ１０
（又は第８のトランジスタ１３）と第６のトランジスタ
１１（又は第７のトランジスタ１２）とのエミッタ面積
の比ｍ：ｎ、及び負荷抵抗１５（又は１７）と負荷抵抗
１６（又は１８）との抵抗値の比ｐ：ｑのみで決定され
る。従って、利得制御信号によって最小利得を制御する
必要がないので、制御部分の簡素化により低消費電力の
実現が可能になる。また、利得制御電圧Ｖdが負に大き
くなると、利得は下がる。この電圧Ｖdが負に更に大き
くなっても、エミッタ面積比ｍのトランジスタ１０又は
１３を経由してアイドル電流が負荷抵抗１５又は１７に
流れるので、利得が負の無限大になることはない。
(p+q))e-Vd/VT｝］ となる。ここで、利得制御電圧Ｖdが負の方向に大きく
なったとき最小利得Ｇminは、 Ｇmin=20log（ｇmRc）-20log｛(m+n)(p+q)/(mp)｝ となる。最小利得Ｇminは、第５のトランジスタ１０
（又は第８のトランジスタ１３）と第６のトランジスタ
１１（又は第７のトランジスタ１２）とのエミッタ面積
の比ｍ：ｎ、及び負荷抵抗１５（又は１７）と負荷抵抗
１６（又は１８）との抵抗値の比ｐ：ｑのみで決定され
る。従って、利得制御信号によって最小利得を制御する
必要がないので、制御部分の簡素化により低消費電力の
実現が可能になる。また、利得制御電圧Ｖdが負に大き
くなると、利得は下がる。この電圧Ｖdが負に更に大き
くなっても、エミッタ面積比ｍのトランジスタ１０又は
１３を経由してアイドル電流が負荷抵抗１５又は１７に
流れるので、利得が負の無限大になることはない。
【００２６】図２は、本実施形態例の利得可変増幅回路
の利得制御電圧Ｖdを変化させた場合の利得の変化を示
すグラフである。同図から、利得制御電圧Ｖdを変化さ
せた場合に、最小利得20log（ｇmRc）-20log｛(m+n)(p+
q)/(mp)｝から最大利得20log（ｇmRc）の間で利得が変
化することが分かる。
の利得制御電圧Ｖdを変化させた場合の利得の変化を示
すグラフである。同図から、利得制御電圧Ｖdを変化さ
せた場合に、最小利得20log（ｇmRc）-20log｛(m+n)(p+
q)/(mp)｝から最大利得20log（ｇmRc）の間で利得が変
化することが分かる。
【００２７】ところで、図６で説明した従来例では、入
力差動トランジスタ対が、利得可変用のトランジスタ４
７、４８、及び最小利得決定用のトランジスタ５７、５
８として２組存在し、また、利得可変範囲を大きくとる
ためにトランジスタ５７、５８にエミッタ帰還抵抗５
９、６０を夫々接続していた。エミッタ帰還抵抗が接続
された入力差動トランジスタ対とそうでない差動トラン
ジスタ対とでは入力ダイナミックレンジが異なる。この
ような２組の入力差動トランジスタ対で、入力端子と負
荷抵抗５５、５６とを共用していたので、伝達特性が非
線形になり、振幅が大きい信号の入力時に歪み特性が劣
化し易かった。また、最小利得を小さくとる場合には、
抵抗値の比Rc/2Reを大きくとる必要があり、例えば、−
４０dBの最小利得をとるには、抵抗値の比Rc/2Reは100/
1になり、ＩＣ化するとチップサイズが増大する。
力差動トランジスタ対が、利得可変用のトランジスタ４
７、４８、及び最小利得決定用のトランジスタ５７、５
８として２組存在し、また、利得可変範囲を大きくとる
ためにトランジスタ５７、５８にエミッタ帰還抵抗５
９、６０を夫々接続していた。エミッタ帰還抵抗が接続
された入力差動トランジスタ対とそうでない差動トラン
ジスタ対とでは入力ダイナミックレンジが異なる。この
ような２組の入力差動トランジスタ対で、入力端子と負
荷抵抗５５、５６とを共用していたので、伝達特性が非
線形になり、振幅が大きい信号の入力時に歪み特性が劣
化し易かった。また、最小利得を小さくとる場合には、
抵抗値の比Rc/2Reを大きくとる必要があり、例えば、−
４０dBの最小利得をとるには、抵抗値の比Rc/2Reは100/
1になり、ＩＣ化するとチップサイズが増大する。
【００２８】これに対し、本発明の利得可変増幅回路で
は、アイドル電流の経路を第５及び第８のトランジスタ
１０、１３に設けたカスコード型の回路構成となってい
るので、入力端子２３と負荷抵抗１５、１６との間、及
び入力端子２４と負荷抵抗１７、１８との間で、ミラー
効果による負帰還作用は生じない。従って、最大利得時
の周波数特性の劣化がなく、入力信号が高周波の場合で
あっても、充分な利得可変幅を得ることができる。ま
た、１組の入力差動トランジスタ対（２５、２６）のみ
で入力ダイナミックレンジが決定され、伝達特性が非線
形になることがないので、大信号入力時の歪み特性が劣
化しない。本利得可変増幅回路によると、例えば、通信
システムの直交変復調装置等で高周波信号を用いた場合
においても、高精度且つ広範囲の利得制御が可能にな
る。最小利得を小さくとる場合に、能動素子と受動素子
との組み合わせであるトランジスタのエミッタ面積比
１：ｍ：ｎと抵抗値の比ｐ：ｑとを最適化することによ
り、ＩＣ化する際のチップサイズの増大を防ぐことがで
きる。
は、アイドル電流の経路を第５及び第８のトランジスタ
１０、１３に設けたカスコード型の回路構成となってい
るので、入力端子２３と負荷抵抗１５、１６との間、及
び入力端子２４と負荷抵抗１７、１８との間で、ミラー
効果による負帰還作用は生じない。従って、最大利得時
の周波数特性の劣化がなく、入力信号が高周波の場合で
あっても、充分な利得可変幅を得ることができる。ま
た、１組の入力差動トランジスタ対（２５、２６）のみ
で入力ダイナミックレンジが決定され、伝達特性が非線
形になることがないので、大信号入力時の歪み特性が劣
化しない。本利得可変増幅回路によると、例えば、通信
システムの直交変復調装置等で高周波信号を用いた場合
においても、高精度且つ広範囲の利得制御が可能にな
る。最小利得を小さくとる場合に、能動素子と受動素子
との組み合わせであるトランジスタのエミッタ面積比
１：ｍ：ｎと抵抗値の比ｐ：ｑとを最適化することによ
り、ＩＣ化する際のチップサイズの増大を防ぐことがで
きる。
【００２９】
【実施例】実施例１ 本実施例では、第１及び第２のトランジスタ２５、２６
が伝達コンダクタンスｇmを有し、第３のトランジスタ
９（又は第４のトランジスタ１４）と、第５のトランジ
スタ１０（又は第８のトランジスタ１３）と、第６のト
ランジスタ１１（又は第７のトランジスタ１２）とのエ
ミッタ面積の比が１：３：５であるとする。また、負荷
抵抗１５（又は１７）と、負荷抵抗１６（又は１８）と
の抵抗値の比が１：１０であるとする。図３は、利得制
御電圧Ｖdを変化させた場合の利得変化を示すグラフで
ある。グラフでは、最大利得２０log（ｇmRc）を２０
［ｄＢ］としている。本実施例における利得は、同図の
実線で示す利得１のように変化する。
が伝達コンダクタンスｇmを有し、第３のトランジスタ
９（又は第４のトランジスタ１４）と、第５のトランジ
スタ１０（又は第８のトランジスタ１３）と、第６のト
ランジスタ１１（又は第７のトランジスタ１２）とのエ
ミッタ面積の比が１：３：５であるとする。また、負荷
抵抗１５（又は１７）と、負荷抵抗１６（又は１８）と
の抵抗値の比が１：１０であるとする。図３は、利得制
御電圧Ｖdを変化させた場合の利得変化を示すグラフで
ある。グラフでは、最大利得２０log（ｇmRc）を２０
［ｄＢ］としている。本実施例における利得は、同図の
実線で示す利得１のように変化する。
【００３０】実施例２ 本実施例では、第１及び第２のトランジスタ２５、２６
が伝達コンダクタンスｇmを有し、第３のトランジスタ
９（又は第４のトランジスタ１４）と、第５のトランジ
スタ１０（又は第８のトランジスタ１３）と、第６のト
ランジスタ１１（又は第７のトランジスタ１２）とのエ
ミッタ面積の比が１：１：１０であるとする。また、負
荷抵抗１５（又は１７）と、負荷抵抗１６（又は１８）
との抵抗値の比が１：２０であるとする。図３は、利得
制御電圧Ｖdを変化させた場合の利得変化を示すグラフ
である。グラフでは、最大利得２０log（ｇmRc）を２０
［ｄＢ］としている。本実施例における利得は、同図の
破線で示す利得２のように変化する。
が伝達コンダクタンスｇmを有し、第３のトランジスタ
９（又は第４のトランジスタ１４）と、第５のトランジ
スタ１０（又は第８のトランジスタ１３）と、第６のト
ランジスタ１１（又は第７のトランジスタ１２）とのエ
ミッタ面積の比が１：１：１０であるとする。また、負
荷抵抗１５（又は１７）と、負荷抵抗１６（又は１８）
との抵抗値の比が１：２０であるとする。図３は、利得
制御電圧Ｖdを変化させた場合の利得変化を示すグラフ
である。グラフでは、最大利得２０log（ｇmRc）を２０
［ｄＢ］としている。本実施例における利得は、同図の
破線で示す利得２のように変化する。
【００３１】本発明の利得可変増幅回路では、例えば、
０〜−４０ｄＢの利得可変範囲をとる際に、トランジス
タのエミッタ面積比を１：２：４、負荷抵抗の抵抗値の
比を１：２５に設定することもできる。この設定によれ
ば、図６の従来例の回路で抵抗値の比を例えば１：１０
０として構成する場合より、明らかにチップサイズが小
さくなる。
０〜−４０ｄＢの利得可変範囲をとる際に、トランジス
タのエミッタ面積比を１：２：４、負荷抵抗の抵抗値の
比を１：２５に設定することもできる。この設定によれ
ば、図６の従来例の回路で抵抗値の比を例えば１：１０
０として構成する場合より、明らかにチップサイズが小
さくなる。
【００３２】図４は、本発明による第２実施形態例の利
得可変増幅回路の構成を示すブロック図である。本実施
形態例の利得可変増幅回路は、図１における第１のトラ
ンジスタ２５と第１の定電流源２７との間、及び第２の
トランジスタ２６と第１の定電流源２７との間に第１及
び第２のエミッタ帰還抵抗３１、３２を接続した点で、
第１実施形態例とは異なる。本実施形態例における他の
構成は、第１実施形態例と同様である。
得可変増幅回路の構成を示すブロック図である。本実施
形態例の利得可変増幅回路は、図１における第１のトラ
ンジスタ２５と第１の定電流源２７との間、及び第２の
トランジスタ２６と第１の定電流源２７との間に第１及
び第２のエミッタ帰還抵抗３１、３２を接続した点で、
第１実施形態例とは異なる。本実施形態例における他の
構成は、第１実施形態例と同様である。
【００３３】本実施形態例では、第１及び第２のトラン
ジスタ２５、２６の伝達コンダクタンスをｇm、第１及
び第２のエミッタ帰還抵抗３１、３２の夫々の抵抗値を
ＲEとし、 ｇm≒1/2RE とする。このとき、利得可変増幅回路の利得Ｇは、 Ｇ=20log(Rc/2RE)-20log［｛1+(m+n)e-Vd/VT｝/｛1+(mp
/(p+q))e-Vd/VT｝］ となる。ここで、利得制御電圧Ｖdが負の方向に大きく
なったとき、最小利得Ｇm inは、 Ｇmin=20log（Rc/2RE）-20log｛(m+n)(p+q)/(mp)｝ となる。
ジスタ２５、２６の伝達コンダクタンスをｇm、第１及
び第２のエミッタ帰還抵抗３１、３２の夫々の抵抗値を
ＲEとし、 ｇm≒1/2RE とする。このとき、利得可変増幅回路の利得Ｇは、 Ｇ=20log(Rc/2RE)-20log［｛1+(m+n)e-Vd/VT｝/｛1+(mp
/(p+q))e-Vd/VT｝］ となる。ここで、利得制御電圧Ｖdが負の方向に大きく
なったとき、最小利得Ｇm inは、 Ｇmin=20log（Rc/2RE）-20log｛(m+n)(p+q)/(mp)｝ となる。
【００３４】本実施形態例では、第１の定電流源２７の
電流をＩｏとするとき、エミッタ帰還抵抗３１、３２が
挿入されたことにより、第１及び第２のトランジスタ２
５、２６の入力ダイナミックレンジがＩｏ×ＲEだけ広
がる。このため、入力信号の振幅が大きい場合でも伝達
特性が線形を保つので、歪み特性が劣化しない。
電流をＩｏとするとき、エミッタ帰還抵抗３１、３２が
挿入されたことにより、第１及び第２のトランジスタ２
５、２６の入力ダイナミックレンジがＩｏ×ＲEだけ広
がる。このため、入力信号の振幅が大きい場合でも伝達
特性が線形を保つので、歪み特性が劣化しない。
【００３５】図５は、本実施形態例の利得可変増幅回路
の利得制御電圧Ｖdを変化させた場合の利得の変化を示
すグラフである。同図から、利得制御電圧Ｖdを変化さ
せた場合に、最小利得20log（Rc/2RE）-20log｛(m+n)(p
+q)/(mp)｝から最大利得20log（Rc/2RE）の間で利得が
変化することが分かる。
の利得制御電圧Ｖdを変化させた場合の利得の変化を示
すグラフである。同図から、利得制御電圧Ｖdを変化さ
せた場合に、最小利得20log（Rc/2RE）-20log｛(m+n)(p
+q)/(mp)｝から最大利得20log（Rc/2RE）の間で利得が
変化することが分かる。
【００３６】以上、本発明をその好適な実施形態例に基
づいて説明したが、本発明の利得可変増幅回路は、上記
実施形態例の構成にのみ限定されるものではなく、上記
実施形態例の構成から種々の修正及び変更を施した利得
可変増幅回路も、本発明の範囲に含まれる。
づいて説明したが、本発明の利得可変増幅回路は、上記
実施形態例の構成にのみ限定されるものではなく、上記
実施形態例の構成から種々の修正及び変更を施した利得
可変増幅回路も、本発明の範囲に含まれる。
【００３７】
【発明の効果】以上説明したように、本発明の利得可変
増幅回路によると、最小利得を容易に設定できる機能を
持ちながらも、最大利得時における周波数特性の劣化に
起因する最大利得の低下を抑えることにより、利得可変
幅の減少を抑止することができる。
増幅回路によると、最小利得を容易に設定できる機能を
持ちながらも、最大利得時における周波数特性の劣化に
起因する最大利得の低下を抑えることにより、利得可変
幅の減少を抑止することができる。
【図１】本発明による第１実施形態例の利得可変増幅回
路の構成を示すブロック図である。
路の構成を示すブロック図である。
【図２】第１実施形態例の利得可変増幅回路の利得制御
電圧を変化させた場合の利得の変化を示すグラフであ
る。
電圧を変化させた場合の利得の変化を示すグラフであ
る。
【図３】利得制御電圧を変化させた場合の利得変化を示
すグラフである。
すグラフである。
【図４】本発明による第２実施形態例の利得可変増幅回
路の構成を示すブロック図である。
路の構成を示すブロック図である。
【図５】第２実施形態例の利得可変増幅回路の利得制御
電圧を変化させた場合の利得の変化を示すグラフであ
る。
電圧を変化させた場合の利得の変化を示すグラフであ
る。
【図６】従来の利得可変増幅回路の構成を示す回路図で
ある
ある
９ 第３のトランジスタ １０ 第５のトランジスタ １１ 第６のトランジスタ １２ 第７のトランジスタ １３ 第８のトランジスタ １４ 第４のトランジスタ １５ 第１の負荷抵抗 １６ 第２の負荷抵抗 １７ 第３の負荷抵抗 １８ 第４の負荷抵抗 ２１ 第１の利得制御端子 ２２ 第２の利得制御端子 ２３ 第１の入力端子 ２４ 第２の入力端子 ２５ 第１のトランジスタ ２６ 第２のトランジスタ ２７ 第１の定電流源 ３０ 第１の電源端子 ３１ 第１のエミッタ帰還抵抗 ３２ 第２のエミッタ帰還抵抗
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H03G 1/00 - 3/18
Claims (2)
- 【請求項１】 第１の電源と第１の定電流源との間に接
続され、第１及び第２の利得制御端子からの利得制御信
号に従って、第１及び第２の入力信号を差動増幅して出
力する利得可変増幅回路において、 ベースが第１の入力端子に接続された第１のトランジス
タと、ベースが第２の入力端子に接続された第２のトラ
ンジスタとを有し、前記第１及び第２のトランジスタの
各エミッタが前記第１の定電流源に共通接続された入力
差動回路と、 各ベースが前記第１の利得制御端子に夫々接続され且つ
各コレクタが第１及び第２の出力端子に夫々接続された
第３及び第４のトランジスタと、各ベースが前記第２の
利得制御端子に共通接続された第５、第６、第７及び第
８のトランジスタとを有し、前記第３、第５及び第６の
トランジスタのエミッタが前記第１のトランジスタのコ
レクタに共通接続され、前記第７、第８及び第４のトラ
ンジスタのエミッタが前記第２のトランジスタのコレク
タに共通接続され、前記第６及び第７のトランジスタの
各コレクタが前記第１の電源に共通接続された利得制御
差動回路とを備え、 第１及び第２の負荷抵抗は相互に直列に接続され、該直
列接続点に前記第５のトランジスタのコレクタが接続さ
れ、 前記第１の負荷抵抗の他の一端は前記第１の電源に接続
され、前記第２の負荷抵抗の他の一端は前記第３のトラ
ンジスタのコレクタに接続され、 第３及び第４の負荷抵抗は相互に直列に接続され、該直
列接続点に前記第８のトランジスタのコレクタが接続さ
れ、 前記第３の負荷抵抗の他の一端は前記第１の電源に接続
され、前記第４の負荷抵抗の他の一端は前記第４のトラ
ンジスタのコレクタに接続され、 前記第３と第４のトランジスタ、前記第５と第８のトラ
ンジスタ、及び前記第６と第７のトランジスタの夫々に
おける各エミッタ面積が相互に等しく設定され、前記第
３又は第４のトランジスタと、前記第５又は第８のトラ
ンジスタと、前記第６又は第７のトランジスタとのエミ
ッタ面積の比が１：ｍ：ｎに設定され、 前記第１及び第３の負荷抵抗の抵抗値が相互に等しく、
前記第２及び第４の負荷抵抗の抵抗値が相互に等しく設
定され、前記第１又は第３の負荷抵抗の抵抗値と前記第
２又は第４の負荷抵抗の抵抗値との比がｐ：ｑに設定さ
れ、利得可変範囲が２０log｛（ｍ＋ｎ）（ｐ＋ｑ）／
（ｍｐ）｝であることを特徴とする利得可変増幅回路。 - 【請求項２】 前記第１のトランジスタと前記第１の定
電流源との間、及び前記第２のトランジスタと前記第１
の定電流源との間には、夫々、等しい抵抗値を有する第
１及び第２のエミッタ帰還抵抗が接続されることを特徴
とする請求項１に記載の利得可変増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09204047A JP3093687B2 (ja) | 1997-07-30 | 1997-07-30 | 利得可変増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09204047A JP3093687B2 (ja) | 1997-07-30 | 1997-07-30 | 利得可変増幅回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1155054A JPH1155054A (ja) | 1999-02-26 |
| JP3093687B2 true JP3093687B2 (ja) | 2000-10-03 |
Family
ID=16483879
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09204047A Expired - Fee Related JP3093687B2 (ja) | 1997-07-30 | 1997-07-30 | 利得可変増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3093687B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003060456A (ja) * | 2001-08-16 | 2003-02-28 | Matsushita Electric Ind Co Ltd | 利得可変増幅回路 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100468358B1 (ko) * | 2002-05-29 | 2005-01-27 | 인티그런트 테크놀로지즈(주) | 이득 곡선의 기울기 특성이 향상된 가변 이득 증폭기 |
| JP2015192268A (ja) * | 2014-03-28 | 2015-11-02 | 日本電信電話株式会社 | 可変利得トランスインピーダンスアンプ |
-
1997
- 1997-07-30 JP JP09204047A patent/JP3093687B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003060456A (ja) * | 2001-08-16 | 2003-02-28 | Matsushita Electric Ind Co Ltd | 利得可変増幅回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH1155054A (ja) | 1999-02-26 |
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