JP2797470B2 - アナログ乗算器 - Google Patents
アナログ乗算器Info
- Publication number
- JP2797470B2 JP2797470B2 JP1169444A JP16944489A JP2797470B2 JP 2797470 B2 JP2797470 B2 JP 2797470B2 JP 1169444 A JP1169444 A JP 1169444A JP 16944489 A JP16944489 A JP 16944489A JP 2797470 B2 JP2797470 B2 JP 2797470B2
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- JP
- Japan
- Prior art keywords
- constant current
- differential pair
- current
- npn transistor
- current source
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Control Of Amplification And Gain Control (AREA)
- Amplitude Modulation (AREA)
- Amplifiers (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はアナログ乗算器に関し、特に電源電圧1V程度
の定電圧で高速動作をするアナログ乗算器に関する。
の定電圧で高速動作をするアナログ乗算器に関する。
従来、この種のアナログ乗算器としては、第５図に示
す回路がギルバート乗算器という名で広く知られ使用さ
れている。図において、NPNトランジスタQ1〜Q4と負荷
抵抗R1,R2との差動対で乗算器の上部ブロック11を構成
し、これら差動対からNPNトランジスタQ31,Q32の差動回
路に定電流源IQ2を負荷として接続される。第５図にお
いて入力電圧V1,V2、出力電圧V0の関係は次式となる。
す回路がギルバート乗算器という名で広く知られ使用さ
れている。図において、NPNトランジスタQ1〜Q4と負荷
抵抗R1,R2との差動対で乗算器の上部ブロック11を構成
し、これら差動対からNPNトランジスタQ31,Q32の差動回
路に定電流源IQ2を負荷として接続される。第５図にお
いて入力電圧V1,V2、出力電圧V0の関係は次式となる。
ここで、αＦはトランジスタのベース接地電流増幅
率、 （ｋはボルツマン定数、Ｔは絶対温度、ｑは電子の電荷
量）、RLは負荷抵抗R1,R2の抵抗値である。
率、 （ｋはボルツマン定数、Ｔは絶対温度、ｑは電子の電荷
量）、RLは負荷抵抗R1,R2の抵抗値である。
上述した従来のアナログ乗算器は、第５図に示すよう
に、電源と接地との間にトランジスタを縦積みにしてい
る回路構成となっているため、電源電圧1V程度の低電圧
領域における動作は不可能であり、従って乾電池１本で
直接動作させる携帯型の電子機器への応用ができないと
いう欠点があった。
に、電源と接地との間にトランジスタを縦積みにしてい
る回路構成となっているため、電源電圧1V程度の低電圧
領域における動作は不可能であり、従って乾電池１本で
直接動作させる携帯型の電子機器への応用ができないと
いう欠点があった。
本発明の目的は、このような欠点を除き、NPNトラン
ジスタによる差動対入力としたトランスコンダクタンス
アンプの出力電流をカレントミラー回路を介して乗算器
に入力することにより、電源電圧1V程度の低電圧で動作
可能としたアナログ乗算器を提供することにある。
ジスタによる差動対入力としたトランスコンダクタンス
アンプの出力電流をカレントミラー回路を介して乗算器
に入力することにより、電源電圧1V程度の低電圧で動作
可能としたアナログ乗算器を提供することにある。
本発明のアナログ乗算器の構成は、第１の電圧を入力
電圧として受けるNPNトランジスタの差動対からなるト
ランスコンダクタンスアンプと、前記NPNトランジスタ
の差動対の共通エミッタに動作電流を供給する第１の定
電流源と、前記NPNトランジスタの差動対を構成する一
方のNPNトランジスタのコレクタに動作電流を供給する
第２の定電流源と、前記NPNトランジスタの差動対を構
成する他方のNPNトランジスタのコレクタに動作電流を
供給する第３の定電流源と、前記一方のNPNトランジス
タのコレクタに入力端が接続された第１のカレントミラ
ー回路と、前記他方のNPNトランジスタのコレクタに入
力端が接続された第２のカレントミラー回路と、第２の
電圧を入力電圧として受け前記第１のカレントミラー回
路の出力電流を動作電流として受ける第１の差動対と、
前記第２の電圧を入力電圧として受け前記第２のカレン
トミラー回路の出力電流を動作電流として受ける第２の
差動対とを備えるアナログ乗算器であって、前記第２の
定電流源が供給する定電流は前記第１の定電流源が供給
する定電流よりも大きく、前記第３の定電流源が供給す
る定電流は前記第１の定電流源が供給する定電流よりも
大きいことを特徴とする。
電圧として受けるNPNトランジスタの差動対からなるト
ランスコンダクタンスアンプと、前記NPNトランジスタ
の差動対の共通エミッタに動作電流を供給する第１の定
電流源と、前記NPNトランジスタの差動対を構成する一
方のNPNトランジスタのコレクタに動作電流を供給する
第２の定電流源と、前記NPNトランジスタの差動対を構
成する他方のNPNトランジスタのコレクタに動作電流を
供給する第３の定電流源と、前記一方のNPNトランジス
タのコレクタに入力端が接続された第１のカレントミラ
ー回路と、前記他方のNPNトランジスタのコレクタに入
力端が接続された第２のカレントミラー回路と、第２の
電圧を入力電圧として受け前記第１のカレントミラー回
路の出力電流を動作電流として受ける第１の差動対と、
前記第２の電圧を入力電圧として受け前記第２のカレン
トミラー回路の出力電流を動作電流として受ける第２の
差動対とを備えるアナログ乗算器であって、前記第２の
定電流源が供給する定電流は前記第１の定電流源が供給
する定電流よりも大きく、前記第３の定電流源が供給す
る定電流は前記第１の定電流源が供給する定電流よりも
大きいことを特徴とする。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例の回路図である。本実施例
のNPNトランジスタQ1,Q2,Q3,Q4と負荷抵抗R1,R2は、図
に示すように、従来のギルバート乗算器の上段部（ブロ
ック11）と同様に接続される。トランジスタQ1,Q2の差
動対およびトランジスタQ3,Q4の差動対をそれぞれのバ
イアス電流を決める定電流源を構成するNPNトランジス
タQ5,Q6は、ダイオード接続されたNPNトランジスタQ7,Q
8によるカレントミラー回路を介して、NPNトランジスタ
Q9,Q10で構成されるトランス・コンダクタンスアンプに
接続されている。
のNPNトランジスタQ1,Q2,Q3,Q4と負荷抵抗R1,R2は、図
に示すように、従来のギルバート乗算器の上段部（ブロ
ック11）と同様に接続される。トランジスタQ1,Q2の差
動対およびトランジスタQ3,Q4の差動対をそれぞれのバ
イアス電流を決める定電流源を構成するNPNトランジス
タQ5,Q6は、ダイオード接続されたNPNトランジスタQ7,Q
8によるカレントミラー回路を介して、NPNトランジスタ
Q9,Q10で構成されるトランス・コンダクタンスアンプに
接続されている。
ここでトランジスタQ9,Q10によるトランス・コンダク
タンスアンプの動作について説明する。定電流源IQ1で
発生する電流は、NPNトランジスタQ15,Q16、PNPトラン
ジスタQ14からなるカレントミラー回路により、差動対
各部に分配されて差動回路のバイアス電流となる。ここ
でQ11,Q15,Q16のエミッタ面積は全て等しいから、NPNト
ランジスタQ11には定電流源IQ1の電流が流れるが、トラ
ンジスタQ12,Q13,Q14のエミッタ面積化は2:2:1となって
いるので、PNPトランジスタQ12,Q13にはそれぞれ2IQ1の
電流が流れる。
タンスアンプの動作について説明する。定電流源IQ1で
発生する電流は、NPNトランジスタQ15,Q16、PNPトラン
ジスタQ14からなるカレントミラー回路により、差動対
各部に分配されて差動回路のバイアス電流となる。ここ
でQ11,Q15,Q16のエミッタ面積は全て等しいから、NPNト
ランジスタQ11には定電流源IQ1の電流が流れるが、トラ
ンジスタQ12,Q13,Q14のエミッタ面積化は2:2:1となって
いるので、PNPトランジスタQ12,Q13にはそれぞれ2IQ1の
電流が流れる。
これにより、これら差動対の出力電流I1,I2と入力電
圧V1との関係は、第２図の特性図に示すようになる。こ
れらの差動対の直流伝達特性は、電流IQ1分だけバイア
スを多くした通常の差動対の伝達特性と同じである。こ
こでIQ1分のバイアスをもたせているのは、電流I1,I2で
駆動されるカレントミラー回路Q7,Q8が完全に遮断しな
いようにするためである。トランジスタQ7,Q8が遮断し
た場合、これらトランジスタのベースエミッタ間電位は
ほぼOVになってしまい、トランジスタQ9,Q10のコレクタ
電位がOVとなることにより、この差動対が正常に動作し
なくなる事を防ぐためである。
圧V1との関係は、第２図の特性図に示すようになる。こ
れらの差動対の直流伝達特性は、電流IQ1分だけバイア
スを多くした通常の差動対の伝達特性と同じである。こ
こでIQ1分のバイアスをもたせているのは、電流I1,I2で
駆動されるカレントミラー回路Q7,Q8が完全に遮断しな
いようにするためである。トランジスタQ7,Q8が遮断し
た場合、これらトランジスタのベースエミッタ間電位は
ほぼOVになってしまい、トランジスタQ9,Q10のコレクタ
電位がOVとなることにより、この差動対が正常に動作し
なくなる事を防ぐためである。
また、PNPトランジスタQ12,Q13は本差動回路におい
て、定電流バイアス回路としてのみ働き、入力信号V1の
信号経路とはならない。一般に、NPNトランジスタとPNP
トランジスタを較べた場合、NPNトランジスタは電子を
多数キャリヤとしているが、PNPトランジスタではホー
ルが多数キャリアとしているため、その移動度の関係で
NPNトランジスタの方が高速動作に適している。
て、定電流バイアス回路としてのみ働き、入力信号V1の
信号経路とはならない。一般に、NPNトランジスタとPNP
トランジスタを較べた場合、NPNトランジスタは電子を
多数キャリヤとしているが、PNPトランジスタではホー
ルが多数キャリアとしているため、その移動度の関係で
NPNトランジスタの方が高速動作に適している。
この差動回路においては、NPNトランジスタを信号経
路に使用しないようにしているため、高速性はNPNトラ
ンジスタの特性だけで決まり有利である。
路に使用しないようにしているため、高速性はNPNトラ
ンジスタの特性だけで決まり有利である。
この様にして作られた電流I1,I2はカレントミラーQ7,
Q8を介して、トランジスタQ5,Q6に流れる。入力電圧V1
とI1,I2の関係は第２図の様に従来の差動対回路と相互
であり、さらに、トランジスタQ1〜Q4およびR1,R2の接
続は従来のギルバート乗算器と同じであるから、入力
V1,V2と出力V0の関係のギルバート乗算器と相互とな
り、アナログ乗算特性が得られる。
Q8を介して、トランジスタQ5,Q6に流れる。入力電圧V1
とI1,I2の関係は第２図の様に従来の差動対回路と相互
であり、さらに、トランジスタQ1〜Q4およびR1,R2の接
続は従来のギルバート乗算器と同じであるから、入力
V1,V2と出力V0の関係のギルバート乗算器と相互とな
り、アナログ乗算特性が得られる。
第３図は、本発明の第２の実施例の回路図である。本
実施例は、トランジスタQ1,Q2の差動対に抵抗R3,R4を挿
入した以外は第１図の構成と全く同じである。この様に
抵抗R3,R4を挿入した以外は第１図の構成と全く同じで
ある。この様に抵抗R3,R4を挿入する事により、入力電
圧V1に対するダイナミックレンジを広くする事ができる
事は広く知られている。
実施例は、トランジスタQ1,Q2の差動対に抵抗R3,R4を挿
入した以外は第１図の構成と全く同じである。この様に
抵抗R3,R4を挿入した以外は第１図の構成と全く同じで
ある。この様に抵抗R3,R4を挿入する事により、入力電
圧V1に対するダイナミックレンジを広くする事ができる
事は広く知られている。
第４図は本発明の第３の実施例の回路図である。トラ
ンジスタQ21〜Q26により構成される差動対回路を使用し
た場合、第３図の様に抵抗R3,R4を挿入した場合と比べ
て、より直線性よくダイナミックレンジを広げる事がで
きる。
ンジスタQ21〜Q26により構成される差動対回路を使用し
た場合、第３図の様に抵抗R3,R4を挿入した場合と比べ
て、より直線性よくダイナミックレンジを広げる事がで
きる。
ここでは、出力電流I1,I2が零とならないように、PNP
トランジスタQ27,Q28,Q14のエミッタ面積比を3:3:1とし
た。
トランジスタQ27,Q28,Q14のエミッタ面積比を3:3:1とし
た。
これら第３図、第４図のいずれの場合も乗算ブロック
10の下段の定電流源を制御する事により、乗算器機能を
実現しているのは第１図と全く同様である。
10の下段の定電流源を制御する事により、乗算器機能を
実現しているのは第１図と全く同様である。
以上説明したように本発明は、従来のギルバート乗算
器下段部の制御をトランスコンダクタンスアンプにより
電流制御し、さらにこのトランスコンダクタンスアンプ
の信号経路にPNPトランジスタを使用しないような構成
による事により、電源電圧1V程度の低電圧で動作可能な
高速アナログ乗算器が得られる効果がある。
器下段部の制御をトランスコンダクタンスアンプにより
電流制御し、さらにこのトランスコンダクタンスアンプ
の信号経路にPNPトランジスタを使用しないような構成
による事により、電源電圧1V程度の低電圧で動作可能な
高速アナログ乗算器が得られる効果がある。
第１図は本発明の第１の実施例の回路図、第２図は第１
の実施例に使用されるトランス・コンダクタンス・アン
プの伝達特性図、第３図，第４図は本発明の第２のおよ
び第３の実施例の回路図、第５図は従来の乗算回路の一
例の回路図である。 Q1〜Q11,Q15,Q16,Q21〜Q26,Q31,Q32……NPNトランジス
タ、Q12〜Q14,Q27,Q28……PNPトランジスタ、R1,R2……
負荷抵抗、R3,R4……エミッタ抵抗、IQ1,IQ2……定電流
源、V1,V2……入力電圧、V0……出力電圧、VCC……電源
電圧、10……乗算ブロック、11……乗算器上段ブロッ
ク。
の実施例に使用されるトランス・コンダクタンス・アン
プの伝達特性図、第３図，第４図は本発明の第２のおよ
び第３の実施例の回路図、第５図は従来の乗算回路の一
例の回路図である。 Q1〜Q11,Q15,Q16,Q21〜Q26,Q31,Q32……NPNトランジス
タ、Q12〜Q14,Q27,Q28……PNPトランジスタ、R1,R2……
負荷抵抗、R3,R4……エミッタ抵抗、IQ1,IQ2……定電流
源、V1,V2……入力電圧、V0……出力電圧、VCC……電源
電圧、10……乗算ブロック、11……乗算器上段ブロッ
ク。
Claims (2)
- 【請求項１】第１の電圧を入力電圧として受けるNPNト
ランジスタの差動対からなるトランスコンダクタンスア
ンプと、前記NPNトランジスタの差動対の共通エミッタ
に動作電流を供給する第１の定電流源と、前記NPNトラ
ンジスタの差動対を構成する一方のNPNトランジスタの
コレクタに動作電流を供給する第２の定電流源と、前記
NPNトランジスタの差動対を構成する他方のNPNトランジ
スタのコレクタに動作電流を供給する第３の定電流源
と、前記一方のNPNトランジスタのコレクタに入力端が
接続された第１のカレントミラー回路と、前記他方のNP
Nトランジスタのコレクタに入力端が接続された第２の
カレントミラー回路と、第２の電圧を入力電圧として受
け前記第１のカレントミラー回路の出力電流を動作電流
として受ける第１の差動対と、前記第２の電圧を入力電
圧として受け前記第２のカレントミラー回路の出力電流
を動作電流として受ける第２の差動対とを備えるアナロ
グ乗算器であって、前記第２の定電流源が供給する定電
流は前記第１の定電流源が供給する定電流よりも大き
く、前記第３の定電流源が供給する定電流は前記第１の
定電流源が供給する定電流よりも大きいことを特徴とす
るアナログ乗算器。 - 【請求項２】前記トランスコンダクタンスアンプは、前
記第１の電圧を入力電圧として受ける他のNPNトランジ
スタの差動対をさらに有し、前記他のNPNトランジスタ
の差動対の共通エミッタには第４の定電流源により動作
電流が供給され、前記他のNPNトランジスタの差動対を
構成する一方のNPNトランジスタのコレクタは前記第１
のカレントミラー回路の前記入力端に接続され、前記他
のNPNトランジスタの差動対を構成する他方のNPNトラン
ジスタのコレクタは前記第２のカレントミラー回路の前
記入力端に接続され、前記第２の定電流源が供給する定
電流は前記第１の定電流源が供給する定電流と前記第４
の定電流源が供給する電流の和よりも大きく、前記第３
の定電流源が供給する定電流は前記第１の定電流源が供
給する定電流と前記第４の定電流源が供給する電流の和
よりも大きく、前記NPNトランジスタの差動対を構成す
る前記一方のNPNトランジスタの電流供給能力は前記NPN
トランジスタの差動対を構成する前記他方のNPNトラン
ジスタの電流供給能力よりも大きく、前記他のNPNトラ
ンジスタの差動対を構成する前記他方のNPNトランジス
タの電流供給能力は前記他のNPNトランジスタの差動対
を構成する前記一方のNPNトランジスタの電流供給能力
よりも大きいことを特徴とする請求項１記載のアナログ
乗算器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1169444A JP2797470B2 (ja) | 1989-06-29 | 1989-06-29 | アナログ乗算器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1169444A JP2797470B2 (ja) | 1989-06-29 | 1989-06-29 | アナログ乗算器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0333989A JPH0333989A (ja) | 1991-02-14 |
| JP2797470B2 true JP2797470B2 (ja) | 1998-09-17 |
Family
ID=15886719
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1169444A Expired - Lifetime JP2797470B2 (ja) | 1989-06-29 | 1989-06-29 | アナログ乗算器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2797470B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3037004B2 (ja) * | 1992-12-08 | 2000-04-24 | 日本電気株式会社 | マルチプライヤ |
| JP2740440B2 (ja) * | 1993-01-14 | 1998-04-15 | 日本電信電話株式会社 | アナログ乗算回路 |
| DE69323483T2 (de) * | 1993-04-06 | 1999-06-24 | St Microelectronics Srl | Veränderliche Verstärkungsregelung für Anordnungen mit niedriger Speisespannung |
| JP2638494B2 (ja) * | 1994-08-12 | 1997-08-06 | 日本電気株式会社 | 電圧／電流変換回路 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6057612B2 (ja) * | 1980-04-14 | 1985-12-16 | ソニー株式会社 | 乗算回路 |
-
1989
- 1989-06-29 JP JP1169444A patent/JP2797470B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0333989A (ja) | 1991-02-14 |
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